JPH07131504A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH07131504A JPH07131504A JP5274506A JP27450693A JPH07131504A JP H07131504 A JPH07131504 A JP H07131504A JP 5274506 A JP5274506 A JP 5274506A JP 27450693 A JP27450693 A JP 27450693A JP H07131504 A JPH07131504 A JP H07131504A
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- JP
- Japan
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- signal
- interface
- parallel
- serial
- circuit
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- Pending
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Abstract
(57)【要約】
【目的】 データ送受信元装置のインターフェースがシ
リアルインターフェースでなくても接続可能とし、デー
タ送受信元装置のインターフェースをデータ転送装置に
よって占有されることがないようにしたデータ転送装置
を提供する。 【構成】 入出力される信号がシリアル信号かパラレル
信号かに応じて行先を切り替える切り替えスイッチ２
と、シリアル信号またはパラレル信号を送受信するドラ
イバ／レシーバ３または５と、伝送されたシリアル信号
をパラレル信号に変換して所定のタイミングでＣＰＵに
取込むシリアル／パラレル変換回路４と、伝送されたパ
ラレル信号の信号種を判別する信号種判別回路６と、信
号種に応じたパラレル信号取込みに必要なタイミングを
発生させる同期タイミング発生回路７と、タイミング発
生回路７で発生させたタイミングでパラレル信号を取込
んで一時ラッチし、ＣＰＵからの読み出しを可能とする
パラレルインターフェース回路８とを備える。
リアルインターフェースでなくても接続可能とし、デー
タ送受信元装置のインターフェースをデータ転送装置に
よって占有されることがないようにしたデータ転送装置
を提供する。 【構成】 入出力される信号がシリアル信号かパラレル
信号かに応じて行先を切り替える切り替えスイッチ２
と、シリアル信号またはパラレル信号を送受信するドラ
イバ／レシーバ３または５と、伝送されたシリアル信号
をパラレル信号に変換して所定のタイミングでＣＰＵに
取込むシリアル／パラレル変換回路４と、伝送されたパ
ラレル信号の信号種を判別する信号種判別回路６と、信
号種に応じたパラレル信号取込みに必要なタイミングを
発生させる同期タイミング発生回路７と、タイミング発
生回路７で発生させたタイミングでパラレル信号を取込
んで一時ラッチし、ＣＰＵからの読み出しを可能とする
パラレルインターフェース回路８とを備える。
Description
【０００１】
【産業上の利用分野】本発明はデータ転送装置に係り、
特にコンピュータなどのデータ送受信元との間でインタ
ーフェース接続されるデータ転送装置に関する。
特にコンピュータなどのデータ送受信元との間でインタ
ーフェース接続されるデータ転送装置に関する。
【０００２】
【従来の技術】従来のこの種の装置は、データ送受信元
とのインターフェースとして汎用シリアルインターフェ
ース（ＲＳ２３２Ｄ）を標準で備えたものが一般的で、
その他のインターフェースを備えたものはなかった。
とのインターフェースとして汎用シリアルインターフェ
ース（ＲＳ２３２Ｄ）を標準で備えたものが一般的で、
その他のインターフェースを備えたものはなかった。
【０００３】
【発明が解決しようとする課題】しかし、データ送受信
元との間のインターフェースとしてシリアルインターフ
ェースのみしか持たない場合には、データ送受信元装置
との接続に際し、汎用性に欠けるという欠点があった。
例えば、このようなデータ転送装置と接続するために
は、データ送受信元装置に必ずモデム専用のシリアルイ
ンターフェースを必要とする。また、ＲＳ２３２Ｄなど
のシリアルインターフェースはコンピュータなどでは一
般的で利用範囲も広く、１つのみに限定して使用すると
コンピュータなどのデータ送受信元装置の利用範囲が狭
められるという問題点もあった。
元との間のインターフェースとしてシリアルインターフ
ェースのみしか持たない場合には、データ送受信元装置
との接続に際し、汎用性に欠けるという欠点があった。
例えば、このようなデータ転送装置と接続するために
は、データ送受信元装置に必ずモデム専用のシリアルイ
ンターフェースを必要とする。また、ＲＳ２３２Ｄなど
のシリアルインターフェースはコンピュータなどでは一
般的で利用範囲も広く、１つのみに限定して使用すると
コンピュータなどのデータ送受信元装置の利用範囲が狭
められるという問題点もあった。
【０００４】本発明は上述した問題点を解消するために
なされたもので、データ送受信元装置のインターフェー
スがシリアルインターフェースでなくても接続可能と
し、データ送受信元装置のインターフェースをデータ転
送装置によって占有されることがないようにしたデータ
転送装置を提供することを目的とする。
なされたもので、データ送受信元装置のインターフェー
スがシリアルインターフェースでなくても接続可能と
し、データ送受信元装置のインターフェースをデータ転
送装置によって占有されることがないようにしたデータ
転送装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、データ送受信
元装置と信号線との間にインターフェース装置として介
在するデータ転送装置において、前記データ送受信元装
置に入出力される信号がシリアル信号かパラレル信号か
に応じて前記信号の行先を切り替える切り替えスイッチ
と、前記切り替えスイッチとの間で前記シリアル信号を
送受信する第１のドライバ／レシーバと、前記切り替え
スイッチとの間で前記パラレル信号を送受信する第２の
ドライバ／レシーバと、前記第１のドライバ／レシーバ
を伝送されるシリアル信号をパラレル信号に変換して所
定のタイミングでＣＰＵに取込むシリアル／パラレル変
換回路と、前記第２のドライバ／レシーバを伝送される
パラレル信号の信号種を判別する信号種判別回路と、前
記信号種に応じて前記パラレル信号の取り込みに必要な
タイミングを発生させる同期タイミング発生回路と、前
記同期タイミング発生回路で発生させたタイミングで前
記パラレル信号を取込んで一時ラッチし、前記ＣＰＵか
らの読み出しを可能とするパラレルインターフェース回
路とを具備したものである。
元装置と信号線との間にインターフェース装置として介
在するデータ転送装置において、前記データ送受信元装
置に入出力される信号がシリアル信号かパラレル信号か
に応じて前記信号の行先を切り替える切り替えスイッチ
と、前記切り替えスイッチとの間で前記シリアル信号を
送受信する第１のドライバ／レシーバと、前記切り替え
スイッチとの間で前記パラレル信号を送受信する第２の
ドライバ／レシーバと、前記第１のドライバ／レシーバ
を伝送されるシリアル信号をパラレル信号に変換して所
定のタイミングでＣＰＵに取込むシリアル／パラレル変
換回路と、前記第２のドライバ／レシーバを伝送される
パラレル信号の信号種を判別する信号種判別回路と、前
記信号種に応じて前記パラレル信号の取り込みに必要な
タイミングを発生させる同期タイミング発生回路と、前
記同期タイミング発生回路で発生させたタイミングで前
記パラレル信号を取込んで一時ラッチし、前記ＣＰＵか
らの読み出しを可能とするパラレルインターフェース回
路とを具備したものである。
【０００６】
【作用】本発明では、モデム等のデータ転送装置がシリ
アルインターフェースとパラレルインターフェースとを
備えた構成となっている。そしてデータ送受信元装置の
インターフェースが、シリアルインターフェースかパラ
レルインターフェースかに応じて切り替えスイッチで転
送路を切り替え、適合したインターフェース部に接続す
る。インターフェースの切り替えは外部に選択スイッチ
を設けて手動で切り替えることも、ＩＦ（インターフェ
ース）信号の１本を選択信号として自動切り替えするこ
とも可能である。これにより複数のインターフェースで
データ送受信元装置との接続を可能とした。
アルインターフェースとパラレルインターフェースとを
備えた構成となっている。そしてデータ送受信元装置の
インターフェースが、シリアルインターフェースかパラ
レルインターフェースかに応じて切り替えスイッチで転
送路を切り替え、適合したインターフェース部に接続す
る。インターフェースの切り替えは外部に選択スイッチ
を設けて手動で切り替えることも、ＩＦ（インターフェ
ース）信号の１本を選択信号として自動切り替えするこ
とも可能である。これにより複数のインターフェースで
データ送受信元装置との接続を可能とした。
【０００７】
【実施例】図１は本発明の一実施例の構成ブロック図を
示したものである。本実施例のデータ転送装置はマルチ
インターフェースモデムとして構成されている。データ
送受信元装置との接続は２５ｐｉｎＤＳＵＢコネクタ１
を用いて行われ、後述する切り替えスイッチ２を介して
データ信号はシリアルインターフェース処理部１００と
パラレルインターフェース処理部２００とに切り替えて
接続される。
示したものである。本実施例のデータ転送装置はマルチ
インターフェースモデムとして構成されている。データ
送受信元装置との接続は２５ｐｉｎＤＳＵＢコネクタ１
を用いて行われ、後述する切り替えスイッチ２を介して
データ信号はシリアルインターフェース処理部１００と
パラレルインターフェース処理部２００とに切り替えて
接続される。
【０００８】本発明ではこのシリアルインターフェース
処理部１００とパラレルインターフェース処理部２００
とを設けた点で従来のモデムと構成を異にしており、モ
デムとして必要となるＳＩＯシリアルインターフェース
１０、モデムデータポンプ２０、ラインインターフェー
ス３０、ＲＡＭ４０、ＲＯＭ５０およびＣＰＵ６０は従
来のものと同様であり、その詳細説明は省略する。
処理部１００とパラレルインターフェース処理部２００
とを設けた点で従来のモデムと構成を異にしており、モ
デムとして必要となるＳＩＯシリアルインターフェース
１０、モデムデータポンプ２０、ラインインターフェー
ス３０、ＲＡＭ４０、ＲＯＭ５０およびＣＰＵ６０は従
来のものと同様であり、その詳細説明は省略する。
【０００９】シリアルインターフェース処理部１００、
パラレルインターフェース処理部２００、ＳＩＯシリア
ルインターフェース１０、ＲＡＭ４０、ＲＯＭ５０はそ
れぞれバス９０を介してＣＰＵ６０との間で信号の授受
を行うように構成されている。ラインインターフェース
３０を介してデータ信号は信号線へ送受される。シリア
ルインターフェース処理部１００は、シリアルデータ信
号すなわちＲＳ２３２Ｄ信号を送受信するドライバ／レ
シーバ３と、シリアル信号をパラレル信号に変換しモデ
ム内部のＣＰＵ６０との間のインターフェースをとるシ
リアル／パラレル変換回路４とで構成される。またパラ
レルインターフェース処理部２００は、ＳＣＳＩ信号あ
るいはセントロニクス信号とのパラレル信号を送受信す
るドライバ／レシーバ５と、パラレル信号種を判別する
信号種判別回路６と、信号種別に送受信タイミングを発
生させるタイミング発生回路７と、ＣＰＵ６０との間で
インターフェースをとるパラレルインターフェース回路
８とで構成される。ドライバ／レシーバ５からの信号は
信号種判別回路６及びパラレルインターフェース回路８
に伝送される。そして、信号種判別回路６で判別した信
号種ごとにパラレル信号の取り込みに必要なタイミング
をタイミング発生回路７で発生させて、パラレルインタ
ーフェース回路８にパラレル信号データを取り込む。
パラレルインターフェース処理部２００、ＳＩＯシリア
ルインターフェース１０、ＲＡＭ４０、ＲＯＭ５０はそ
れぞれバス９０を介してＣＰＵ６０との間で信号の授受
を行うように構成されている。ラインインターフェース
３０を介してデータ信号は信号線へ送受される。シリア
ルインターフェース処理部１００は、シリアルデータ信
号すなわちＲＳ２３２Ｄ信号を送受信するドライバ／レ
シーバ３と、シリアル信号をパラレル信号に変換しモデ
ム内部のＣＰＵ６０との間のインターフェースをとるシ
リアル／パラレル変換回路４とで構成される。またパラ
レルインターフェース処理部２００は、ＳＣＳＩ信号あ
るいはセントロニクス信号とのパラレル信号を送受信す
るドライバ／レシーバ５と、パラレル信号種を判別する
信号種判別回路６と、信号種別に送受信タイミングを発
生させるタイミング発生回路７と、ＣＰＵ６０との間で
インターフェースをとるパラレルインターフェース回路
８とで構成される。ドライバ／レシーバ５からの信号は
信号種判別回路６及びパラレルインターフェース回路８
に伝送される。そして、信号種判別回路６で判別した信
号種ごとにパラレル信号の取り込みに必要なタイミング
をタイミング発生回路７で発生させて、パラレルインタ
ーフェース回路８にパラレル信号データを取り込む。
【００１０】次に図１の装置の動作を説明する。２５ｐ
ｉｎＤＳＵＢコネクタ１から入力されたデータは切り替
えスイッチ２により接続先が決定される。すなわちシリ
アル信号の場合には、ＲＳ２３２Ｄのドライバ／レシー
バ３を通り、シリアル／パラレル変換回路４によりパラ
レルデータに変換されてＣＰＵ６０に取り込まれる。ま
た２５ｐｉｎＤＳＵＢコネクタ１から入力された信号が
パラレル信号の場合には、ドライバ／レシーバ５を介し
てパラレルインターフェース回路８にラッチされ、ＣＰ
Ｕ６０から読み出し可能となる。この時ドライバ／レシ
ーバ５の信号は信号種判別回路６へも入力され、信号の
種別が判定されそれぞれの信号を取り込むのに必要なタ
イミングがタイミング発生回路７で生成され、いったん
パラレルインターフェース回路８にラッチされてＣＰＵ
６０と同期を取る。なお、信号線からラインインターフ
ェース３０を介してデータが伝送されてきた場合には、
上記とは逆の経路で２５ｐｉｎＤＳＵＢコネクタ１を介
してデータ送受信元装置に出力される。
ｉｎＤＳＵＢコネクタ１から入力されたデータは切り替
えスイッチ２により接続先が決定される。すなわちシリ
アル信号の場合には、ＲＳ２３２Ｄのドライバ／レシー
バ３を通り、シリアル／パラレル変換回路４によりパラ
レルデータに変換されてＣＰＵ６０に取り込まれる。ま
た２５ｐｉｎＤＳＵＢコネクタ１から入力された信号が
パラレル信号の場合には、ドライバ／レシーバ５を介し
てパラレルインターフェース回路８にラッチされ、ＣＰ
Ｕ６０から読み出し可能となる。この時ドライバ／レシ
ーバ５の信号は信号種判別回路６へも入力され、信号の
種別が判定されそれぞれの信号を取り込むのに必要なタ
イミングがタイミング発生回路７で生成され、いったん
パラレルインターフェース回路８にラッチされてＣＰＵ
６０と同期を取る。なお、信号線からラインインターフ
ェース３０を介してデータが伝送されてきた場合には、
上記とは逆の経路で２５ｐｉｎＤＳＵＢコネクタ１を介
してデータ送受信元装置に出力される。
【００１１】図２は本発明の実施例に係るマルチインタ
ーフェースモデム８００とデータ送受信元装置としての
パソコン５００との接続形態を表した図である。マルチ
インターフェースモデム８００のバックパネルにはＲＳ
２３２Ｄ接続線５０１、セントロニクス接続線５０２、
ＳＣＳＩ接続線５０３にそれぞれ接続可能なコネクタが
用意されている。データ送受信元装置が図に示すような
パソコン５００の場合、上述した３つのインターフェー
ス（ＲＳ２３２Ｄ、セントロニクス、ＳＣＳＩ）は一般
的によく使用され、システムにより空いているインター
フェースが異なるのが通常である。
ーフェースモデム８００とデータ送受信元装置としての
パソコン５００との接続形態を表した図である。マルチ
インターフェースモデム８００のバックパネルにはＲＳ
２３２Ｄ接続線５０１、セントロニクス接続線５０２、
ＳＣＳＩ接続線５０３にそれぞれ接続可能なコネクタが
用意されている。データ送受信元装置が図に示すような
パソコン５００の場合、上述した３つのインターフェー
ス（ＲＳ２３２Ｄ、セントロニクス、ＳＣＳＩ）は一般
的によく使用され、システムにより空いているインター
フェースが異なるのが通常である。
【００１２】本発明はシステムに影響を与えず空いてい
るインターフェースでモデム接続を可能とする。また、
空いているインターフェースがない場合には、図に示す
ようにＨＤＤ６００及びテープドライバ７００をＳＣＳ
Ｉインターフェースのディジーチェーン接続によりモデ
ム接続を可能とする。
るインターフェースでモデム接続を可能とする。また、
空いているインターフェースがない場合には、図に示す
ようにＨＤＤ６００及びテープドライバ７００をＳＣＳ
Ｉインターフェースのディジーチェーン接続によりモデ
ム接続を可能とする。
【００１３】図３は図１に示す信号切り替えスイッチ２
の構成ブロック図を示したものである。（Ａ）はモデム
側に切り替え用のトグルスイッチ２ａを設け、このトグ
ルスイッチ２ａを切り替えることによりバッファ回路２
ｂと２ｃとのいずれかを活性化させ、シリアルインター
フェースとパラレルインターフェースとに信号を分岐し
て切り替えを行うように構成している。また図３（Ｂ）
は、ＩＦ信号の１本を選択信号として、バッファ２ｂ、
２ｃを自動切り替えとしてインターフェースの接続を行
うようにしたものである。すなわち、インターフェース
入力信号線１８の空き信号線１５を利用することによ
り、自動的にバッファ２ｂ、２ｃのイネーブル信号を固
定するようにしている。
の構成ブロック図を示したものである。（Ａ）はモデム
側に切り替え用のトグルスイッチ２ａを設け、このトグ
ルスイッチ２ａを切り替えることによりバッファ回路２
ｂと２ｃとのいずれかを活性化させ、シリアルインター
フェースとパラレルインターフェースとに信号を分岐し
て切り替えを行うように構成している。また図３（Ｂ）
は、ＩＦ信号の１本を選択信号として、バッファ２ｂ、
２ｃを自動切り替えとしてインターフェースの接続を行
うようにしたものである。すなわち、インターフェース
入力信号線１８の空き信号線１５を利用することによ
り、自動的にバッファ２ｂ、２ｃのイネーブル信号を固
定するようにしている。
【００１４】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに本発明では、複数のインターフェースでデータ送受
信元装置との接続を可能としたため、データ送受信元装
置のシステムに影響を与えることなくバリエーションの
ある接続を可能としたデータ転送装置を得ることができ
る。
うに本発明では、複数のインターフェースでデータ送受
信元装置との接続を可能としたため、データ送受信元装
置のシステムに影響を与えることなくバリエーションの
ある接続を可能としたデータ転送装置を得ることができ
る。
【図１】本発明の一実施例の構成ブロック図である。
【図２】各種インターフェースの接続例を表わした図で
ある。
ある。
【図３】図１に示す信号切り替えスイッチのブロック図
で、（Ａ）は外部に選択スイッチを付けた場合、（Ｂ）
はＩＦ信号の１本を選択信号にした自動切り替え例であ
る。
で、（Ａ）は外部に選択スイッチを付けた場合、（Ｂ）
はＩＦ信号の１本を選択信号にした自動切り替え例であ
る。
２ 切り替えスイッチ ３ ドライバ／レシーバ ４ シリアル／パラレル変換回路 ５ ドライバ／レシーバ ６ 信号種判別回路 ７ タイミング発生回路 ８ パラレルインターフェース回路 １００ シリアルインターフェース処理部 ２００ パラレルインターフェース処理部
Claims (1)
- 【請求項１】 データ送受信元装置と信号線との間にイ
ンターフェース装置として介在するデータ転送装置にお
いて、 前記データ送受信元装置に入出力される信号がシリアル
信号かパラレル信号かに応じて前記信号の行先を切り替
える切り替えスイッチと、 前記切り替えスイッチとの間で前記シリアル信号を送受
信する第１のドライバ／レシーバと、 前記切り替えスイッチとの間で前記パラレル信号を送受
信する第２のドライバ／レシーバと、 前記第１のドライバ／レシーバを伝送されるシリアル信
号をパラレル信号に変換して所定のタイミングでＣＰＵ
に取込むシリアル／パラレル変換回路と、 前記第２のドライバ／レシーバを伝送されるパラレル信
号の信号種を判別する信号種判別回路と、 前記信号種に応じて前記パラレル信号の取り込みに必要
なタイミングを発生させる同期タイミング発生回路と、 前記同期タイミング発生回路で発生させたタイミングで
前記パラレル信号を取込んで一時ラッチし、前記ＣＰＵ
からの読み出しを可能とするパラレルインターフェース
回路とを具備した事を特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5274506A JPH07131504A (ja) | 1993-11-02 | 1993-11-02 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5274506A JPH07131504A (ja) | 1993-11-02 | 1993-11-02 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131504A true JPH07131504A (ja) | 1995-05-19 |
Family
ID=17542651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5274506A Pending JPH07131504A (ja) | 1993-11-02 | 1993-11-02 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07131504A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382467B1 (ko) * | 1996-01-05 | 2003-07-23 | 엘지전자 주식회사 | 시리얼인터페이스시스템 |
| JP2006127653A (ja) * | 2004-10-29 | 2006-05-18 | Sanyo Electric Co Ltd | メモリ素子 |
| KR100746840B1 (ko) * | 1999-06-29 | 2007-08-09 | 소니 가부시끼 가이샤 | 신호 입출력 장치 |
| US7769916B2 (en) | 2005-09-12 | 2010-08-03 | Sony Corporation | Semiconductor storage device, electronic apparatus, and mode setting method |
-
1993
- 1993-11-02 JP JP5274506A patent/JPH07131504A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382467B1 (ko) * | 1996-01-05 | 2003-07-23 | 엘지전자 주식회사 | 시리얼인터페이스시스템 |
| KR100746840B1 (ko) * | 1999-06-29 | 2007-08-09 | 소니 가부시끼 가이샤 | 신호 입출력 장치 |
| JP2006127653A (ja) * | 2004-10-29 | 2006-05-18 | Sanyo Electric Co Ltd | メモリ素子 |
| JP4565966B2 (ja) * | 2004-10-29 | 2010-10-20 | 三洋電機株式会社 | メモリ素子 |
| US8072819B2 (en) | 2004-10-29 | 2011-12-06 | Semiconductor Components Industries, Llc | Memory device with parallel interface |
| US7769916B2 (en) | 2005-09-12 | 2010-08-03 | Sony Corporation | Semiconductor storage device, electronic apparatus, and mode setting method |
| EP2234113A1 (en) | 2005-09-12 | 2010-09-29 | Sony Corporation | Semiconductor storage device, electronic apparatus, and mode setting method |
| US8341307B2 (en) | 2005-09-12 | 2012-12-25 | Sony Corporation | Semiconductor storage device, electronic apparatus, and mode setting method |
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