KR100208280B1

KR100208280B1 - 선입선출 제어부를 갖는 데이터 전송 장치

Info

Publication number: KR100208280B1
Application number: KR1019960070617A
Authority: KR
Inventors: 김창일
Original assignee: 유기범; 대우통신주식회사
Priority date: 1996-12-23
Filing date: 1996-12-23
Publication date: 1999-07-15
Also published as: KR19980051703A

Abstract

본 발명은 선입 선출(First In First Out : 이하 FIFO라 약칭함)를 이용한 데이터 전송 장치에 관한것으로, 데이터 전송부에서 전송된 데이터가 에러가 발생하여 재전송을 할 경우가 발생할 때 데이터 수신부에 에러가 발생한 데이터가 전송되지 않도록 하기 위함이다. 즉 FIFO에 저장된 데이터가 에러인 경우 복구할 수 있는 방법이 없으므로 FIFO 제어부를 사용하여 에러를 복구하여 전송하므로서 데이터 전송의 신뢰성을 향상시킬수 있는 장치에 관한 것으로, 이 장치는 데이터 전송을 개시하는 Write Start신호에 따라 데이터를 전송하고 데이터 전송의 완료를 나타내는 Write End신호를 출력하는 데이터 전송부와, 상기 데이터 전송부에서 전송된 데이터를 선입 선출 방식으로 저장한후 전송하는 FIFO와, 상기 FIFO에 저장된 데이터를 읽으라는 Read Start신호에 따라 선입 선출 방식으로 읽고 데이터 읽기의 완료를 나타내는 Read End신호를 출력하는 데이터 수신부와, 상기 데이터 수신부에서 상기 Read End신호를 전송받고 데이터 전송부에게 상기 Wrtie Start신호를 전송하며 상기 데이터 전송부에서 상기 Write End신호를 전송받고 데이터 수신부에게 상기 Read Start신호를 전송하는 제어부로 구성되어 있으며, 데이터 전송부와 데이터 수신부의 사이에 FIFO 제어부를 추가하므로서 기존의 FIFO보다 가격이 저렴함으로서 비용 절감이 가능하며, 전송된 데이터의 에러를 복구할 수 없었던 문제점을 보안할 수 있어 시스템의 안정성을 도모할 수 있는 효과가 있다.

Description

선입선출 제어부를 갖는 데이터 전송 장치

본 발명은 선입선출(First In First Out : 이하 FIFO라 약칭함)를 이용한 데이터 전송 장치에 관한것으로, 특히, 데이터를 전송 및 수신을 하고자 하는 통신 시스템에서 FIFO에서 발생된 에러 데이터를 수신부로 전송하지 않도록한 FIFO을 이용한 데이터 전송 장치에 관한 것이다.

도 1은 종래기술의 FIFO을 이용한 데이터 전송 장치의 블록 구성도로서, 데이터 전송부(10)와, FIFO(20)와, 데이터 수신부(30)로 구성된다.

데이터 전송부(10)는 라인(12)을 통해 FIFO(20)의 Full상태를 확인하여 Full이 아닌 경우 데이터 버스 라인(13)을 통해 데이터를 FIFO(20)에 전송한다. FIFO(20)는 데이터 전송부(10)에서 전송된 데이터를 라인(11)상의 기록 신호에 따라 저장한후 데이터 버스 라인(23)를 통해 데이터 수신부(30)로 전송한다. 데이터 수신부(30)는 라인(22)을 통해 제공되는 Empty신호를 참조하여 FIFO(20)가 공백(Empty) 상태가 아닐 경우만 라인(21)을 통해 데이터 판독 신호를 출력함으로서 FIFO(20)로부터 데이터를 수신하는 방식을 사용하였다.

이때, 데이터 전송부(10)에서 전송한 데이터가 에러를 발생하여 재전송 상태가 발생하거나 전송 데이터에서 에러가 발생한 경우 데이터를 복구할 수 있는 방법이 없으므로 데이터 수신부(30)는 에러 데이터를 처리하게 되는 문제점이 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 안출한 것으로서, 데이터 전송부에서 전송된 데이터에서 에러가 발생하여 재전송을 할 경우가 발생하거나 전송 데이터에서 에러가 발생한 경우 데이터 수신부에 에러 데이터가 전송되지 않도록 하는FIFO 제어부를 갖는 데이터 전송 장치를 제공하는 것을 그 목적으로 한다.

본 발명의 다른 목적은 전송중에 발생한 에러 데이터를 복구하여 전송하므로서 데이터 전송의 신뢰성을 향상하도록 하는 FIFO 제어부를 갖는 데이터 전송 장치를 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명은 데이터 전송을 개시하는 Write Start신호에 따라 데이터를 전송하고 데이터 전송의 완료를 나타내는 Write End신호를 출력하는 데이터 전송부와, 상기 데이터 전송부에서 전송된 데이터를 선입 선출 방식으로 저장한후 전송하는 FIFO와, 상기 FIFO에 저장된 데이터를 읽으라는 Read Start신호에 따라 선입 선출 방식으로 읽고 데이터 읽기의 완료를 나타내는 Read End신호를 출력하는 데이터 수신부와, 상기 데이터 수신부에서 상기 Read End신호를 전송받고 데이터 전송부에게 상기 Wrtie Start신호를 전송하며 상기 데이터 전송부에서 상기 Write End신호를 전송받고 데이터 수신부에게 상기 Read Start신호를 전송하는 제어부로 구성되는 것을 특징으로 한다.

도 1은 종래기술의 FIFO을 이용한 데이터 전송 장치의 블록 구성도

도 2는 본 발명에 따른 FIFO 제어부를 갖는 데이터 전송 장치의 블록 구성도

도 3은 도2에 도시된 FIFO 제어부의 상세 회로도

도면의 주요부분에 대한 부호의 설명

10 : 데이터 전송부20 : FIFO

30 : 데이터 수신부100 : 데이터 전송부

200 : FIFO300 : 제어부

301 : 제1인버터302 : 멀티플렉서(Multiplexer)

303 : 논리합 게이트304 : D플립플롭

305 : 제2인버터400 : 데이터 수신부

본 발명의 상술한 목적 및 특징은 첨부된 도면을 참조하여 하기와 같이 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하기로 한다.

도2는 본 발명에 따른 FIFO 제어부를 이용한 데이터 전송 장치의 블록 구성도로서, 데이터 전송부(100)와, FIFO(200)와, 제어부(300)와, 데이터 수신부(400)로 구성된다.

데이터 전송부(100)는 데이터를 전송하는 역할을 하며 FIFO 제어부(300)에서 제공되는 라인(320)상의 Write Start신호(320)에 응답하여 데이터 버스 라인(120)을 통해 쓰고자 하는 데이터를 라인(110)을 통해 Wr신호를 FIFO(200)에 전송한다. 이때, 데이터 전송부(100)에서 데이터의 쓰기가 완료되면 FIFO 제어부(300)에게 Write End신호(310)를 발생한다.

Write End 신호(310)를 접수한 FIFO 제어부(300)는 New/Old_ 비트(도3의 D플립플롭(304)의 입력상태에 따른 출력비트)가 1로 선택되면 Read Start신호(350)를 데이터 수신부(400)로 전송한다. 데이터 수신부(400)는 FIFO 제어부(300)의 Read Start 신호(350)를 수신하고 라인(210)을 통해 Rd신호를 발생시켜서 상기 FIFO(200)에 있는 데이터를 데이터 버스 라인(220)을 통해 읽어서 수신하고 데이터 수신이 완료되면 Read End 신호(340)를 FIFO 제어부(300)로 전송한다. Read End 신호(340)를 접수한 FIFO 제어부(300)는 New/Old_ 비트(도3의 D플립플롭(304)의 입력상태에 따른 출력비트)를 0으로 세트한다. New/Old_비트가 0으로 세트되면 FIFO 제어부(300)는 Write Start 신호(320)를 발생시킨다.

도3은 도2에 도시된 FIFO 제어부의 상세 회로도로서, FIFO 제어부(300)는 제1인버터(301)와, 멀티플렉서(Multiplexer ; 302)와, 논리합 게이트(303)와, D플립플롭(304)과, 제2인버터(305)로 구성된다.

제1인버터(301)는 데이터 수신부(400)에서 Read End 신호(340)를 입력받아 컨버터(Converter)한후 라인(360)을 통해 멀티플렉서(302)로 출력한다. 멀티플렉서(302)는 제1인버터(301)의 Read End 신호(340)와 데이터 전송부(100)의 Write End 신호(310)를 입력받아 선택적으로 스위칭하여 라인(370)을 통해 D플립플롭(304)으로 전송한다. 이때, 논리합 게이트(303)는 데이터 전송부(100)의 Write End 신호(310)와 데이터 수신부(400)의 Read End 신호(340)를 입력받아 두 신호중 한 신호라도 하이(high(1))비트이면 출력에는 하이(high(1))비트를 발생하는 클럭(clock)신호를 라인(380)을 통해 D플립플롭(304)으로 전송한다. D플립플롭(304)은 멀티플렉서(302)에서 선택적으로 스위칭한 하이(high(1))신호와 논리합 게이트(303)의 클럭(clock)신호를 입력받아 Read Start신호(350)를 제2인버터(305)로 출력한다.

여기서, D플립플롭의 동작 상태는 첫째, 논리합 게이트(303)에서 출력된 클럭(clock)신호(380)가 있을 때 즉 하이(high(1))비트이고, 멀티플렉서(302)의 출력값이 데이터 전송부(100)의 Write End 신호(New / Old_ 비트가 1)(310)이면 D플립플롭(304)은 Read Start신호(350)를 데이터 수신부(400)로 출력한다. 둘째, 논리합 게이트(303)에서 출력된 클럭(clock)신호(380)가 있을 때 즉 하이(high(1))비트이고, 멀티플렉서(302)의 출력값이 데이터 수신부(400)의 Read End 신호(New / Old_ 비트를 0)(340)이면 D플립플롭(304)은 Read Start 신호(350)를 제2인버터(305)로 출력한다. 제2인버터(305)는 Read Start 신호(350)를 입력받아 컨버터(Converter)한후 Write Start 신호(320)를 데이터 전송부(100)로 출력한다.

상기 과정을 반복하면서 데이터 전송부(100)의 데이터를 데이터 수신부(400)로 전달하게 된다. 데이터 전송 도중에 에러(330)가 발생하게 되면 FIFO 제어부(300)의 D플립플롭(304)에서 New / Old_ 비트를 0으로 클리어하여 FIFO(200)에 있는 데이터를 데이터 수신부(400)로 전송하지 않고 새로운 데이터를 데이터 전송부(100)로부터 제공 받아 에러 없이 정상적으로 데이터를 전송할 수 있는 것이다.

이상, 상술한바와 같은 본 발명의 FIFO을 이용한 데이터 전송 장치에서 기존의 FIFO보다 가격이 저렴한 FIFO를 사용함으로서 비용 절감이 가능하며, 데이터 전송부와 데이터 수신부의 사이에 FIFO 제어부를 추가하므로서 전송된 데이터의 에러를 복구할 수 없었던 문제점을 보안할 수 있어 시스템의 안정성을 도모할 수 있는 효과가 있다.

Claims

선입선출(FIFO)를 이용한 데이터 전송 장치에 있어서,

데이터 전송을 개시하는 Write Start신호에 따라 데이터를 전송하고 데이터 전송의 완료를 나타내는 Write End신호를 출력하는 데이터 전송부;

상기 데이터 전송부에서 전송된 데이터를 선입 선출 방식으로 저장한후 전송하는 FIFO;

상기 FIFO에 저장된 데이터를 읽으라는 Read Start신호에 따라 선입 선출 방식으로 읽고 데이터 읽기의 완료를 나타내는 Read End신호를 출력하는 데이터 수신부;

상기 데이터 수신부에서 상기 Read End신호를 전송받고 데이터 전송부에게 상기 Wrtie Start신호를 전송하며, 상기 데이터 전송부에서 상기 Write End신호를 전송받고 데이터 수신부에게 상기 Read Start신호를 전송하면서 상기 FIFO에서 전송되는 데이터에 에러가 발생되면 전송을 금지하도록 제어하는 제어부로 구비되는 것을 특징으로 하는 데이터 전송장치.
제 1항에 있어서,

상기 제어부는 :

상기 데이터 수신부에서 상기 Read End 신호를 입력받는 제1인버터와; 상기 제1인버터의 출력신호와 상기 데이터 전송부의 상기 Write End 신호를 입력받아 선택적으로 스위칭하는 멀티플렉서와; 상기 멀티플렉서의 출력신호와, 상기 데이터 전송부의 상기 Write End 신호와 상기 데이터 수신부의 상기 Read End 신호를 입력받아 두 신호중 한 신호라도 하이(high(1))비트이면 출력에는 하이(high(1))비트를 발생하는 클럭(clock)신호를 입력받는 D플립플롭과; 상기 D플립플롭의 출력신호인 상기 Read Start신호를 입력받는 제2인버터와; 상기 제2인버터에서 컨버터된 신호인 상기 Write Start 신호를 출력하는 것을 특징으로 하는 데이터 전송장치.