JPS60259038A - 直列通信のバツフア装置 - Google Patents
直列通信のバツフア装置Info
- Publication number
- JPS60259038A JPS60259038A JP59115083A JP11508384A JPS60259038A JP S60259038 A JPS60259038 A JP S60259038A JP 59115083 A JP59115083 A JP 59115083A JP 11508384 A JP11508384 A JP 11508384A JP S60259038 A JPS60259038 A JP S60259038A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- serial
- parallel
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L17/00—Apparatus or local circuits for transmitting or receiving codes wherein each character is represented by the same number of equal-length code elements, e.g. Baudot code
- H04L17/02—Apparatus or circuits at the transmitting end
- H04L17/04—Apparatus or circuits at the transmitting end with keyboard co-operating with code-bars
- H04L17/08—Apparatus or circuits at the transmitting end with keyboard co-operating with code-bars combined with perforating apparatus
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は直列通信機能を持つ電子装置間の接続におけ
るバッファ装置に関するものである。
るバッファ装置に関するものである。
（従来技術とその欠点〕
電子装置間のデータ通信には従来より直列方式が広く用
いらｎている。従来は、データを送信する側と、受信す
る側で通信の速度（バンドンート）を一致させなけｎば
ならなかった。また通信速度が高速になるに従い、特に
受信側での処理が追いつかないため、最も時間のかかる
処理に合わせ、比較的低速な通信が一般的になっている
。しかし、データを送信する側にとっては、なるべく早
くデータを送り終え、次のジョブを実行することが望ま
しいが、受信側の要求する速度に制限さｎ、システムの
効率を下げることが多かった。
いらｎている。従来は、データを送信する側と、受信す
る側で通信の速度（バンドンート）を一致させなけｎば
ならなかった。また通信速度が高速になるに従い、特に
受信側での処理が追いつかないため、最も時間のかかる
処理に合わせ、比較的低速な通信が一般的になっている
。しかし、データを送信する側にとっては、なるべく早
くデータを送り終え、次のジョブを実行することが望ま
しいが、受信側の要求する速度に制限さｎ、システムの
効率を下げることが多かった。
（発明の目的）
本発明は送信側の電子装置と受信側の電子装置の間に接
続さｎ１送信側の電子装置（例えばホストコンピュータ
ンより直列データ全受けとり有効データのみをＦ工１１
’Ｏにバッファし、受信側の電子装置（例えばグラフィ
ックディスプレイ）に有効データを送ることにより、送
信側と受信側のデータ処理速度の追込による不整合を解
決することを目的とする。
続さｎ１送信側の電子装置（例えばホストコンピュータ
ンより直列データ全受けとり有効データのみをＦ工１１
’Ｏにバッファし、受信側の電子装置（例えばグラフィ
ックディスプレイ）に有効データを送ることにより、送
信側と受信側のデータ処理速度の追込による不整合を解
決することを目的とする。
（発明の構成〕
以下、本発明の実施例ｔ−図面に基いて説明する。直列
通信には多くの方法があるので、ここでは調歩同期方式
を一例としてあげ、以後の説明の便宜のために制限を加
える。但し、こしらの制限は本発明に対する本質的なも
のではない。第１図に調歩同期方式の信号の一般的な波
形を示す。図中αは連続するｕ１＃の状態でデータ転送
が行なわｎていない期間、ｂにスタートビットと呼はｆ
Ｌ１ビットのＬ ＯＩＩでデータの開始を示す。Ｃは転
送さｎるデータに応じて１″または０“となり、送信、
受信装置間のとり決めでビット数が異なり、パリティを
竹刀口することもある。ここではデータが７ビツトでパ
リティは竹刀口しないものとする。ｄはストップビット
と呼ばｎ１ビット以上の１′″である。この様に、調歩
同期方式においては、ストップビットから次のデータの
スタートビットまでの連続する′１１は冗長な信号であ
り、必要に応じて追刀口あるいは削除しても情報量は同
じでおる。第５図は、本発明装置を使用しない通常の電
子装置５およびあ間の接続を示し、第６図には本発明に
よるバッファ装置２７ヲ使用した接続を図示する。第２
図に本発明の第１の実施例を示す。図中１は送信装置か
ら送らｆする直列信号、２は信号１を並列データに変換
する直並列変換回路である。８は回路２の出力である並
列データ、４は並列データ３を記憶するＦ工ＦＯ記憶装
置、７は並列データ８″！、たは直列信号１に含まｎる
冗長な信号を検出する冗長信号検出回路である。８は検
出回路７の出力でＦ工１１’Ｏ制御回路９に対してデー
タ３ｉＦ工ＦＯ記憶装置４に記憶するか否かを指示する
制御信号、９はＦ工ＦＯ記憶装置４の書き込み、読み出
しのタイミング信号１０ヲ出力する１４ＦＯ制御回路で
ある。５はＦ工ＦＯ記憶装置４からの並列データ出力、
６は並列データ５を直列信号に変換する並直列変換回路
で、１１は並直列変換回路６の出力で直列信号である。
通信には多くの方法があるので、ここでは調歩同期方式
を一例としてあげ、以後の説明の便宜のために制限を加
える。但し、こしらの制限は本発明に対する本質的なも
のではない。第１図に調歩同期方式の信号の一般的な波
形を示す。図中αは連続するｕ１＃の状態でデータ転送
が行なわｎていない期間、ｂにスタートビットと呼はｆ
Ｌ１ビットのＬ ＯＩＩでデータの開始を示す。Ｃは転
送さｎるデータに応じて１″または０“となり、送信、
受信装置間のとり決めでビット数が異なり、パリティを
竹刀口することもある。ここではデータが７ビツトでパ
リティは竹刀口しないものとする。ｄはストップビット
と呼ばｎ１ビット以上の１′″である。この様に、調歩
同期方式においては、ストップビットから次のデータの
スタートビットまでの連続する′１１は冗長な信号であ
り、必要に応じて追刀口あるいは削除しても情報量は同
じでおる。第５図は、本発明装置を使用しない通常の電
子装置５およびあ間の接続を示し、第６図には本発明に
よるバッファ装置２７ヲ使用した接続を図示する。第２
図に本発明の第１の実施例を示す。図中１は送信装置か
ら送らｆする直列信号、２は信号１を並列データに変換
する直並列変換回路である。８は回路２の出力である並
列データ、４は並列データ３を記憶するＦ工ＦＯ記憶装
置、７は並列データ８″！、たは直列信号１に含まｎる
冗長な信号を検出する冗長信号検出回路である。８は検
出回路７の出力でＦ工１１’Ｏ制御回路９に対してデー
タ３ｉＦ工ＦＯ記憶装置４に記憶するか否かを指示する
制御信号、９はＦ工ＦＯ記憶装置４の書き込み、読み出
しのタイミング信号１０ヲ出力する１４ＦＯ制御回路で
ある。５はＦ工ＦＯ記憶装置４からの並列データ出力、
６は並列データ５を直列信号に変換する並直列変換回路
で、１１は並直列変換回路６の出力で直列信号である。
第８図は本発明の第２の実施例で、マイクロプロセッサ
を２基用いて第２図の実施例における冗長信号検出回路
７および？ＩＮｌ’Ｏ制御回路９の機！ｅマイクロプロ
セッサのプログラムで実現するものである。入力の直列
信号１４は第１のシリアルポート１５に入り、並列デー
タに変換さｎ１第１のバス１８を通して裁１のマイクロ
プロセッサ１６が読み、ＦＩＦＯ記憶装置１９に書き込
む。第１のマイクロプロセッサ１６は第１のメモリ１７
に記憶さｎたプログラムにより以上の動作を行なう。第
２のマイクロプロセッサρは、Ｆ工ＦＯ記憶装置１９に
データが書き込まｆ’Ｌ′Ｉにとを検出して、第２のバ
ス２０ヲ通してＦ工ＦＯ記憶装置１９よりデータを読み
出し、第２のシリアルポート２３に書き込む。シリアル
ボート乙は並列に書き込まｎたデータを直列信号に変換
して出力信号冴とする。以上のマイクロプロセッサ四の
プログラムは第２のメモリ２１に記憶さｎているものと
する。
を２基用いて第２図の実施例における冗長信号検出回路
７および？ＩＮｌ’Ｏ制御回路９の機！ｅマイクロプロ
セッサのプログラムで実現するものである。入力の直列
信号１４は第１のシリアルポート１５に入り、並列デー
タに変換さｎ１第１のバス１８を通して裁１のマイクロ
プロセッサ１６が読み、ＦＩＦＯ記憶装置１９に書き込
む。第１のマイクロプロセッサ１６は第１のメモリ１７
に記憶さｎたプログラムにより以上の動作を行なう。第
２のマイクロプロセッサρは、Ｆ工ＦＯ記憶装置１９に
データが書き込まｆ’Ｌ′Ｉにとを検出して、第２のバ
ス２０ヲ通してＦ工ＦＯ記憶装置１９よりデータを読み
出し、第２のシリアルポート２３に書き込む。シリアル
ボート乙は並列に書き込まｎたデータを直列信号に変換
して出力信号冴とする。以上のマイクロプロセッサ四の
プログラムは第２のメモリ２１に記憶さｎているものと
する。
本装置に入力する信号と、本装置から出力する信号の例
を第４図に示す。１２は送信側の電子装置から送信さす
る信号で本発明の装置の入力信号となり、有効データは
図中のデータＡ１データＢおよびデータＣである。本装
置によりバッファさｎ出力さｎる信号は第４図の１３で
必り、受信側の電子装置の受信可能な速度（図の例では
送信側の２分の１）で転送さｎる。
を第４図に示す。１２は送信側の電子装置から送信さす
る信号で本発明の装置の入力信号となり、有効データは
図中のデータＡ１データＢおよびデータＣである。本装
置によりバッファさｎ出力さｎる信号は第４図の１３で
必り、受信側の電子装置の受信可能な速度（図の例では
送信側の２分の１）で転送さｎる。
（発明の効果）
以上の説明から明らかなように、本発明は直列通信機能
を備えた一対の電子装置の間に接続し、送信側の要求す
る転送速度と受信側の要求する転送速度が異なる場合、
または受信側が処理時間等の都合でデータを受けとｎな
い時間が生ずる場合に送信側の装置でデータを止めたり
、送信速度を遅くしたりすることなく、本発明の装置の
中にデータがバッファさｎるため、送信側、受信側双方
が最適の速度でデータの転送を可能にする等の効果を有
する。
を備えた一対の電子装置の間に接続し、送信側の要求す
る転送速度と受信側の要求する転送速度が異なる場合、
または受信側が処理時間等の都合でデータを受けとｎな
い時間が生ずる場合に送信側の装置でデータを止めたり
、送信速度を遅くしたりすることなく、本発明の装置の
中にデータがバッファさｎるため、送信側、受信側双方
が最適の速度でデータの転送を可能にする等の効果を有
する。
第１図は、本発明の扱う信号の一例を示す説明図、第２
図は本発明の第１の実施例のブロック図、舘８図は本発
明の第２の実施例を示すブロック図、第４図は本発明装
置の入力及び出力信号例を示す説明図、第５図は従来の
装置の接続を示す説明ブロック図、第６図は本発明のバ
ッファ装置を使用した場合のブロック図である。 １゜１本装置への入力信号、２．。直並列変換回路、３
．。並列データ、４゜、Ｆ工ＦＯ記憶装置、５．。Ｆ工
ＦＯ記憶装置からの出力データ、６、、並直列変換回路
、７゜。冗長信号検出回路、８゜。冗長信号検出回路、
９．、Ｆ工ＦＯ制御回路、１０．、Ｆ工ＦＯ制御信号、
１１ 、 、本装置からの出力信号、１２．、本装置へ
の入力信号例、１３゜。本装置からの出力信号例、１４
゜。本装置への入力信号、１５゜、第１のシリアルボー
ト、１６゜。 第１のマイクロプロセッサ、１７゜。第１のメモリ、１
８゜。第１のバス、１９゜、Ｆ工ＩＩ′０記憶装置、２
０、。第２のバス、２１．。第２のメモリ、ｎ、。 第２のマイクロプロセッサ、２３．、第２のシリアルポ
ート、ム。０本装置からの出力データ、５゜、送信側の
電子装置、２６．。受信側の電子装置、２７８１本発明
のバッファ装置 である。 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務 第１図 第２図 第３図 第４図 １データＡＩ ｌテークＢｌ ｌダーク０１１ テ゛−
り Ａ′ １ １ テーク Ｂ′ １ １チ−ｙＣ第５
図 第６図
図は本発明の第１の実施例のブロック図、舘８図は本発
明の第２の実施例を示すブロック図、第４図は本発明装
置の入力及び出力信号例を示す説明図、第５図は従来の
装置の接続を示す説明ブロック図、第６図は本発明のバ
ッファ装置を使用した場合のブロック図である。 １゜１本装置への入力信号、２．。直並列変換回路、３
．。並列データ、４゜、Ｆ工ＦＯ記憶装置、５．。Ｆ工
ＦＯ記憶装置からの出力データ、６、、並直列変換回路
、７゜。冗長信号検出回路、８゜。冗長信号検出回路、
９．、Ｆ工ＦＯ制御回路、１０．、Ｆ工ＦＯ制御信号、
１１ 、 、本装置からの出力信号、１２．、本装置へ
の入力信号例、１３゜。本装置からの出力信号例、１４
゜。本装置への入力信号、１５゜、第１のシリアルボー
ト、１６゜。 第１のマイクロプロセッサ、１７゜。第１のメモリ、１
８゜。第１のバス、１９゜、Ｆ工ＩＩ′０記憶装置、２
０、。第２のバス、２１．。第２のメモリ、ｎ、。 第２のマイクロプロセッサ、２３．、第２のシリアルポ
ート、ム。０本装置からの出力データ、５゜、送信側の
電子装置、２６．。受信側の電子装置、２７８１本発明
のバッファ装置 である。 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務 第１図 第２図 第３図 第４図 １データＡＩ ｌテークＢｌ ｌダーク０１１ テ゛−
り Ａ′ １ １ テーク Ｂ′ １ １チ−ｙＣ第５
図 第６図
Claims (1)
- 直列信号を入力して並列データを得る手段と、前記直列
信号中の冗長な成分を除去する手段と、必要なデータを
記憶するＦ工ＦＯ（ファーストインファ〜ストアウド〕
記憶装置及び前記Ｆ工ＦＯ記憶装置にデータを香き込む
書き込む手段と、前記Ｆ工ＦＯ記憶装置から並列データ
を読み出し直列信号に変換して出力する手段からなる直
列通信のバッファ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59115083A JPS60259038A (ja) | 1984-06-05 | 1984-06-05 | 直列通信のバツフア装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59115083A JPS60259038A (ja) | 1984-06-05 | 1984-06-05 | 直列通信のバツフア装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60259038A true JPS60259038A (ja) | 1985-12-21 |
Family
ID=14653764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59115083A Pending JPS60259038A (ja) | 1984-06-05 | 1984-06-05 | 直列通信のバツフア装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60259038A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62138253U (ja) * | 1986-02-20 | 1987-08-31 | ||
| JPH0216841A (ja) * | 1988-07-05 | 1990-01-19 | Matsushita Graphic Commun Syst Inc | 変復調装置 |
-
1984
- 1984-06-05 JP JP59115083A patent/JPS60259038A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62138253U (ja) * | 1986-02-20 | 1987-08-31 | ||
| JPH0216841A (ja) * | 1988-07-05 | 1990-01-19 | Matsushita Graphic Commun Syst Inc | 変復調装置 |
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