JPH08153064A - バス幅拡張回路及びデータ転送システム - Google Patents

Abstract

(57)【要約】 【目的】 バス幅の異なるシステム間で、データ受信側
のシステムがデータ転送に占有される時間を減らして、
システムの処理能力を有効に活用する。 【構成】 ペン入力装置１の画面２から筆記入力された
信号は、デジタイザコントローラ４で１点座標につき５
バイトのデータに変換され、５バイト単位で８ビットの
バス６に出力される。バス６は４本に並列に分岐され、
そのうち３本はラッチ回路１３ａ〜１３ｃ及びバッファ
１５ａ〜１５ｃを介し、１本は転送方向切換回路１４を
介して３２ビットのバス７にそれぞれ接続されている。
バス６にシリアルに出力されたデータは３バイトがラッ
チ回路１３ａ〜１３ｃに保持され、バス７に対して４バ
イトがパラレルに出力されるようになっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシステムのバス幅に対し
て、Ｉ／Ｏデバイスのバス幅が狭いことに起因する通信
のボトルネックを解消するためのバス幅拡張回路及びデ
ータ転送システムに関するものである。

【０００２】

【従来の技術】システムのバス幅に対してＩ／Ｏデバイ
スのバス幅が狭い場合には、データの転送がＩ／Ｏデバ
イスの狭いバス幅に支配されることで通信のボトルネッ
クとなる。

【０００３】例えば、図３に示すように、ペン入力装置
３１は液晶画面３２を備え、液晶画面３２の表面層には
２枚の透明な面抵抗シート（タブレット）が僅かな隙間
を隔して重ね合わせた状態に備えられている。ペン３３
による筆圧が液晶画面３２に加えられると、面抵抗シー
ト上におけるその押圧点のＸ方向とＹ方向の各電位が検
出され、デジタイザコントローラ３４にその筆跡をなす
点群の各座標を特定する電圧信号（アナログ信号）が出
力される。

【０００４】デジタイザコントローラでは、Ｘ，Ｙ方向
の各電圧信号が８ビットのデジタル信号に変換され、１
点の座標データにつき５バイトのデータが生成される。
デジタイザコントローラ３４は通常８ビットで構成され
る。データは５バイトを１パケットとしてホストシステ
ム３５に転送されるようになっている。ホストシステム
３５では多量のデータを高速に処理する必要があるた
め、通常３２ビットで構成されている。そのため、デジ
タイザコントローラ３４側の８ビットのバス３６と、ホ
ストシステム３５側の３２ビットのバス３７との間で転
送される１パケット分のデータは、８ビットのバス３６
から１バイトずつ順次に送信されることになる。つま
り、バス幅が異なるため狭い方のバス３６によりデータ
転送が支配されることとなる。

【０００５】データ転送は次のように行われる。デジタ
イザコントローラ３４に送信される方向信号DIR に基づ
きバス３６，３７上におけるデータの転送方向がデータ
受信可能な状態とされる。１パケット分のデータＤ１〜
Ｄ５が生成されると、デジタイザコントローラ３４から
ホストシステム３５に割込み信号INT が送信され、その
応答として受信したリード信号Readに基づきデジタイザ
コントローラ３４からデータＤ１〜Ｄ５が順次に送信さ
れる（図４）。図４に示すように、１パケット分のデー
タＤ１〜Ｄ５は１バイトずつシリアリに転送される。

【０００６】

【発明が解決しようとする課題】ところで、ホストシス
テム３５側のＣＰＵ３８はデータＤ１〜Ｄ５を受信中は
データ転送のためのみに占有される。しかし、データＤ
１〜Ｄ５は１バイトずつシリアルに転送されてくるた
め、１パケット分のデータの転送時間が相当長くなる。
つまり、ＣＰＵ３８がデータ転送に占有される時間が長
くなり、他の処理を行う時間が割かれてしまう。そのた
め、ＣＰＵの処理能力を有効に活用することができなく
なるという問題があった。

【０００７】本発明は上記問題点を解決するためになさ
れたものであり、その目的は、データ受信側のシステム
がデータ転送に占有される時間を少なくすることによ
り、その処理能力を有効に活用することができるバス幅
拡張回路及びデータ転送システムを提供することにあ
る。

【０００８】

【課題を解決するための手段】上記問題点を解決するた
め請求項１に記載の発明では、第１のシステムに接続さ
れた第１のバスと、第２のシステムに接続された前記第
１のバスのビット数ｎに対して２倍以上のビット数ｍを
有する第２のバスとを接続する回路であって、前記第１
のバスを並列に分岐し、分岐されたそれぞれを一つを除
いてデータ蓄積回路を介して第２のバスに接続可能とさ
れた。

【０００９】請求項２に記載の発明では、第１のシステ
ムに接続された第１のバスと、第２のシステムに接続さ
れた前記第１のバスのビット数ｎに対して２倍以上のビ
ット数ｍを有する第２のバスとを接続する回路であっ
て、前記第１のシステムから送信されるｎビットのデー
タを第２のバスのｎビット分に転送可能な直通バスと、
前記第１のシステムから送信されるｎビットのデータを
一時保持可能なラッチ回路を前記直通バスに対して並列
に少なくとも一つ以上備え、該ラッチ回路を第２のバス
にｎビット分ずつ接続された入出力バス幅拡張回路。

【００１０】請求項３に記載の発明では、前記第１のバ
スのビット数ｎに対して前記第２のバスのビット数ｍで
あって、前記ラッチ回路を（ｍ／ｎ−１）個設けた。請
求項４に記載の発明では、前記直通バスを、データを双
方向に転送可能にした。

【００１１】請求項５に記載の発明では、前記ラッチ回
路に替え、前記直通バスを介したデータと共に同時並列
に前記第２のバスに対して出力されるように前記第１の
バスからのデータを遅延可能な遅延回路とした。

【００１２】請求項６に記載の発明では、請求項１〜請
求項３のいずれかの前記バス幅拡張回路を介して接続さ
れた前記第１のシステムと前記第２のシステムとを備え
た。請求項７に記載の発明では、前記第１のシステムに
転送すべきデータを１パケット以上蓄積可能なデータ蓄
積手段を設けた。

【００１３】請求項８に記載の発明では、ペン入力装置
において、入力画面上に設けられた入力手段からのアナ
ログ信号をデジタル変換するデジタイザコントローラ側
のｎビットのバスと、ｎビットより大きなホストシステ
ム側のｍビットのバスとを、前記請求項１〜請求項５の
いずれかに記載の前記バス幅拡張回路を介して接続し
た。

【００１４】

【作用】請求項１に記載の発明によれば、第１のシステ
ムから縦列に送信されてきたｎビットのデータは先頭側
から順にデータ蓄積回路に蓄積される。全てのデータ蓄
積回路にデータが蓄積されると、次の後続のｎビットの
データが送信されてきたタイミングでデータ蓄積回路に
おけるデータの蓄積が解除され、その後続のｎビットの
データと共にデータ蓄積回路に蓄積されていたデータ
が、第２のバスに対して同時並列に出力される。そのた
め、第２のシステムは複数のデータをパラレルで受信可
能となるので、第２のシステム（ＣＰＵ）がデータ転送
（受信）のために占有される時間が短くなる。

【００１５】請求項２に記載の発明によれば、第１のシ
ステムから縦列に送信されてきたｎビットのデータは先
頭側から順にラッチ回路に保持される。全てのラッチ回
路にデータが保持されると、次の後続のｎビットのデー
タが直通バスに送信されてきたタイミングでラッチ回路
におけるデータの保持が解除され、直通バスに送信され
てきたデータとラッチ回路に保持されていたデータとが
第２のバスに対して同時並列に出力される。そのため、
第２のシステムは複数のデータをパラレルで受信可能と
なるので、第２のシステム（ＣＰＵ）がデータ転送のた
めに占有される時間が短くなる。

【００１６】請求項３に記載の発明によれば、（ｍ／ｎ
−１）個のラッチ回路に保持されたデータと、直通バス
を介して転送されるデータとを、第２のバスを構成する
全てのビット線を活用してデータ転送することが可能と
なる。

【００１７】請求項４に記載の発明によれば、直通バス
はデータを双方向に転送可能であるので、第２のシステ
ムから第１のシステムに対して送信されるデータは、直
通バスを介して転送される。

【００１８】請求項５に記載の発明によれば、第１のバ
スから縦列に送信されてきたｎビットのデータは先頭側
から順に遅延回路により遅延されて保持され、直通バス
を介したデータと共に同時並列に第２のバスに対して出
力することが可能となる。

【００１９】請求項６に記載の発明によれば、第１のシ
ステムから第２のシステムへのデータ転送がバス幅拡張
回路を介することにより効率良くなる。請求項７に記載
の発明によれば、第１のシステムから転送するデータは
データ蓄積手段に例えば１パケット分だけ一時蓄積され
てから転送することが可能となるので、第１のシステム
におけるデータの処理に時間間隔が開いても１パケット
分のデータを連続して転送することが可能となる。その
ため、第２のシステムに対して時間間隔が開くことなく
データが受信される。

【００２０】請求項８に記載の発明によれば、ペン入力
装置の入力画面に筆記入力されたことにより入力手段か
ら出力されたアナログ信号は、デジタイザコントローラ
においてデジタル変換されてデータに生成される。デー
タはデジタイザコントローラ側のｎビットのバスからｎ
ビットずつ順次に送信され、バス幅拡張回路にてホスト
システム側のｍビットのバスに対してパラレルに出力さ
れる。ホストシステムはデータをパラレルで受信するこ
とが可能となるので、ホストシステムがデータ転送（受
信）に占有される時間が短縮される。

【００２１】

【実施例】以下、本発明を具体化した一実施例を図１，
図２に基づいて説明する。図１に示すように、ペン入力
装置１には液晶画面２が備えられている。液晶画面２の
表面層には、入力手段としての２枚の透明な面抵抗シー
ト（タブレット）２ａが重ね合わせ配置されている。２
枚の面抵抗シート２ａはそれぞれＸ方向、Ｙ方向の座標
を検出するためのものであり、互いに直交する方向に電
圧が印加されるようになっている。２枚の面抵抗シート
２ａはスペーサなどにより所定の間隔を隔した状態で非
接触状態に配置されており、ペン３などの押圧部材によ
り押圧されるとその押圧点にて２枚の面抵抗シート２ａ
が接触し、その押圧点における電位を読み取ることによ
り押圧点の座標が認知されるようになっている。このと
き、一対の面抵抗シート２ａは一方に電圧が印加されて
いるときには他方には電圧が印加されず、それぞれ電圧
が印加されていない側の押圧点における電位を検出する
ことにより１つの押圧点につきＸ方向とＹ方向の座標に
相応する各電位が検出されるようになっている。

【００２２】面抵抗シート２ａはデジタイザコントラー
ラ４に接続されている。面抵抗シート２ａにて検出され
た電圧信号（アナログ信号）は、デジタイザコントロー
ラ４に入力される。ペン３により液晶画面２上に筆記入
力されると、その筆跡に応じた点座標に相応する電圧信
号が連続的にデジタイザコントローラ４に入力されるよ
うになっている。デジタイザコントローラ４はＡ／Ｄ変
換回路（図示せず）を備え、入力した電圧信号をＡ／Ｄ
変換回路によりデジタル信号に変換し、座標１点につき
５バイトのデータを生成する。生成されたデータは５バ
イトを１パケットとしてホストシステム５に転送される
ようになっている。転送されたデータはホストシステム
５において所定の処理が施され、その処理結果のデータ
に基づき液晶画面２に筆記入力に応じた文字などの筆跡
が表示されるようになっている。

【００２３】図１に示すように、デジタイザコントロー
ラ４には８ビットのバス６が接続され、このバス６とホ
ストシステム５に接続された３２ビットのバス７とはバ
ス幅拡張回路８を介して接続されている。デジタイザコ
ントローラ４とホストシステム５は、割込み信号INT 、
ライト信号Write 、リード信号Read、方向指定信号DIR
などの制御信号を送信するための複数の信号線９，１
０，１１，１２により接続されている。

【００２４】バス幅拡張回路８は、並列に接続された３
個のラッチ回路１３ａ〜１３ｃと１個の転送方向切換回
路１４を備え、各ラッチ回路１３ａ〜１３ｃの出力端子
にはハイインピーダンスのバッファ１５ａ〜１５ｃが接
続されている。デジタイザコントローラ４から延びる８
ビットのバス６は、８ビットの信号（データ）を転送可
能に４つに並列に分岐されて各ラッチ回路１３ａ〜１３
ｃ及び転送方向切換回路１４と接続されている。転送方
向切換回路１４及びバッファ１５ａ〜１５ｃの出力端子
は３２ビットのバス７に接続され、転送方向切換回路１
４及びバッファ１５ａ〜１５ｃから出力される８ビット
の信号が３２ビットのバス７に対してパラレルに出力さ
れるようになっている。

【００２５】転送方向切換回路１４は一対のハイインピ
ーダンスのバッファ１４ａ，１４ｂを備えている。転送
方向切換回路１４には、デジタイザコントローラ４から
方向信号Ｄ及びイネーブル信号ＥＮが入力される。転送
方向切換回路１４はイネーブル信号ＥＮがＬレベルのと
きに方向信号Ｄのレベルに対応した一方のバッファ１４
ａ，１４ｂが活性化され、方向信号Ｄのレベルにより指
定された一方向へのデータ転送が可能な状態となるよう
になっている。本実施例では、方向信号ＤがＨレベルの
ときにバッファ１４ａが活性化され、Ｌレベルのときに
バッファ１４ｂが活性化されるようになっている。な
お、方向信号Ｄは、ホストシステム５からデジタイザコ
ントローラ４に送信された方向指定信号DIR に基づいて
出力されるようになっている。

【００２６】ラッチ回路１３ａ〜１３ｃはそれぞれ８個
のフリップフロップ（図示せず）をバス６を構成する８
本の信号線毎に備えている。ラッチ回路１３ａ〜１３ｃ
には、デジタイザコントローラ４からクロック信号CK1
，CK2 ，CK3 がそれぞれ入力されるようになってお
り、クロック信号CK1 ，CK2 ，CK3 の立ち上がりによ
り、ラッチ回路１３ａ〜１３ｃを構成する各８個のフリ
ップフロップがセットされるようになっている。

【００２７】また、バッファ１５ａ〜１５ｃには、デジ
タイザコントローラ４からイネーブル信号EEN が入力さ
れるようになっている。バッファ１５ａ〜１５ｃはイネ
ーブル信号EEN がＬレベルのときに活性化され、バッフ
ァ１５ａ〜１５ｃを介したデータの転送が可能となるよ
うになっている。なお、デジタイザコントローラ４とホ
ストシステム５との間で遣り取りされる各制御信号は図
２に示すタイミングチャートに基づいて送信されるよう
になっている。

【００２８】次に、上記のように構成された入出力バス
拡張回路の作用を説明する。ペン入力装置１の液晶画面
２上でペンにより筆記入力されると、面抵抗シート２ａ
の押圧点におけるＸ方向とＹ方向の各電位が検出され、
デジタイザコントローラ４に入力される。デジタイザコ
ントローラ４では、電圧信号がＡ／Ｄ変換回路によりデ
ジタル変換され、１座標点につき５つの８ビットのデー
タＤ１〜Ｄ５が生成される。このデータＤ１〜Ｄ５が１
パケットの転送単位とされる。

【００２９】生成されたデータＤ１〜Ｄ５は、デジタイ
ザコントローラ４から図２中のData(8) に示すように順
次に８ビットのバス６にシリアルに出力される。この出
力過程において、デジタイザコントローラ４から各ラッ
チ回路１３ａ〜１３ｃに対して図２に示すようにクロッ
ク信号CK1, CK2，CK3 が各データＤ１〜Ｄ３の出力タイ
ミングにほぼ同期するように出力される。

【００３０】まず、データＤ１がバス６に出力される
と、それに同期して出力されるクロック信号CK1 に基づ
きラッチ回路１３ａがセットされ、ラッチ回路１３ａに
データＤ１が保持される。以下同様に続いてバス６に出
力されたデータＤ２，Ｄ３は、それぞれに同期して出力
されたクロック信号CK2, CK3に基づきセットされたラッ
チ回路１３ｂ，１３ｃに順次に保持される。このとき、
イネーブル信号EEN はＨレベルとなっており、バッファ
１５ａ〜１５ｃが不活性状態にあるのでデータＤ１〜Ｄ
３がバッファ１５ａ〜１５ｃを介して出力されることは
ない。

【００３１】データＤ１〜Ｄ３がラッチ回路１３ａ〜１
３ｃに保持されると、デジタイザコントローラ４からホ
ストシステム５に対して割込み信号INT が送信される。
その応答としてホストシステム５から送信されてきたリ
ード信号Readを、デジタイザコントローラ４が受信する
と、デジタイザコントローラ４から転送方向切換回路１
４に対してイネーブル信号ＥＮが出力されるとともに、
各バッファ１５ａ〜１５ｃに対してイネーブル信号ＥＥ
Ｎが出力される。その結果、データＤ４がバス６からバ
ス７に送信されるほぼ同じタイミングで、ラッチ回路１
３ａ〜１３ｃに保持されていたデータＤ１〜Ｄ３がバッ
ファ１５ａ〜１５ｃを介してバス７に送信される。つま
り、デジタイザコントローラ４からバス６に対してシリ
アルに出力された４つのデータＤ１〜Ｄ４は、３２ビッ
トのバス７上をパラレルで送信される。後続のデータＤ
５は引き続きイネーブル信号ＥＮがＬレベル状態にあ
り、バッファ１４ａが活性化されているので、転送方向
切換回路１４を通ってバス７上を送信される。

【００３２】よって、図２中のＤａｔａ(32)で示すよう
に、ホストシステム５は、８ビットのデータＤ１〜Ｄ４
が時間圧縮された３２ビットのデータＤＴと、パケット
中最後のデータＤ５とを受信することになる。従って、
ホストシステム５のＣＰＵ１６は２つ分のデータＤＴ，
Ｄ５を受信する時間だけ占有されることになる。従来
は、図４に示すように５つ分のデータＤ１〜Ｄ５が転送
されてくる間、ホストシステム３５のＣＰＵ３８が占有
されていたが、本実施例によれば約２／５の占有時間で
済む。

【００３３】また、後続のパケットデータは、同パケッ
トの最後のデータＤ５が転送方向切換回路１４を通過し
たタイミングでイネーブル信号ＥＮがＨレベルとされ、
バッファ１４ａが不活性状態とされるので、転送方向切
換回路１４を通過することなく、その出力にほぼ同期し
て発生したクロック信号CK1, CK2，CK3 により順次にラ
ッチ回路１３ａ〜１３ｃに保持される。以下、同様にデ
ータ転送時には、デジタイザコントローラ４からシリア
ルに出力された１パケット分のデータＤ１〜Ｄ５は、バ
ス幅拡張回路８を介することによりホストシステム５に
対しては４バイトと１バイトの２回に分けてパラレルで
転送される。そのため、ホストシステム５側のＣＰＵ１
６の占有時間は、２データ分の受信時間で済む。

【００３４】以上詳述したように本実施例によれば、デ
ジタイザコントローラ４側の狭いバス幅に支配されて１
バイトずつシリアルで出力されたデータＤ１〜Ｄ５は、
バス幅拡張回路８を介することによりホストシステム５
側のバス７においてはそのバス幅を有効に活用するパラ
レルで送信されるので、ホストシステム５が受信に要す
る時間が少なくて済む。そのため、ホストシステム５側
のＣＰＵ１６がデータ転送に占有される時間が短くな
り、ＣＰＵ１６はその分だけその他の処理を行うことが
できる。従って、ＣＰＵ１６の処理能力を有効に活用す
ることができる。

【００３５】また、本実施例では、１パケット分のデー
タが５バイトであったため２回に分けて受信する必要が
あったが、転送データが４バイトや８バイトなどバス７
にデータ転送に使用されない空領域ができないようであ
れば、従来方法に比較して約１／４の受信時間で済ませ
ることができる。

【００３６】このようにホストシステム５のＣＰＵ１６
がデータ転送に占有される時間が短縮されることによ
り、ＣＰＵ１６により多くの処理を実行させることがで
きるようになり、ペン入力装置１に一層多くの機能を付
与することが可能となる。

【００３７】なお、本発明は上記実施例に限定されるも
のではなく、発明の趣旨を逸脱しない範囲で例えば次の
ようにその構成を変更することもできる。 （１）デジタイザコントローラ４からホストシステム５
へ転送されるデータＤ１〜Ｄ５間に時間間隔が開く場合
は、デジタイザコントローラ４側の出力部に図１に鎖線
で示すデータ蓄積手段としてのバッファメモリＢＭを設
け、データＤ１〜Ｄ５が蓄積された段階で出力を開始さ
せてもよい。デジタイザコントローラ４から転送する１
パケット分のデータがホストシステム５にパラレルで１
度に転送できないバイト数であっても、バッファメモリ
ＢＭに１パケット分のデータが蓄積された後に連続的に
データ転送されるので、ホストシステム５の受信時にお
けるデータＤＴ，Ｄ５間での待ち時間を短縮することが
できる。

【００３８】（２）バス６を４つ並列に分岐して３個の
ラッチ回路を設ける構成でなく、バス６を３つ並列に分
岐してラッチ回路を２個とする構成としてもよい。この
場合、５バイトのデータは３バイトと２バイトに分けて
データ転送される。また、バス６を２つ並列に分岐して
ラッチ回路を１個にし、５バイトのデータを２バイトと
２バイトと１バイトに分けて転送してもよい。それぞれ
従来の２／５倍、３／５倍にホストシステム５がデータ
転送のために占有される時間を短縮することができる。

【００３９】（３）データＤ１〜Ｄ５に時間間隔がある
場合は、４バイトと１バイトのデータを２回のシングル
転送としてもよい。この構成によれば、ホストシステム
５はその２回のデータ転送間に並列に他の処理をするこ
とが可能となる。

【００４０】（４）ラッチ回路に替えて、遅延回路とし
てもよい。３２ビットのバス７にパラレルに出力される
ように、各遅延回路の遅延時間を順番に異なって設定す
ればよい。例えば、バッファメモリＢＭに１パケット分
のデータを蓄積しておけば、デジタイザコントローラ４
からの出力時間間隔を一定とすることができるので、同
時並列にデータを送信することが可能となる。

【００４１】（５）システムとＩ／Ｏデバイス間のバス
のビット数の組合せは適宜変更することができる。例え
ば、８ビットと１６ビット、８ビットと６４ビット、１
６ビットと３２ビット、１６ビットと６４ビット、３２
ビットと６４ビットの組合せでもよい。この場合、Ｉ／
Ｏデバイス側のバス幅がｎビット、システム側のバス幅
がｍビットのとき、（ｍ／ｎ−１）個のラッチ回路や遅
延回路を並列に備えるバス幅拡張回路を用いれば、シス
テム側のバスを有効に活用することができる。

【００４２】（６）ホストシステム５に対して１パケッ
トずつ４バイトと１バイトに分けてデータ転送する構成
としたが、常に４バイトずつデータを転送する構成とし
てもよい。ＣＰＵ１６がデータ転送に占有される時間を
一層短縮することができる。

【００４３】（７）例えばホストシステム５においてデ
ータＤ２〜Ｄ５のみが演算に使用される場合、１バイト
のデータＤ１を先に転送し、その後に演算に使用される
４バイトのデータＤ２〜Ｄ５を一緒に転送するようにす
るとよい。演算に使用されるデータＤ２〜Ｄ５をそのま
ま演算回路に送信するだけでよくなり、ビットの違いに
よるデータの整理が不要となる。

【００４４】（８）本発明をペン入力装置以外の装置に
適用してもよい。

【００４５】

【発明の効果】以上詳述したように請求項１、請求項
２、請求項５及び請求項６に記載の発明によれば、第１
のシステムから縦列に送信されてきたｎビットのデータ
は、第２のシステムにパラレルで受信されるので、第２
のシステムがデータ転送のために占有される時間が短く
なり、その処理能力を有効に活用することができるとい
う優れた効果を奏する。

【００４６】請求項３に記載の発明によれば、第２のバ
ス幅を全て活用してデータ転送されるので、第２のシス
テムにおける転送データの受信時間を最も効率よく短縮
することができる。

【００４７】請求項４に記載の発明によれば、直通バス
はデータを双方向に転送可能であるので、第２のシステ
ムから第１のシステムに対してもデータを転送すること
ができる。

【００４８】請求項７に記載の発明によれば、第１のシ
ステムから転送する１パケット分のデータが第２のバス
にパラレルで１度に転送できないバイト数であっても、
データ蓄積手段に１パケット分のデータが蓄積した後に
連続的にデータ転送されるので、データ間隔が開くこと
による待ち時間を短縮することができる。

【００４９】請求項８に記載の発明によれば、ホストシ
ステムがデータ転送に占有される時間が短縮されること
により、ホストシステムに一層多くの処理を実行させる
ことができ、ペン入力装置に多くの機能を付与すること
ができる。

【図面の簡単な説明】

【図１】一実施例のバス幅拡張回路の電気回路図。

【図２】データ転送における制御信号のタイムチャー
ト。

【図３】ペン入力装置の電気的構成を示すブロック図。

【図４】従来のデータ転送における制御信号のタイムチ
ャート。

【符号の説明】

１…ペン入力装置、２…入力画面、２ａ…入力手段とし
ての面抵抗シート、４…第１のシステムとしてのデジタ
イザコントローラ、５…第２のシステムとしてのホスト
システム、６…第１のバスとしてのバス、６ａ…直通バ
スとしてのバス、７…第２のバスとしてのバス、８…バ
ス幅拡張回路、１３ａ〜１３ｃ…データ蓄積回路として
のラッチ回路、Ｄ１〜Ｄ５…データ、ＢＭ…データ蓄積
手段としてのバッファメモリ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１のシステム（４）に接続された第１
   のバス（６）と、第２のシステム（５）に接続された前
   記第１のバス（６）のビット数ｎに対して２倍以上のビ
   ット数ｍを有する第２のバス（７）とを接続する回路で
   あって、 前記第１のバス（６）を並列に分岐し、分岐されたそれ
   ぞれを一つを除いてデータ蓄積回路（１３ａ〜１３ｃ）
   を介して第２のバス（７）に接続可能とされたバス幅拡
   張回路。
2. 【請求項２】 第１のシステム（４）に接続された第１
   のバス（６）と、第２のシステム（５）に接続された前
   記第１のバス（６）のビット数ｎに対して２倍以上のビ
   ット数ｍを有する第２のバス（７）とを接続する回路で
   あって、 前記第１のシステム（４）から送信されるｎビットのデ
   ータ（Ｄ４，Ｄ５）を第２のバス（７）のｎビット分に
   転送可能な直通バス（６ａ）と、前記第１のシステム
   （４）から送信されるｎビットのデータ（Ｄ１〜Ｄ３）
   を一時保持可能なラッチ回路（１３ａ〜１３ｃ）を前記
   直通バス（６）に対して並列に少なくとも一つ以上備
   え、該ラッチ回路（１３ａ〜１３ｃ）を第２のバスにｎ
   ビット分ずつ接続されたバス幅拡張回路。
3. 【請求項３】 前記第１のバス（６）のビット数ｎに対
   して前記第２のバス（７）のビット数ｍであって、前記
   ラッチ回路（１３ａ〜１３ｃ）は（ｍ／ｎ−１）個設け
   られた請求項２に記載のバス幅拡張回路。
4. 【請求項４】 前記直通バス（６ａ）はデータを双方向
   に転送可能である請求項２又は請求項３に記載のバス幅
   拡張回路。
5. 【請求項５】 前記ラッチ回路（１３ａ〜１３ｃ）に替
   え、前記直通バス（６ａ）を介したデータと共に同時並
   列に前記第２のバス（７）に対して出力されるように前
   記第１のバス（６）からのデータを遅延可能な遅延回路
   とした請求項２又は請求項３に記載のバス幅拡張回路。
6. 【請求項６】 請求項１〜請求項３のいずれかの前記バ
   ス幅拡張回路（８）を介して接続された前記第１のシス
   テム（４）と前記第２のシステム（５）とを備えたデー
   タ転送システム。
7. 【請求項７】 前記第１のシステム（４）にデータを１
   パケット以上蓄積可能なデータ蓄積手段（ＢＭ）を設け
   た請求項６に記載のデータ転送システム。
8. 【請求項８】 入力画面（２）上に設けられた入力手段
   （２ａ）からのアナログ信号をデジタル変換するデジタ
   イザコントローラ（４）側のｎビットのバス（６）と、
   ｎビットより大きなホストシステム（５）側のｍビット
   のバス（７）とが、前記請求項１〜請求項５のいずれか
   に記載の前記バス幅拡張回路（８）を介して接続された
   ペン入力装置。