JPH03109663A - 受信データ処理装置 - Google Patents
受信データ処理装置Info
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- JPH03109663A JPH03109663A JP24531289A JP24531289A JPH03109663A JP H03109663 A JPH03109663 A JP H03109663A JP 24531289 A JP24531289 A JP 24531289A JP 24531289 A JP24531289 A JP 24531289A JP H03109663 A JPH03109663 A JP H03109663A
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Links
- 238000000034 method Methods 0.000 abstract description 21
- 230000005540 biological transmission Effects 0.000 abstract description 9
- 239000000872 buffer Substances 0.000 description 46
- 238000001514 detection method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000001810 electrochemical catalytic reforming Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、データを所定単位毎に受信する毎に割り込
み処理によって受信データを取り込む受信データ処理装
置に関する。
み処理によって受信データを取り込む受信データ処理装
置に関する。
［従来の技術］
従来、受信データ処理装置としてはＤＭＡ （ダイレク
トメモリアクセス）方式１割り込み方式が知られている
。ここで、ＤＭＡ方式は周知の如く、ＤＭＡ制御装置が
受信データを直接ＲＡＭに取り込む方式、また割り込み
方式は所定単位分のデータ、例えば１バイト分のデータ
を受信する毎にＣＰＵに割り込みをかけて受信データを
ＣＰＵが取り込む方式である。
トメモリアクセス）方式１割り込み方式が知られている
。ここで、ＤＭＡ方式は周知の如く、ＤＭＡ制御装置が
受信データを直接ＲＡＭに取り込む方式、また割り込み
方式は所定単位分のデータ、例えば１バイト分のデータ
を受信する毎にＣＰＵに割り込みをかけて受信データを
ＣＰＵが取り込む方式である。
［発明が解決しようとする課題１
ところで、ＤＭＡ方式は高速処理が可能であるが、ＤＭ
Ａ制御装置が受信データをＲＡＭに書き込んでいる間、
ＣＰＵはＲＡＭをアクセスすることができないという欠
点があった。
Ａ制御装置が受信データをＲＡＭに書き込んでいる間、
ＣＰＵはＲＡＭをアクセスすることができないという欠
点があった。
また１割り込み方式は１バイト受信する毎にＣＰＵに割
り込みがかかる為、受信バッファ内に保持されている１
バイト分のデータを取り込む際、送信速度が速いとそれ
に追随することができず、受信エラーを起すという欠点
があった。
り込みがかかる為、受信バッファ内に保持されている１
バイト分のデータを取り込む際、送信速度が速いとそれ
に追随することができず、受信エラーを起すという欠点
があった。
この原因は、受信バッファ内のデータを取り込む前に次
のデータが伝送され、前のデータが消去されてしまうこ
とに起因している。
のデータが伝送され、前のデータが消去されてしまうこ
とに起因している。
してみれば、データの送信速度が速く前のデータを割り
込み処理によって取り込む前に次のデータが送信されて
来ても前のデータを保持できるようにすれば、高速送信
にも対処でき、受信データを高速に処理できるようにな
ることは明らかである。
込み処理によって取り込む前に次のデータが送信されて
来ても前のデータを保持できるようにすれば、高速送信
にも対処でき、受信データを高速に処理できるようにな
ることは明らかである。
この発明の課題は、データの送信速度が速く前のデータ
を割り込み処理によって取り込む前に次のデータが送信
されて来ても前のデータを保持できるようにすることで
ある。
を割り込み処理によって取り込む前に次のデータが送信
されて来ても前のデータを保持できるようにすることで
ある。
［課題を解決するための手段］
この発明の手段は次の通りである。
受信手段１（第１図の機能ブロック図を参照、以下同じ
）は、データを所定単位（例えば１バイト）毎に受信す
る。
）は、データを所定単位（例えば１バイト）毎に受信す
る。
保持手段２は受信手段１で受信した所定単位分のデータ
が順次転送保持される受信バッファ等で、例えば３段の
保持手段２が直列接続されている。
が順次転送保持される受信バッファ等で、例えば３段の
保持手段２が直列接続されている。
転送手段３は後段の保持手段２にデータが保持されてい
ないことを条件に前段の保持手段２に保持されているデ
ータを後段の保持手段２に転送する。
ないことを条件に前段の保持手段２に保持されているデ
ータを後段の保持手段２に転送する。
処理手段４は最終段の保持手段２にデータが転送された
際、割り込み処理によって当該保持手段２内のデータを
取り込む為の処理を行うＣＰＵ等である。
際、割り込み処理によって当該保持手段２内のデータを
取り込む為の処理を行うＣＰＵ等である。
［作 用］
この発明の手段の作用は次の通りである。
いま、受信手段１が送信データを所定単位分受信すると
、この受信データは保持手段２に転送される。ここで、
保持手段２が例えば３段直列接続されているものとする
と、先ず、受信データは１段目の保持手段２に転送され
る。
、この受信データは保持手段２に転送される。ここで、
保持手段２が例えば３段直列接続されているものとする
と、先ず、受信データは１段目の保持手段２に転送され
る。
すると、転送手段３は２段目の保持手段２にデータが保
持されていないことを条件に、１段目の保持手段２に保
持されているデータを２段目の保持手段２に転送する。
持されていないことを条件に、１段目の保持手段２に保
持されているデータを２段目の保持手段２に転送する。
即ち、転送手段３は２段目の保持手段２にデータが有れ
ば、それが３段目の保持手段２に転送されるまで待つが
、２段目の保持手段２が空になると、１段目の内容を２
段目に転送する。そして、２段目の内容が３段目の保持
手段２に転送されると、つまり、最終段の保持手段２に
データが転送されると、処理手段４は割り込み処理によ
って当該保持手段２内のデータを取り込む処理を行う。
ば、それが３段目の保持手段２に転送されるまで待つが
、２段目の保持手段２が空になると、１段目の内容を２
段目に転送する。そして、２段目の内容が３段目の保持
手段２に転送されると、つまり、最終段の保持手段２に
データが転送されると、処理手段４は割り込み処理によ
って当該保持手段２内のデータを取り込む処理を行う。
このような動作は受信手段ｌが所定単位分のデータを受
信する毎に繰り返される。
信する毎に繰り返される。
したがって、データの送信速度が速く前のデータを割り
込み処理によって取り込む前に次のデータが送信されて
来ても前のデータを保持することができる。
込み処理によって取り込む前に次のデータが送信されて
来ても前のデータを保持することができる。
［実施例］
以下、第２図および第３図を参照して一実施例を説明す
る。
る。
第２図は電子式キャッシュレジスタ（Ｅ ＣＲ）の全体
構成を示したブロック図である。なお、このＥＣＲはＰ
ＯＳシステムを構成し１例えば各ターミナルから伝送さ
れて来る売上データを受信して収集処理を行うマスタＥ
ＣＲである。
構成を示したブロック図である。なお、このＥＣＲはＰ
ＯＳシステムを構成し１例えば各ターミナルから伝送さ
れて来る売上データを受信して収集処理を行うマスタＥ
ＣＲである。
ＣＰＵＩＩは演算部ＡＬ、制御部ＣＴを有し、予め格納
されているマイクロプログラムにしたがってこのＥＣＲ
の各種の動作を制御するもので、受信部１２からインタ
ーラット信号ＩＮＴを受は取る毎に割り込み処理（受信
処理）を開始すると共にチップセレクト信号Ｃ５を受信
部１２に与える。この場合、ＣＰＵＩＩは受信部１２か
ら読み取った受信データをＲＡＭ１３に転送する。
されているマイクロプログラムにしたがってこのＥＣＲ
の各種の動作を制御するもので、受信部１２からインタ
ーラット信号ＩＮＴを受は取る毎に割り込み処理（受信
処理）を開始すると共にチップセレクト信号Ｃ５を受信
部１２に与える。この場合、ＣＰＵＩＩは受信部１２か
ら読み取った受信データをＲＡＭ１３に転送する。
なお、ＣＰＵＩＩはキー人力部１４から入力された売上
データをＲＡＭ１３内の売上合計器に累計したり、表示
部１５から表示出力させ、更には印字部１６から印字出
力させる。また、ＣＰＵ１１は送信部１７を介して他の
ＥＣＲへデータ送信を行う。
データをＲＡＭ１３内の売上合計器に累計したり、表示
部１５から表示出力させ、更には印字部１６から印字出
力させる。また、ＣＰＵ１１は送信部１７を介して他の
ＥＣＲへデータ送信を行う。
第３図は受信部１２の構成を示ルたブロック図である。
この受信部１２には３段接続された３つの受信バッファ
、即ち、１段目の受信バッファ（Ａバッファ）１２−１
．２段目の受信バッファ（Ｂバッファ）１２−２．３段
目の受信バッファ（Ｃバッファ）１２−３を有し、各バ
ッファ１２−１．１２−２．１２−３は１バイト構成と
なっている。
、即ち、１段目の受信バッファ（Ａバッファ）１２−１
．２段目の受信バッファ（Ｂバッファ）１２−２．３段
目の受信バッファ（Ｃバッファ）１２−３を有し、各バ
ッファ１２−１．１２−２．１２−３は１バイト構成と
なっている。
Ｓ／Ｐ変換回路１２−４は受信クロックに同期してシリ
アル伝送されて来る受信データを取り込んでパラレルデ
ータに変換出力するもので、これによって変換されたデ
ータはＡバッファ１２−１にラッチされる。８ビツト検
出回路１２−５は受信クロックを計数することによって
８ビット分のデータ受信を検出するもので、この検出信
号はＡ転送制御回路１２−６に与えられる。
アル伝送されて来る受信データを取り込んでパラレルデ
ータに変換出力するもので、これによって変換されたデ
ータはＡバッファ１２−１にラッチされる。８ビツト検
出回路１２−５は受信クロックを計数することによって
８ビット分のデータ受信を検出するもので、この検出信
号はＡ転送制御回路１２−６に与えられる。
Ａ転送制御回路１２−６は８ビツト検出回路１２−５か
らの検出信号に応答してラッチ指令ＡをＡバッファ１２
−１に与え、Ｓ／Ｐ変挽回路１２−４からの出力データ
をＡバッファ１２−１にラッチさせる。なお、Ａ転送制
御回路１２−６はラッチ指令Ａを出力した後、転送信号
をＢ転送制御回路１２−７に与える。
らの検出信号に応答してラッチ指令ＡをＡバッファ１２
−１に与え、Ｓ／Ｐ変挽回路１２−４からの出力データ
をＡバッファ１２−１にラッチさせる。なお、Ａ転送制
御回路１２−６はラッチ指令Ａを出力した後、転送信号
をＢ転送制御回路１２−７に与える。
Ｂ転送制御回路１２−７はＡ転送制御回路１２−６から
の転送信号に応答してラッチ指令ＢをＢバッファ１２−
２に与え、Ａバー２ファ１２−１内のデータをＢバッフ
ァ１２−２にラッチさせるが、この場合、Ｂ転送制御回
路１２−７はラッチ指令Ｂを出力した後、転送信号をＣ
転送制御回路１２−８に与える。
の転送信号に応答してラッチ指令ＢをＢバッファ１２−
２に与え、Ａバー２ファ１２−１内のデータをＢバッフ
ァ１２−２にラッチさせるが、この場合、Ｂ転送制御回
路１２−７はラッチ指令Ｂを出力した後、転送信号をＣ
転送制御回路１２−８に与える。
Ｃ転送制御回路１２−８はＢ転送制御回路１２−７から
の転送信号に応答してラッチ指令ＣをＣバッファ１２−
３に与工、Ｂｚ＜ツコア１２−２内のデータをＣバッフ
ァ１２−３にラッチさせる。
の転送信号に応答してラッチ指令ＣをＣバッファ１２−
３に与工、Ｂｚ＜ツコア１２−２内のデータをＣバッフ
ァ１２−３にラッチさせる。
また、ラッチ指令ＣはＢ転送制御回路１２−７に与えら
れると共にＣＰＵＩＩにインターラブド信号ＩＮＴとし
て与えられる。この場合、ＣＰＵ１１からインターラブ
ド信号ＩＮＴに応答して出力されるチップセレクト信号
Ｃ５は、Ｃバッファ１２−３の出力側に設けられている
スリーステートバッファ１２−９に制御信号として与え
られると共に、Ｂ転送制御回路１２−７およびＣ転送制
御回路１２−８に転送信号として与えられる。
れると共にＣＰＵＩＩにインターラブド信号ＩＮＴとし
て与えられる。この場合、ＣＰＵ１１からインターラブ
ド信号ＩＮＴに応答して出力されるチップセレクト信号
Ｃ５は、Ｃバッファ１２−３の出力側に設けられている
スリーステートバッファ１２−９に制御信号として与え
られると共に、Ｂ転送制御回路１２−７およびＣ転送制
御回路１２−８に転送信号として与えられる。
次に、受信部１２の動作を説明する。
先ず、受信クロックに同期してシリアルに伝送されて来
る受信データを８ビット分受信すると、８ビツト検出回
路１２−５はこれを検出し、Ａ転送制御回路１２−６に
検出信号を与える。
る受信データを８ビット分受信すると、８ビツト検出回
路１２−５はこれを検出し、Ａ転送制御回路１２−６に
検出信号を与える。
すると、Ａ転送制御回路１２−６は８ビツト検出回路１
２−５からの検出信号に同期してラッチ指令Ａを出力し
、Ａバッファ１２−１に与える為、Ｓ／Ｐ変換回路１２
−４から出力される８ビツトパラレルデータはＡバッフ
ァ１２−１にラッチされる。
２−５からの検出信号に同期してラッチ指令Ａを出力し
、Ａバッファ１２−１に与える為、Ｓ／Ｐ変換回路１２
−４から出力される８ビツトパラレルデータはＡバッフ
ァ１２−１にラッチされる。
次に、Ｂ転送制御回路１２−７はＡ転送制御回路１２−
６から出力される転送信号に応答してラッチ指令Ｂを出
力するが、この場合、Ｂバッファ１２−２内にデータが
保持されていないことが条件となる。この条件を満たし
ているか否かはＣＰＵＩＩからのチップセレクト信号Ｃ
５およびＣ転送制御回路１２−８からのラッチ指令Ｃに
基づいて検出するが、受信開始時にはＡバッファ１２−
１に先頭１バイト分のデータが保持された段階でＪり
リ、 ｆ３ ／＜ソファ１２−２．Ｃバツフア１２−３
にはデータが保持されていない状！（空状態）にある為
、Ｂ転送制御回路１２−７はＡ転送制御回路１２−６か
らの転送信号に応答してラッチ指令Ｂを出力する。この
結果、Ａバッファ１２−１内のデータがＢバッファ１２
−２にラッチされる。その後、Ｃ転送制御回路１２−８
はＢ転送制御回路１２−７からの転送信号に応答してラ
ッチ指令Ｃを出力する為、Ｂバッファ１２−２内のデー
タがＣバッファ１２−３にラッチされる。
６から出力される転送信号に応答してラッチ指令Ｂを出
力するが、この場合、Ｂバッファ１２−２内にデータが
保持されていないことが条件となる。この条件を満たし
ているか否かはＣＰＵＩＩからのチップセレクト信号Ｃ
５およびＣ転送制御回路１２−８からのラッチ指令Ｃに
基づいて検出するが、受信開始時にはＡバッファ１２−
１に先頭１バイト分のデータが保持された段階でＪり
リ、 ｆ３ ／＜ソファ１２−２．Ｃバツフア１２−３
にはデータが保持されていない状！（空状態）にある為
、Ｂ転送制御回路１２−７はＡ転送制御回路１２−６か
らの転送信号に応答してラッチ指令Ｂを出力する。この
結果、Ａバッファ１２−１内のデータがＢバッファ１２
−２にラッチされる。その後、Ｃ転送制御回路１２−８
はＢ転送制御回路１２−７からの転送信号に応答してラ
ッチ指令Ｃを出力する為、Ｂバッファ１２−２内のデー
タがＣバッファ１２−３にラッチされる。
この為、受信開始時には先頭１バイト目のデータがＡバ
ッファ１２−１、Ｂバッファ１２−２を順次介してＣバ
ッファ１２−３に転送されるが、その間、２バイト目、
３バイト目のデータを順次受信したものとすると、２バ
イト目のデータはＢバッファ１２−２に、３バイト目の
データはＡバッファ１２−１に保持される。
ッファ１２−１、Ｂバッファ１２−２を順次介してＣバ
ッファ１２−３に転送されるが、その間、２バイト目、
３バイト目のデータを順次受信したものとすると、２バ
イト目のデータはＢバッファ１２−２に、３バイト目の
データはＡバッファ１２−１に保持される。
しかして、先頭１バイト目のデータがＣバッファ１２−
３に転送されると同時にＣＰＵＩＩにインターラブド信
号ＩＮＴが与えられる。
３に転送されると同時にＣＰＵＩＩにインターラブド信
号ＩＮＴが与えられる。
すると、ＣＰＵＩＩに割り込みがかかり、ＣＰＵ１ｌは
受信処理を開始する。即ち、受信部１２からのインター
ラブド信号ＩＮＴに応答してＣＰＵ１ｌはチップセレク
ト信号Ｃ８を出力し、受信部１２に与える。
受信処理を開始する。即ち、受信部１２からのインター
ラブド信号ＩＮＴに応答してＣＰＵ１ｌはチップセレク
ト信号Ｃ８を出力し、受信部１２に与える。
これによって、スリーステートバッファ１２−９が開放
され、Ｃバッファ１２−３内のデータがＣＰＵＩＩに取
り込まれる為、Ｃバッファ１２＝３は空き状態となる。
され、Ｃバッファ１２−３内のデータがＣＰＵＩＩに取
り込まれる為、Ｃバッファ１２＝３は空き状態となる。
その後、Ｃ転送制御回路１２−８はＣＰＵＩＩからのチ
ップセレクト信号Ｃ５に応答してラッチ指令Ｃを出力す
る為、Ｂバッファ１２−２内のデータがＣ／＜ッコア１
２−３に転送される。
ップセレクト信号Ｃ５に応答してラッチ指令Ｃを出力す
る為、Ｂバッファ１２−２内のデータがＣ／＜ッコア１
２−３に転送される。
次に、Ｂ転送制御回路１２−７はＣＰＵＩＩからチップ
セレクト信号Ｃ３が入力されている状態において、Ｃ転
送制御回路１２−８からラッチ指令Ｃが出力されるのを
待って、つまり、Ｂバッファ１２−２内のデータがＣバ
ッファ１２−３に転送されＢバッファ１２−２が空き状
態となるのを待ってラッチ指令Ｂを出力する。すると、
Ａバッファ１２−１内のデータがＢバッファ１２−２に
転送される。
セレクト信号Ｃ３が入力されている状態において、Ｃ転
送制御回路１２−８からラッチ指令Ｃが出力されるのを
待って、つまり、Ｂバッファ１２−２内のデータがＣバ
ッファ１２−３に転送されＢバッファ１２−２が空き状
態となるのを待ってラッチ指令Ｂを出力する。すると、
Ａバッファ１２−１内のデータがＢバッファ１２−２に
転送される。
以下、上述の動作が順次繰り返される。
なお、上記実施例は受信バッファを３段接続としたが、
４段、５段または、それ以下、以上の段数の接続として
も良い。
４段、５段または、それ以下、以上の段数の接続として
も良い。
［発明の効果］
この発明は、データの送信速度が速く前のデータを割り
込み処理によって取り込む前に次のデータが送信されて
来ても前のデータを保持することができるので、ＤＭＡ
方式によらなくても高速処理が可能となる。
込み処理によって取り込む前に次のデータが送信されて
来ても前のデータを保持することができるので、ＤＭＡ
方式によらなくても高速処理が可能となる。
第１図はこの発明の機能ブロック図、第２図、第３図は
実施例を示し、第２図はＥＣＲの基本的な構成を示した
ブロック図、第３図は第２図で示した受信部１２の構成
を示したブロック図である。 １１・・・・・・ＣＰＵ、１２・・・・・・受信部、１
２−１・・・・・・Ａ ／＜ラフ？、１２−２・・・・
・・Ｂ／＜ッコア、１２−３、・・・・・Ｃバッファ、
１２−４・・・・・・Ｓ／Ｐ変換回路、１２−５・・・
・・・８ビツト検出回路、１２−６・・・・・・Ａ転送
制御回路、１２−７・・・・・・Ｂ転送制御回路、１２
−８・・・・・・Ｃ転送制御回路。 第 ■ 図
実施例を示し、第２図はＥＣＲの基本的な構成を示した
ブロック図、第３図は第２図で示した受信部１２の構成
を示したブロック図である。 １１・・・・・・ＣＰＵ、１２・・・・・・受信部、１
２−１・・・・・・Ａ ／＜ラフ？、１２−２・・・・
・・Ｂ／＜ッコア、１２−３、・・・・・Ｃバッファ、
１２−４・・・・・・Ｓ／Ｐ変換回路、１２−５・・・
・・・８ビツト検出回路、１２−６・・・・・・Ａ転送
制御回路、１２−７・・・・・・Ｂ転送制御回路、１２
−８・・・・・・Ｃ転送制御回路。 第 ■ 図
Claims (1)
- 【特許請求の範囲】 データを所定単位毎に受信する受信手段と、この受信手
段で受信した所定単位分のデータが順次転送保持される
複数段の保持手段と、 後段の保持手段にデータが保持されていないことを条件
に、前段の保持手段に保持されているデータを後段の保
持手段に転送する転送手段と、最終段の保持手段にデー
タが転送された際、割り込み処理によって当該保持手段
内のデータを取り込む処理手段と、 を具備したことを特徴とする受信データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24531289A JPH03109663A (ja) | 1989-09-22 | 1989-09-22 | 受信データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24531289A JPH03109663A (ja) | 1989-09-22 | 1989-09-22 | 受信データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03109663A true JPH03109663A (ja) | 1991-05-09 |
Family
ID=17131802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24531289A Pending JPH03109663A (ja) | 1989-09-22 | 1989-09-22 | 受信データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03109663A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373699A (ja) * | 2001-06-15 | 2002-12-26 | Kojima Press Co Ltd | 燃料電池用気液分離器 |
| US6898490B2 (en) | 2001-10-09 | 2005-05-24 | Honda Giken Kogyo Kabushiki Kaisha | Vehicle controller for controlling rewriting data in a nonvolatile memory |
| JP2010026741A (ja) * | 2008-07-18 | 2010-02-04 | Mimaki Engineering Co Ltd | データ転送方法及びデータ転送装置 |
-
1989
- 1989-09-22 JP JP24531289A patent/JPH03109663A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373699A (ja) * | 2001-06-15 | 2002-12-26 | Kojima Press Co Ltd | 燃料電池用気液分離器 |
| US6898490B2 (en) | 2001-10-09 | 2005-05-24 | Honda Giken Kogyo Kabushiki Kaisha | Vehicle controller for controlling rewriting data in a nonvolatile memory |
| JP2010026741A (ja) * | 2008-07-18 | 2010-02-04 | Mimaki Engineering Co Ltd | データ転送方法及びデータ転送装置 |
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