JP2625396B2 - 受信データ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は受信データ処理装置に関
し、特にファーストアウト・ファーストイン方式のメモ
リをバッファとして備え、高速通信用に利用される受信
データ処理装置に関する。

【０００２】

【従来の技術】従来の高速通信に適用されている受信デ
ータ処理装置の一例のブロック図が図３に示される。図
３に示されるように、本従来例は、ＲＸＤ端子４０およ
びバス３０７に対応して、受信回路３１と、受信バッフ
ァ（Ａ）３２と、受信バッファ（Ｂ）３３と、受信バッ
ファ（Ｃ）３４と、書込み制御回路（Ａ）（以下、ＷＲ
Ｃ回路（Ａ）と略称する）３５と、ＷＲＣ回路（Ｂ）３
６と、ＷＲＣ回路（Ｃ）３７と、割り込み制御回路３８
と、ＣＰＵ３９とを備えて構成される。

【０００３】図３において、本受信データ処理装置に対
しては、ＲＸＤ端子４０より送信信号３０１が入力され
る。当該送信信号３０１は、受信回路３１に入力され
て、受信回路３１において第１の受信データが構成さ
れ、当該第１の受信データ構成後において、受信回路３
１よりは受信完了信号３０２が出力されて、第１の受信
データの受信終了がＷＡＣ回路（Ａ）３５に伝達され
る。ＷＡＣ回路（Ａ）３５においては、受信完了信号３
０２の入力を受けて、書込み（以下、ＷＲと略称する）
信号（Ａ）３０３が生成されて出力され、受信バッファ
（Ａ）３２に入力される。受信バッファ（Ａ）３２にお
いては、ＷＲ信号（Ａ）３０３により制御されて、受信
回路３１から入力される前記第１の受信データが格納さ
れる。この時点においては、受信バッファ（Ｂ）３３に
は書込まれている受信データがないので、ＷＲＣ回路
（Ｂ）３６から出力されるＷＲ信号（Ｂ）３０４により
制御されて、受信バッファ（Ａ）３２から出力される第
１の受信データは、受信バッファ（Ｂ）３３に入力され
て格納される。同様に、受信バッファ（Ｃ）３４におい
ても、書込まれている受信データがないので、ＷＲＣ回
路（Ｃ）３７から出力されるＷＲ信号（Ｃ）３０５によ
り制御されて、受信バッファ（Ｂ）３３から出力される
前記第１の受信データは、受信バッファ（Ｃ）３４に入
力されて格納される。以上の動作を通じて、受信回路３
１から、受信バッファ（Ｃ）３４に対して第１の受信デ
ータが転送される。即ち、本従来例においては、受信バ
ッファ（Ａ）３２、受信バッファ（Ｂ）３３および受信
バッファ（Ｃ）３４は、ファーストイン・ファーストア
ウト（ＦＩＦＯ）方式の受信バッファとして動作してい
る。

【０００４】上述のように、第１の受信データが受信バ
ッファ（Ｃ）３４に転送されると同時に、ＷＲ信号
（Ｃ）３０５は、割り込み要求信号（Ｃ）３０６とし
て、割り込み制御回路３８に入力される。割り込み制御
回路３８においては、別の要因の割り込み要求（図示せ
ず）との優先順位が選定されて、割り込み要求信号
（Ｃ）３０６の優先順位が高い場合には当該割り込み要
求が受け付けられ、ＣＰＵ３９に対して当該割込み要求
が伝達される。ＣＰＵ２０６においては、割り込み制御
回路３８から入力される割込み要求を受けて、バス３０
７を介して受信バッファ（Ｃ）３４より出力される第１
の受信データが読み出され、当該第１の受信データに対
応するデータ処理が実行される。

【０００５】また、割り込み要求信号（Ｃ）３０６が割
り込み制御回路３８に入力される時点において、ＣＰＵ
３９により別の優先度の高い割り込み処理が行われてい
た場合には、ＣＰＵ３９による当該第１の受信データの
読出しが行われず、当該データ処理の終了するまで読出
しが待機される。この場合に、受信回路３１において第
２の受信データを受信されると、受信バッファ（Ｂ）３
３に対してまでは、当該第２の受信データの転送が行わ
れる。しかしながら、第１の受信データは、受信バッフ
ァ（Ｃ）３４に残ったままの状態となっている。そし
て、第１の受信データがＣＰＵ３９により読み出されな
いままの状態において、更に第３の受信データが受信さ
れて受信バッファ（Ａ）３２に入力されて格納される。
この状態において、なお且つ、ＣＰＵ３９による受信デ
ータに対する割り込み処理が行われない場合には、既
に、受信バッファ（Ａ）３２、受信バッファ（Ｂ）３３
および受信バッファ（Ｃ）３４には、それぞれ第１、第
２および第３の受信データが格納されているために、Ｒ
ＸＤ端子４０を介して第４の受信データが受信回路３１
に入力されても、当該第４の受信データを受信バッファ
に格納することは不可能な状態となり、この第４の受信
データがが失われてしまうという事態が生じる。

【０００６】また、他の従来例の一つである通信制御装
置が、特開昭６３−５９１４０号公報に提案されてい
る。図４は、当該特開昭６３−５９１４０号公報に記載
されている通信制御装置の構成を示すブロック図であ
る。図４に示されるように、本従来例の通信制御装置４
１は、ＣＰＵ５０、外部バス４０、バス４０２および４
０３に対応して、ＤＭＡ制御回路４２と、バスインター
フェース回路４３と、データバスバッファ４４と、受信
バッファ数レジスタ４５と、最小受信バッファ数レジス
タ４６と、比較回路４７と、受信制御回路４８と、レシ
ーバ４９とを備えて構成される。

【０００７】図４において、通信制御装置４１を初期化
する際には、ＣＰＵ５０により、受信バッファ数レジス
タ４５には使用可能な全受信バッファのレジスタ数が設
定され、また最小受信バッファ数レジスタ４６には、最
小受信バッファ数が設定される。受信制御回路４８に
は、外部伝送路４０１を流れる受信データが、レシーバ
４９、データバスバッファ４４およびバス４０３を介し
て受信される。この受信制御回路４８においては、ＤＭ
Ａ制御回路４２、データバスバッファ４４およびバスイ
ンターフェース回路４３を使用して、受信されたデータ
が内蔵されるデータ受信バッファに格納される。そし
て、その際には、受信バッファ数レジスタ４５の値が１
だけ減少される。比較回路４７においては、受信バッフ
ァ数レジスタ４５の値と最小受信バッファ数レジスタ４
６の値４との内容が比較されて、当該比較結果がバスイ
ンターフェース回路４３に伝達される。また、受信制御
回路４８からは、バスインターフェース回路４３に対し
て、ＣＰＵ５０に対する受信割り込み要求信号が出力さ
れる。バスインターフェース回路４３においては、比較
回路４７より入力される比較結果に基づいて、受信バッ
ファ数レジスタ４５の値の内容が、最小受信バッファ数
レジスタ４６の値の内容以下であると判定される場合に
は、高優先順位の割り込み要求を使用してＣＰＵ５０に
対してデータの受信が伝達され、また受信バッファ数レ
ジスタ４５の値の内容が、最小受信バッファ数レジスタ
４６の値の内容を越えている場合には、通常の割り込み
要求を使用してＣＰＵ５０に対しデータの受信が通知さ
れる。そして、ＣＰＵ５０により受信データの読出しが
行われる状態になると、受信制御回路４８によって受信
バッファ数レジスタ４５の値の内容が１だけ増加され
る。このようにして、本従来例においては、使用可能な
受信バッファが、ＣＰＵ５０に予め指定されている一定
数よりも少なくなった場合に、高い優先度の割込み要求
を使用してデータ受信バッファの不足をＣＰＵ５０に伝
達して、受信バッファの不足による受信不能状態を回避
できるものとしている。

【０００８】

【発明が解決しようとする課題】上述した従来のＦＩＦ
Ｏ方式の受信バッファを有する受信データ処理装置にお
いては、ＣＰＵが優先順位の高い別の割り込み処理を実
行中には、受信データの割り込み要求を受付けることが
不可能であり、当該受信データが失われてしまうという
欠点がある。

【０００９】また、前述の特開昭６３−５９１４０公報
の通信制御装置の場合には、最小受信バッファ数レジス
タの値よりも受信バッファ数が上回る場合には、高い優
先順位の割り込みが発生して受信割り込み要求が受け付
けられ、受信データの失われることはないものの、ＦＩ
ＦＯ方式の受信バッファを有する受信データ処理装置に
適用する場合には、受信バッファ数レジスタ、最小バッ
ファレジスタ、またそれらの値の増減のための加減算回
路および比較回路等の回路構成が複雑化し、経済的負担
が増大するとともに、加減算および比較処理のために要
する時間が多大となり、回路処理動作が劣化するという
欠点がある。

【００１０】本発明の目的は、受信バッファ数が少なく
なった状態において、比較的に簡易な回路構成によっ
て、受信データに対応する優先順位の高い割込み処理を
発生することにより、当該受信データの喪失を排除する
ことのできるＦＩＦＯ方式の受信バッファを有する受信
データ処理装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明の受信データ処理
装置は、複数の受信バッファを有し、データ受信時に割
り込みを使用して、受信データを処理する受信データ処
理装置において、入力される送信信号より受信データを
形成して出力するとともに、当該受信データに対応する
受信完了信号を出力する受信回路と、前記受信完了信号
を入力して第１の書込み信号を出力するとともに、当該
第１の書込み信号を第１の割込み要求信号として出力す
る第１の書込み制御回路と、前記第１の書込み信号によ
り制御されて、前記受信回路より出力される受信データ
を格納する第１の受信バッファと、所定の第（ｎ＋１）
〔ｎ＝１、２、３、………、Ｎ−２〕の書込み信号によ
り制御されて、第ｎの受信バッファに格納されている受
信データを入力して格納する第（ｎ＋１）の受信バッフ
ァを含む（Ｎ−２）個の受信バッファ群と、前記第ｎの
書込み制御回路からの受信データ格納情報を受けて、前
記第（ｎ＋１）の書込み信号を出力するとともに、当該
第（ｎ＋１）の書込み信号の出力に対応して、前記第
（ｎ＋１）の受信バッファに受信データが格納されてい
ることを示す第ｎの受信データ存在信号を出力する第
（ｎ＋１）の書込み制御回路を含む（Ｎ−２）個の書込
み制御回路群と、前記第（Ｎ−１）の書込み制御回路か
らの受信データ格納情報を受けて、第Ｎの書込み信号を
出力するとともに、当該第Ｎの書込み信号を第２の割込
み要求信号として出力する第Ｎの書込み制御回路と、前
記第Ｎの書込み信号により制御されて、第（Ｎ−１）の
受信バッファに格納されている受信データを入力して格
納する第Ｎの受信バッファと、前記第１の割込み要求信
号と前記第ｎの受信データ存在信号とを入力して、前記
第１の受信バッファから前記第Ｎの受信バッファに至る
全ての受信バッファに受信データが格納されたか否かを
判別し、全ての受信バッファに受信データが格納されて
いる場合に、第３の割込み要求信号を生成して出力する
割込み要求信号生成回路と、前記第２および第３の書込
み要求信号を入力して、当該第３の割込み要求信号を最
優先順位の割込み要求信号として出力する割込み制御回
路と、前記第３の割込み要求信号を受けて、当該第３の
割込み要求信号を最優先順位の割込み処理要求として、
前記第Ｎの受信バッファよりバスを介して入力される受
信データの割込み処理を行う中央処理装置と、を備えて
構成されており、前記第３の割込み要求信号が予め最優
先順位の割込み要求信号として設定され、前記第２の割
込み要求信号が次順位の割込み優先順位の割込み要求信
号として設定されることを特徴としている。

【００１２】なお、前記第１の割込み要求信号がハイレ
ベルにて出力され、前記第ｎおよび第Ｎの受信信号存在
信号がそれぞれハイレヘルにて出力されて、前記割込み
要求信号生成回路より、ハイレベルの前記第３の割込み
要求信号が出力されるようにしてもよく、また、その場
合には、前記割込み要求信号生成回路が論理積回路によ
り形成されるようにしてもよい。

【００１３】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１４】図１は、本発明の一実施例の構成を示すブ
ロック図である。図１に示されるように、本実施例は、
バス１１０に対応して、受信回路１１と、受信バッファ
（Ａ）１２と、受信バッファ（Ｂ）１３と、受信バッフ
ァ（Ｃ）１４と、ＷＡＣ回路（Ａ）１５と、ＷＡＣ回路
（Ｂ）１６と、ＷＡＣ回路（Ｃ）１７と、ＡＮＤ回路１
８と、割込み制御回路１９と、ＣＰＵ２０とを備えて構
成される。なお、本実施例は、説明を分り易くするため
に、受信バッファおよびＷＡＣ回路の個数が３の場合を
例として示している。

【００１５】図１において、本受信データ処理装置に対
して、ＲＸＤ端子２１より送信信号１０１が入力され
る。当該送信信号１０１は、受信回路１１に入力され
て、受信回路１１において第１の受信データが構成さ
れ、当該第１の受信データ構成後において、受信回路１
１よりは受信完了信号１０２が出力されて、第１の受信
データの受信終了がＷＡＣ回路（Ａ）１５に伝達され
る。ＷＡＣ回路（Ａ）１５においては、受信完了信号１
０２の入力を受けて、ＷＲ信号（Ａ）１０３が生成され
て出力され、受信バッファ（Ａ）１２に入力されるとと
もに、ＡＮＤ回路１８にも入力される。受信バッファ
（Ａ）１２においては、ＷＲ信号（Ａ）１０３により制
御されて、受信回路１１から入力される前記第１の受信
データが書込まれて格納される。また、それと同時に、
ＷＡＣ回路（Ａ）１５からは、ＷＡＣ回路（Ｂ）１６に
対して、受信バッファ（Ａ）１４に第１の受信データが
格納されたことが伝達される。この時点においては、受
信バッファ（Ｂ）１３には書込まれている受信データが
ないので、ＷＲＣ回路（Ｂ）１６からはＷＲ信号（Ｂ）
１０４が生成されて出力され、このＷＲ信号（Ｂ）１０
４により制御されて、受信バッファ（Ａ）１２から出力
される第１の受信データは、受信バッファ（Ｂ）１３に
入力されて格納される。そして、同時に、ＷＲＣ回路
（Ｂ）１６からは、ＷＡＣ回路（Ｃ）１７に対して、受
信バッファ（Ｂ）１３に第１の受信データが格納された
ことが伝達されるとともに、受信バッファ（Ｂ）１３に
有効な受信データが格納されていることを示す受信デー
タ存在信号１０６が“Ｈ”レベルで出力されて、ＡＮＤ
回路１８に入力される。

【００１６】同様に、受信バッファ（Ｃ）１４において
も、書込まれている受信データがないので、ＷＡＣ回路
（Ｂ）１６からの伝達内容を受けて、ＷＲＣ回路（Ｃ）
１７からはＷＲ信号（Ｃ）１０５が生成されて出力さ
れ、受信バッファ（Ｃ）１４に入力されるとともに、割
込み要求信号（Ｃ）１０９として割込み制御回路１９に
入力される。このＷＲ信号（Ｃ）１０５により制御され
て、受信バッファ（Ｂ）１３から出力される前記第１の
受信データは、受信バッファ（Ｃ）１４に入力されて格
納される。この時点において、ＷＡＣ回路（Ｂ）１６よ
り出力されている受信データ存在信号１０６は“Ｌ”レ
ベルとなり、また、ＷＡＣ回路（Ｃ）１７より出力され
る、受信バッファ（Ｃ）１４に有効の受信データが存在
することを示す受信データ存在信号１０７は“Ｈ”レベ
ルで出力されて、ＡＮＤ回路１８に入力される。以上の
動作を通じて、ＷＡＣ回路（Ａ）１５、ＷＡＣ回路
（Ｂ）１６およびＷＡＣ回路（ｃ）１７より、それぞれ
ＡＮＤ回路１８に対して入力される各信号レベルは、同
時に“Ｈ”レベルとなることがないため、当該ＡＮＤ回
路１８より出力される割込み要求信号（Ａ）１０８は、
“Ｈ”レベルになることはない。

【００１７】以上説明したように、本実施例において
は、受信バッファ（Ａ）１２、受信バッファ（Ｂ）１３
および受信バッファ（Ｃ）１４は、ファーストイン・フ
ァーストアウト（ＦＩＦＯ）方式の受信バッファとして
動作する。この動作過程において、上述のように、ＷＡ
Ｃ回路（Ｃ）１７からは、ＷＲ信号（Ｃ）１０５が、割
込み要求信号（Ｃ）１０９として割込み制御回路１９に
入力されるが、この割込み要求信号（Ｃ）１０９は、予
め、ＣＰＵ２０によって、割込み制御回路２０に対して
指定されている優先順位に従って行われる特定の割込み
要求として処理される。従って、割込み要求信号（Ｃ）
１０９が割込み制御回路１９に入力された時点におい
て、ＣＰＵ２０に対して、優先順位の高い別の割込みが
発生していない状態においては、当該割込み要求が割込
み制御回路１９を介してＣＰＵ２０に伝達され、ＣＰＵ
２０においては、バス１１０を介して受信バッファ
（Ｃ）１４に格納されている受信データが読出されて、
データ処理が実行される。この際には、受信データ存在
信号１０７は“Ｌ”レベルに転移する。

【００１８】以下においては、割込み要求信号（Ｃ）１
０９により起動される割込み処理よりも、優先順位の高
い割込み処理が、割込み制御回路１９およびＣＰＵ２０
により行われている場合について、図２（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）
を参照して説明する。第１の受信データの受信時におい
ては、既に説明したように、受信回路１１より出力され
る受信完了信号１０２（図２（ａ）参照）により、ＷＲ
信号（Ａ）１０３（図２（ｂ）参照）、ＷＲ信号（Ｂ）
１０４（図２（ｃ）参照）およびＷＲ信号（Ｃ）１０５
（図２（ｅ）参照）が、順次対応するＷＡＣ回路より出
力されて、第１の受信データが受信バッファ（Ｃ）１４
に転送される。その際、ＷＡＣ回路（Ｃ）１７より割込
み要求信号（Ｃ）１０９（図２（ｅ）参照）が出力され
るが、この割込み要求信号（Ｃ）１０９により起動され
る割込み処理よりも優先順位の高い割込み処理が、割込
み制御回路１９およびＣＰＵ２０により行われている場
合には、受信バッファ（Ｃ）１４からの第１の受信デー
タの読出しが行われることがなく、受信データ存在信号
（Ｃ）１０７（図２（ｆ）参照）は“Ｈ”レベルのまま
の状態に保持される。

【００１９】その後の時点において、ＲＸ端子２１より
送信信号１０１が入力されて、受信回路１１において第
２の受信データが構成されると、第１の受信データが受
信バッファ（Ａ）１２に転送された場合と同様に、当該
第２の受信データは受信バッファ（Ｂ）１３に転送され
る。この場合、受信バッファ（Ｃ）１４には、未だ第１
の受信データが残留しているので、ＷＡＣ回路（Ｃ）１
７からＷＲ信号（Ｃ）１０５が生成されて出力されるこ
とはなく、第２の受信データは受信バッファ（Ｂ）１３
に格納されているままの状態となる。また、受信バッフ
ァ（Ｂ）１３には有効な受信データ（第２の受信デー
タ）が存在しているために、ＷＲＣ回路（Ｂ）１６より
出力される受信データ存在信号（Ｂ）１０６（図２
（ｄ）参照）も、“Ｈ”レベルの状態となっている。そ
して、更に、その後の時点において、ＣＰＵ２０によ
り、受信バッファ（Ｃ）１４の格納されている受信デー
タを読出されない状態が続く場合には、ＲＸＤ端子２１
より送信信号１０１が入力されて、受信回路１１におい
ては、当該送信信号に対応する第３の受信データが構成
される。この第３の受信データの受信時には、受信回路
１１より出力される受信完了信号１０２（図２（ｂ）参
照）が入力されるＷＡＣ回路（Ａ）１５においては、Ｗ
Ｒ信号（Ａ）１０３が生成されて出力され、これを受け
て、受信バッファ（Ａ）１２には、第３の受信データが
転送されて格納される。しかしながら、受信バッファ
（Ｂ）１３には、前回の第２の受信データが存在してい
るために、ＷＲＣ回路（Ｂ）１６からＷＲ信号（Ｂ）１
０４が生成されて出力されることはない。そして、この
時点において、ＷＲ信号（Ａ）１０３は“Ｈ”レベルと
なり、ＡＮＤ回路１９に入力される。また、ＷＡＣ回路
（Ｂ）１６より出力される受信データ存在信号（Ｂ）１
０６（図２（ｄ）参照）と、ＷＡＣ回路（Ｃ）１７より
出力される受信データ存在信号（Ｃ）１０７（図２
（ｆ）参照）は、共に“Ｈ”レベルにて出力されてＡＮ
Ｄ回路１８に入力される。従って、ＡＮＤ回路１８より
出力される割込み要求信号（Ａ）１０８は、“Ｈ”レベ
ルにて出力されて割込み制御回路１９に入力される。

【００２０】この“Ｈ”レベルの割込み要求信号（Ａ）
１０８に対応する割込み処理の優先順位を、予め、高い
優先順位に設定しておくことにより、割込み制御回路１
９の制御作用を介して、ＣＰＵ２０に対して現在時点に
おいて発生している割込み処理を中断し、当該割込み要
求信号（Ａ）１０８に対応する割込み処理を優先的に開
始するように指示することが可能となる。ＣＰＵ２０に
おいては、割込み制御回路１９の指示により、現在実行
している割込み処理が中断されて、当該割込み要求信号
（Ａ）１０８に対応する割込み処理が実行される。この
割込み処理に対応して、受信バッファ（Ｃ）１４に格納
されている第１の受信データが、ＣＰＵ２０によりバス
１１０を介して読出される。これにより、受信バッファ
（Ｃ）１４のデータ内容が読み出されるために、ＷＡＣ
回路（Ｃ）１７においてはＷＲ信号（Ｃ）１０５が生成
されて出力され、受信バッファ（Ｃ）１４に入力され
る。このＷＲ信号（Ｃ）１０５により制御されて、受信
バッファ（Ｂ）１３に格納されている第２の受信データ
は、受信バッファ（Ｃ）１４に転送されて格納され、同
様に、ＷＡＣ回路（Ｂ）１６より出力されるＷＲ信号
（Ｂ）１０４により制御されて、受信バッファ（Ａ）１
２に格納されている第３の受信データは、受信バッファ
（Ｂ）１３に転送されて格納される。この受信データの
移動は、数クロック以内のタイミングにおいて終了する
ので、ＣＰＵ２０においては、第１の受信データが読出
された後に、第２の受信データを連続的に読出すことが
できる。そして、当該第２の受信データが読出された後
には、同様に、第３の受信データも受信バッファ（Ｃ）
１４に移動するので、当該第３の受信データも、ＣＰＵ
２０により連続的に読出すことができる。このようにし
て、受信バッファ数が不足する状態においては、特定の
優先順位の割込み処理を介して、受信データが逐次ＣＰ
Ｕに読出されて処理される。

【００２１】なお、上記の実施例においては、受信バッ
ファおよびＷＡＣ回路が、それぞれ３個の場合について
説明しているが、一般的には、これらの受信バッファお
よびＷＡＣ回路の個数はＮ（３より大きい整数）個とし
てもよく、これらの個数は、当該受信データ処理装置に
対応する受信データ量および受信データの処理要求等を
含む運用条件により、適宜に設定することが可能であ
り、受信バッファおよびＷＡＣ回路の個数に関係なく本
発明を有効に適用することができることは云うまでもな
い。

【００２２】

【発明の効果】以上説明したように、本発明は、ＦＩＦ
Ｏ方式の受信バッファを有する受信データ処理装置に適
用されて、受信データに対応する受信バッファ数が少な
くなった状態において、当該受信データの入力に対応し
て、ＣＰＵに予め指定されている優先順位の高い割込み
処理を発生することができるために、受信バッファ数の
不足に起因する受信データの喪失を回避することができ
るという効果がある。

【００２３】また、特開昭６３−５９１４０公報に記載
されている通信制御装置において、必須構成要件として
用いられている比較回路等が不要であり、僅少の論理回
路の追加のみにより受信データの喪失を排除することが
できるという経済的効果が得られるとともに、受信バッ
ファ数レジスタの加算、および比較回路における比較動
作が不要となり、高速に割込み要求処理を行うことが可
能となり、これにより、受信データの処理を迅速に行
い、割込み発生後の次の受信データの構成前において受
信データを読み出すことができるため、従来よりも一層
受信データ喪失の機会を抑制することができるという効
果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】前記実施例における動作を示すタイミング図で
ある。

【図３】従来例の構成を示すブロック図である。

【図４】他の従来例の構成を示すブロック図である。

【符号の説明】

１１、３１ 受信回路 １２、３２ 受信バッファ（Ａ） １３、３３ 受信バッファ（Ｂ） １４、３４ 受信バッファ（Ｃ） １５、３５ ＷＡＣ回路（Ａ） １６、３６ ＷＲＣ回路（Ｂ） １７、３７ ＷＡＣ回路（Ｃ） １８ ＡＮＤ回路 １９、３８ 割込み制御回路 ２０、３９、５０ ＣＰＵ ２１、４０ ＲＸＤ端子 ４１ 通信制御装置 ４２ ＤＭＡ制御回路 ４３ バスインターフェース回路 ４４ データバスバッファ ４５ 受信バッファ数レジスタ ４６ 最小受信バッファ数レジスタ ４７ 比較回路 ４８ 受信制御回路 ４９ レシーバ １０１、３０１ 送信信号 １０２、３０２ 受信完了信号 １０３、３０３ ＷＲ信号（Ａ） １０４、３０４ ＷＲ信号（Ｂ） １０５、３０５ ＷＲ信号（Ｃ） １０６ 受信データ存在信号（Ｂ） １０７ 受信データ存在信号（Ｃ） １０８ 割込み要求信号（Ａ） １０９、３０６ 割込み要求信号（Ｃ） １１０、３０７、４０２、４０３ バス ４０１ 外部伝送路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 複数の受信バッファを有し、データ受信
   時に割り込みを使用して受信データを処理する受信デー
   タ処理装置において、 入力される送信信号より受信データを形成して出力する
   とともに、当該受信データに対応する受信完了信号を出
   力する受信回路と、 前記受信完了信号を入力して第１の書込み信号を出力す
   るとともに、当該第１の書込み信号を第１の割込み要求
   信号として出力する第１の書込み制御回路と、 前記第１の書込み信号により制御されて、前記受信回路
   より出力される受信データを格納する第１の受信バッフ
   ァと、 所定の第（ｎ＋１）〔ｎ＝１、２、３、………、Ｎ−
   ２〕の書込み信号により制御されて、第ｎの受信バッフ
   ァに格納されている受信データを入力して格納する第
   （ｎ＋１）の受信バッファを含む（Ｎ−２）個の受信バ
   ッファ群と、 前記第ｎの書込み制御回路からの受信データ格納情報を
   受けて、前記第（ｎ＋１）の書込み信号を出力するとと
   もに、当該第（ｎ＋１）の書込み信号の出力に対応し
   て、前記第（ｎ＋１）の受信バッファに受信データが格
   納されていることを示す第ｎの受信データ存在信号を出
   力する第（ｎ＋１）の書込み制御回路を含む（Ｎ−２）
   個の書込み制御回路群と、 前記第（Ｎ−１）の書込み制御回路からの受信データ格
   納情報を受けて、第Ｎの書込み信号を出力するととも
   に、当該第Ｎの書込み信号を第２の割込み要求信号とし
   て出力する第Ｎの書込み制御回路と、 前記第Ｎの書込み信号により制御されて、第（Ｎ−１）
   の受信バッファに格納されている受信データを入力して
   格納する第Ｎの受信バッファと、 前記第１の割込み要求信号と前記第ｎの受信データ存在
   信号とを入力して、前記第１の受信バッファから前記第
   Ｎの受信バッファに至る全ての受信バッファに受信デー
   タが格納されたか否かを判別し、全ての受信バッファに
   受信データが格納されている場合に、第３の割込み要求
   信号を生成して出力する割込み要求信号生成回路と、 前記第２および第３の書込み要求信号を入力して、当該
   第３の割込み要求信号を最優先順位の割込み要求信号と
   して出力する割込み制御回路と、 前記第３の割込み要求信号を受けて、当該第３の割込み
   要求信号を最優先順位の割込み処理要求として、前記第
   Ｎの受信バッファよりバスを介して入力される受信デー
   タの割込み処理を行う中央処理装置と、 を備えて構成されており、前記第３の割込み要求信号が
   予め最優先順位の割込み要求信号として設定され、前記
   第２の割込み要求信号が次順位の割込み優先順位の割込
   み要求信号として設定されることを特徴とする受信デー
   タ処理装置。
2. 【請求項２】 前記第１の割込み要求信号がハイレベル
   にて出力され、前記第ｎおよび第Ｎの受信信号存在信号
   がそれぞれハイレベルにて出力されて、前記割込み要求
   信号生成回路より、ハイレベルの前記第３の割込み要求
   信号が出力される請求項１記載の受信データ処理装置。
3. 【請求項３】 前記割込み要求信号生成回路が論理積回
   路により形成される請求項２記載の受信データ処理装
   置。