JPH0713898A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH0713898A
JPH0713898A JP5158830A JP15883093A JPH0713898A JP H0713898 A JPH0713898 A JP H0713898A JP 5158830 A JP5158830 A JP 5158830A JP 15883093 A JP15883093 A JP 15883093A JP H0713898 A JPH0713898 A JP H0713898A
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JP5158830A
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English (en)
Inventor
Katsunori Suzuki
勝則 鈴木
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register

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Abstract

(57)【要約】 （修正有） 【目的】 ＦＩＦＯメモリ等のバッファを使用している
場合に、完全にＦＩＦＯメモリが空になる前に、割込み
を発生して、連続送信を実現する。 【構成】 ＦＩＦＯメモリ１０２は、複数の並列のデー
タを記憶し、並列のデータを記憶した順に出力する。比
較回路１０６は、ＦＩＦＯメモリに記憶される特定のデ
ータ数を設定した割込み数設定レジスタ１０５の設定値
と、ＦＩＦＯメモリ内の残留送信データ数を表示するＦ
ＩＦＯステータス・レジスタ１０４の値とを比較する。
ＦＩＦＯメモリ内の残留送信データが特定数まで減少し
たことを比較回路が検出して、ＣＰＵ等に割込みを発生
し、送信転送を中途で停止させることなく送信データを
供給し、連続転送を実現する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、並列データを直列デ
ータに変換して直列データの送受信を行なう直列データ
転送装置を有する半導体集積回路装置に関するもので、
特に、複数の送受信データを記憶できるＦＩＦＯメモリ
を備えた直列データ転送装置に係わる。
【０００２】
【従来の技術】従来の直列データ転送装置では、連続し
て直列データを転送する為に、複数の転送データを記憶
できるメモリを備えている。その際、メモリとして先書
き込み／先読み出し機能を持つＦＩＦＯメモリを使用し
ている。図12に、従来例としてデータ処理装置であるモ
トローラ社製の型名MC68332 が備える直列データ転送機
能を例に示す。図12において、701 はキュー・ポイン
タ、702 はコンパレータ、703 はエンド・キュー・ポイ
ンタ、704 はステータス・レジスタ、705 は制御レジス
タ、706は遅延カウンタ、707 は制御ＰＬＡ、708 はア
ドレス・レジスタ、709 はＲＡＭ、710 はデータ・シリ
アライザ、711 はボーレート発生器を示す。以下に、従
来例の受信動作について説明する。外部から入力された
直列データはデータシリアライザ710 で並列データに変
換されてＲＡＭ709 に記憶される。また、エンド・キュ
ー・ポインタ703 には、転送が完了する最後の絶対アド
レスを書き込んでおく。コンパレータ702 では、転送が
完了する度にキュー・ポインタ701 の値とエンド・キュ
ー・ポインタ703 の値と比較する。両方の値が一致すれ
ば、受信終了フラグをセットし、割込みをＣＰＵに出力
して、受信したデータをＣＰＵが読みだしていた。
【０００３】
【発明が解決しようとする課題】以上のように従来例に
示す様に、複数の直列データを受信する転送過程におい
て、完全に受信を完了しなければ割込みはＣＰＵに出力
されなかった。即ち、複数の直列データを受信する転送
過程において、特に、連続した転送の途中で、任意のデ
ータ数の受信完了で割込みをＣＰＵに出力されないとい
う問題点があった。この発明は上記のような問題点を解
決するためになされたもので、送信転送を中断すること
なく、連続転送を可能とした半導体集積回路装置を得る
ことを目的としたものである。
【０００４】
【課題を解決するための手段】この第１の発明に係る半
導体集積回路装置は、並列のデータを記憶し、前記記憶
した並列のデータを前記直列のデータに変換し、前記直
列のデータの一部である１ビットを１ビット毎に移動す
る機能を持った第１の記憶手段と、複数の前記並列のデ
ータを記憶し、前記記憶された複数の並列のデータを記
憶した順に出力し、前記出力された複数の並列のデータ
を前記第１の記憶手段に入力する第２の記憶手段と、前
記第２の記憶手段に記憶されている前記複数の並列のデ
ータの記憶数を示す第１の表示手段と、前記第２の記憶
手段に記憶される特定の前記並列のデータの記憶数を記
憶しておく第３の記憶手段と、前記第１の表示手段の表
示値と前記第３の記憶手段の記憶値とを比較する第１の
比較手段とを備え、前記第１の比較手段で、前記第１の
表示手段の表示値が減少して前記第３の記憶手段の記憶
値と一致した際に、比較結果を出力するようにしたもの
である。この第２の発明に係る半導体集積回路装置は、
直列のデータの一部である１ビットを１ビット毎に移動
し、前記直列データを並列データに変換し、データを記
憶する機能を持った第４の記憶手段と、複数の前記並列
のデータを記憶し、前記第４の記憶手段からの前記並列
のデータを入力とし、前記複数の並列のデータを記憶し
た順に出力する第５の記憶手段と、前記第５の記憶手段
に記憶されている前記複数の並列のデータの記憶数を示
す第２の表示手段と、前記第５の記憶手段に記憶される
特定の前記並列のデータの記憶数を記憶しておく第６の
記憶手段と、前記第２の表示手段の表示値と前記第６の
記憶手段の記憶値とを比較する第２の比較手段とを備
え、前記第２の比較手段で、前記第２の表示手段の表示
値が増加して前記第６の記憶手段の記憶値と一致した際
に、比較結果を出力するようにしたものである。
【０００５】この第３の発明に係る半導体集積回路装置
は、並列のデータを記憶し、前記記憶した並列のデータ
を前記直列のデータに変換し、前記直列のデータの一部
である１ビットを１ビット毎に移動する機能を持った第
１の記憶手段と、複数の前記並列のデータを記憶し、前
記記憶された複数の並列のデータを記憶した順に出力
し、前記出力された複数の並列のデータを前記第１の記
憶手段に入力する第２の記憶手段と、前記第２の記憶手
段に記憶されている前記複数の並列のデータの記憶数を
示す第１の表示手段と、前記第２の記憶手段に記憶され
る特定の前記並列のデータの記憶数を記憶しておく第３
の記憶手段と、前記第１の表示手段の表示値と前記第３
の記憶手段の記憶値とを比較する第３の比較手段と、前
記第３の比較手段から出力される第１の比較結果信号を
入力し、前記第１の比較結果信号に応じて出力信号を生
成する第１の信号生成手段とを備え、前記第３の比較手
段では前記第１の表示手段の表示値と前記第３の記憶手
段の記憶値と一致した際に比較結果信号を出力し、前記
信号生成手段では前記比較結果信号が入力される毎に状
態を変えるようにしたものである。この第４の発明に係
る半導体集積回路装置は、直列のデータの一部である１
ビットを１ビット毎に移動し、前記直列データを並列デ
ータに変換し、データを記憶する機能を持った第４の記
憶手段と、複数の前記並列のデータを記憶し、前記第４
の記憶手段からの前記並列のデータを入力とし、前記複
数の並列のデータを記憶した順に出力する第５の記憶手
段と、前記第５の記憶手段に記憶されている前記複数の
並列のデータの記憶数を示す第２の表示手段と、前記第
５の記憶手段に記憶される特定の前記並列のデータの記
憶数を記憶しておく第６の記憶手段と、前記第２の表示
手段の表示値と前記第６の記憶手段の記憶値とを比較す
る第４の比較手段と、前記第４の比較手段から出力され
る第２の比較結果信号を入力し、前記第２の比較結果信
号に応じて出力信号を生成する第２の信号生成手段とを
備え、前記第４の比較手段では前記第２の表示手段の表
示値と前記第６の記憶手段の記憶値と一致した際に第２
の比較結果信号を出力し、前記第２の信号生成手段では
前記第２の比較結果信号が入力される毎に状態を変える
ようにしたものである。
【０００６】この第５の発明に係る半導体集積回路装置
は、第１の表示手段の表示値を入力とし、前記表示値を
１つ減算する機能をもつ第１の減算手段と、前記第１の
減算手段の第１の計算結果を入力とし、前記第１の計算
結果を記憶する第７の記憶手段と、前記第３の記憶手段
の記憶値と前記第７の記憶手段の記憶値とを比較する機
能をもつ第５の比較手段と、前記第３の記憶手段の記憶
値と前記第１の表示手段の表示値とを比較する機能をも
つ第６の比較手段と、前記第５の比較手段から出力され
る第３の比較結果信号を入力とし、第３の比較結果信号
を記憶する機能をもつ第８の記憶手段と、前記第６の比
較手段から出力される第４の比較結果信号を入力とし、
前記第８の記憶手段に記憶されている記憶値に応じて第
１の検出信号を生成する第３の信号生成手段とを備え、
前記第８の記憶手段では第３の比較結果信号を遅延して
記憶し、前記第３の信号生成手段では前記遅延して記憶
した記憶値に応じて第４の比較結果信号を前記第１の検
出信号として出力するようにしたものである。この第６
の発明に係る半導体集積回路装置は、第２の表示手段の
表示値を入力とし、前記表示値を１つ加算する機能をも
つ第１の加算手段と、前記第１の加算手段の第２の計算
結果を入力とし、前記第２の計算結果を記憶する第９の
記憶手段と、前記第６の記憶手段の記憶値と前記第９の
記憶手段の記憶値とを比較する機能をもつ第７の比較手
段と、前記第６の記憶手段の記憶値と前記第２の表示手
段の表示値とを比較する機能をもつ第８の比較手段と、
前記第７の比較手段から出力される第５の比較結果信号
を入力とし、第５の比較結果信号を記憶する機能をもつ
第10の記憶手段と、前記第８の比較手段から出力される
第６の比較結果信号を入力とし、前記第10の記憶手段に
記憶されている記憶値に応じて第２の検出信号を生成す
る第４の信号生成手段とを備え、前記第10の記憶手段で
は第５の比較結果信号を遅延して記憶し、また、前記第
４の信号生成手段では前記遅延して記憶した記憶値に応
じて第６の比較結果信号を前記第２の検出信号として出
力するようにしたものである。
【０００７】
【作用】この発明においては、並列データを直列データ
に変換し、或は直列データを並列データに変換し直列デ
ータを転送する直列転送装置で、特に、並列データを複
数記憶するＦＩＦＯメモリと、ＦＩＦＯメモリ内の残留
送信数を表示する表示手段とを備えている。これは、Ｆ
ＩＦＯメモリ内の残留送信データ数を任意に指定できる
記憶手段と、前記表示手段の表示値と前記記憶手段の記
憶値を比較して前記記憶値が減少して前記表示値と一致
した時にのみ一致信号を検出する比較手段を設ることに
より、ＦＩＦＯメモリ内の残留送信データ数がある特定
の残留送信データ数まで減少した時にのみＣＰＵに割込
み信号を発生する。また、ＦＩＦＯメモリ内の残留受信
データ数を任意に指定できる記憶手段と、前記表示手段
の表示値と前記記憶手段の記憶値を比較して前記記憶値
が増加して前記表示値と一致した時にのみ一致信号を検
出する比較手段を設ることにより、ＦＩＦＯメモリ内の
受信データ数が特定の受信データ数まで増加した時にの
みＣＰＵに割込み信号を発生する。さらに、ＦＩＦＯメ
モリ内の残留送信データ数を任意に指定できる記憶手段
と、前記表示手段の表示値と前記記憶手段の記憶値を比
較して前記記憶値が一致する毎に一致信号を検出する比
較手段と、前記一致信号を検出する毎に１サイクル遅延
をもって状態をセットする記憶手段を設ることにより、
ＦＩＦＯメモリ内の残留データ数がある特定のデータ数
以下あるいは以上になった時にＣＰＵに割込み信号を発
生する機能を有している。
【０００８】
【実施例】
実施例１．図１は本発明の第１の実施例を示す図であ
る。図１に於て、101 はデータの読み出し／書き込みを
行なうデータ・バス、102は複数の並列データを記憶す
ることができ先書き込み／先読み出し機能を持つＦＩＦ
Ｏメモリ、103 は並列データを直列データに変換して１
ビットづつシフトする機能をもつ送信シフター、104 は
ＦＩＦＯメモリ内に存在する並列データ数を示すＦＩＦ
Ｏステータス・レジスタ、105 はＦＩＦＯメモリ内の並
列データ数の特定の値を設定する割込み数設定レジス
タ、106 はＦＩＦＯステータス・レジスタ104 の値と割
込み数設定レジスタ105 の設定値とを比較しＦＩＦＯス
テータス・レジスタ104 の値が減少して割込み数設定レ
ジスタ105 の設定値と一致した際に検出信号を出力する
減少比較回路を示す。
【０００９】以下に、本発明の第１の実施例の動作につ
いて説明をする。動作の様子を示すタイムチャートを図
２に示す。先ず、送信を開始する前に割込み数設定レジ
スタ105 に、ＦＩＦＯメモリ102内の並列データ数が幾
つまで減少したら割込みを発生させるかを設定する必要
がある。ここでは、”ｎ”を設定した場合について説明
する。即ち、ＦＩＦＯメモリ102 内に存在する並列デー
タ数が”ｎ”まで減少した場合に割込みを発生する様に
設定した。次に、送信すべき並列データをデータ・バス
101 を通じてＦＩＦＯメモリ102に書き込む。その際、
先に設定した”ｎ”の値よりも多い並列データ数を書き
込む必要がある。送信許可状態になると、ＦＩＦＯメモ
リ102 に書き込んだ順に並列データを送信シフタ103 に
出力される。ＦＩＦＯステータス・レジスタ104 はＦＩ
ＦＯメモリ102 から並列データが送信シフタ103 に出力
される毎に値を減少して、ＦＩＦＯメモリ102 内に存在
する並列データ数を示す。一方、減少比較回路106 で
は、常に、ＦＩＦＯステータス・レジスタ104 の値と割
込み数設定レジスタ105 の設定値とを比較している。送
信シフタ103 では、ＦＩＦＯメモリ102 より入力された
並列データを直列データに変換し、１ビット毎外部に出
力する。最終ビットの転送終了後、再び、ＦＩＦＯメモ
リ102 より並列データを入力し、ＦＩＦＯメモリ102 よ
り並列データが供給されなくなるまで同様の動作を継続
する。
【００１０】上記の動作を継続して、ＦＩＦＯメモリ10
2 内に存在する並列データ数がｎ＋１になった時の様子
を図２のタイミングチャートに示している。送信シフタ
103では、現在転送中の直列データの最終ビットの転送
終了後、ＦＩＦＯメモリ102より並列データを入力す
る。その際、ＦＩＦＯメモリ102 内に存在する並列デー
タ数がｎ＋１からｎになる。即ちＦＩＦＯステータス・
レジスタ104 の値がｎ＋１からｎに減少する。減少比較
回路106 では、この間、ＦＩＦＯステータス・レジスタ
104 の値と割込み数設定レジスタ105 の設定値を常に比
較しており、ＦＩＦＯステータス・レジスタ104 の値が
ｎ＋１からｎに減少して割込み数設定レジスタ105 の設
定値ｎに一致したことを検出して検出信号を出力する。
ＣＰＵへは、この検出信号を割込み信号として出力して
も構わない。ＣＰＵでは、連続送信の中途で減少比較回
路106 が検出信号を出力したことを受けて、送信すべき
並列データをＦＩＦＯメモリ102 に書き込みデータを供
給する。ＣＰＵがＦＩＦＯメモリ102 に送信データを供
給する際、連続して送信が継続されているので、既にＦ
ＩＦＯメモリ102 内に存在する並列データ数がｎよりも
少なくなっていることがありうる。その際、ＣＰＵの送
信データの供給の中途で、一旦、ＦＩＦＯメモリ102 内
の並列データ数が増加してｎになる。しかし、減少比較
回路106 では、ＦＩＦＯステータス・レジスタ104 の値
がｎ−１からｎに増加して割込み数設定レジスタ105 の
設定値ｎに一致しても検出信号を出力しない。上記に説
明した様に、ＦＩＦＯメモリ内の残留送信データ数が特
定の数より減少したことを検出する手段を設ることによ
り、複数の送信データの転送過程で、ＦＩＦＯメモリ内
の送信データ数が完全に送信完了する前に、即ち、任意
の送信データがＦＩＦＯメモリ内にまだ存在している間
に、送信データを供給することができ、連続転送を可能
とした。また、ＦＩＦＯメモリ内の残留送信データ数を
データ数単位で設定検出できる様にしたので、システム
の条件によって自由に送信データの供給頻度に対応する
ことができる。
【００１１】実施例２．図３に本発明の第２の実施例を
示す。図３に於て、101 はデータの読み出し／書き込み
を行なうデータ・バス、102は複数の並列データを記憶
することができ先書き込み／先読み出し機能を持つＦＩ
ＦＯメモリ、201 は受信した直列データを１ビットづつ
シフトする直列／並列データ変換機能をもつ受信シフタ
ー、104 はＦＩＦＯメモリ内に存在する並列データ数を
示すＦＩＦＯステータス・レジスタ、105 はＦＩＦＯメ
モリ内の並列データ数の特定の値を設定する割込み数設
定レジスタ、202 はＦＩＦＯステータス・レジスタ104
の値と割込み数設定レジスタ105 の設定値とを比較しＦ
ＩＦＯステータス・レジスタ104 の値が増加して割込み
数設定レジスタ105 の設定値と一致した際に検出信号を
出力する増加比較回路を示す。
【００１２】以下に、本発明の第２の実施例の動作につ
いて説明をする。動作の様子を示すタイムチャートを図
４に示す。先ず、受信を開始する前に割込み数設定レジ
スタ105 に、ＦＩＦＯメモリ１０２内の並列データ数が
幾つまで増加したら割込みを発生させるかを設定する必
要がある。ここでは”ｍ”を設定した場合について説明
する。即ち、ＦＩＦＯメモリ１０２ 内に存在する並列
データ数が”ｍ”まで増加した場合に割込みを発生する
様に設定した。受信許可状態になると、外部から受信シ
フタ201 に直列データが入力される。受信シフタ201 で
は受信した直列データを１ビットずつ移動して並列デー
タに変換する。更に、直列データの最終ビットの受信終
了後、変換された並列データをＦＩＦＯメモリ102 に入
力する。受信シフタ201 は、直列データの最終ビットを
受信する毎にＦＩＦＯメモリ102 に並列データを入力す
る。その際、ＦＩＦＯステータス・レジスタ104 は受信
シフタ201 から並列データをＦＩＦＯメモリ102 に出力
される毎に値を増加して、ＦＩＦＯメモリ102 内に存在
する並列データ数を示す。一方、増加比較回路202 で
は、常に、ＦＩＦＯステータス・レジスタ104 の値と割
込み数設定レジスタ105 の設定値とを比較している。
【００１３】上記の動作を継続して、ＦＩＦＯメモリ10
2 内に存在する並列データ数がｍ−１になった時の様子
を図４のタイミングチャートに示している。受信シフタ
201では、現在受信中の直列データの最終ビットの受信
終了後、ＦＩＦＯメモリ102に並列データを入力する。
その際、ＦＩＦＯメモリ102 内に存在する並列データ数
がｍ−１からｍになる。即ちＦＩＦＯステータス・レジ
スタ104 の値がｍ−１からｍに増加する。増加比較回路
202 では、この間、ＦＩＦＯステータス・レジスタ104
の値と割込み数設定レジスタ105 の設定値を常に比較し
ており、ＦＩＦＯステータス・レジスタ104 の値がｍ−
１からｍに増加して割込み数設定レジスタ105 の設定値
ｍに一致したことを検出して検出信号を出力する。ＣＰ
Ｕへは、この検出信号を割込み信号として出力しても構
わない。ＣＰＵでは、連続受信の中途で増加比較回路20
2 が検出信号を出力したことを受けて、これ迄に受信し
た並列データをＦＩＦＯメモリ102 から読み出しをす
る。ＣＰＵがＦＩＦＯメモリ102 から受信データを読み
出す際に、連続して受信が継続されているので、既にＦ
ＩＦＯメモリ102 内に存在する並列データ数がｍよりも
多くなっていることがありうる。その際、ＣＰＵの受信
データの読み出しの中途で、一旦、ＦＩＦＯメモリ102
内の並列データ数が減少してｍになる。しかし、増加比
較回路202 では、ＦＩＦＯステータス・レジスタ104 の
値がｍ＋１からｍに減少して割込み数設定レジスタ105
の設定値ｍに一致しても検出信号を出力しない。上記に
説明した様に、ＦＩＦＯメモリ内の受信データ数が特定
の数より増加したことを検出する手段を設ることによ
り、複数の受信データの転送過程で、ＦＩＦＯメモリ内
の受信データ数が完全にＦＩＦＯメモリが満杯になる前
に、任意の受信データがＦＩＦＯメモリ内に存在してい
る間に、受信データを読み出することができ、連続転送
を可能とした。また、ＦＩＦＯメモリ内の残留受信デー
タ数をデータ数単位で設定検出できる様にしたので、シ
ステムの条件によって自由に受信データの読み出し頻度
を調整することができる。
【００１４】実施例３．図５に本発明の第３の実施例を
示す。図５に於て、101 はデータの読み出し／書き込み
を行なうデータ・バス、102は複数の並列データを記憶
することができ先書き込み／先読み出し機能を持つＦＩ
ＦＯメモリ、103 は並列データを直列データに変換して
１ビットづつシフトする機能をもつ送信シフター、104
はＦＩＦＯメモリ内に存在する並列データ数を示すＦＩ
ＦＯステータス・レジスタ、105 はＦＩＦＯメモリ内の
並列データ数の特定の値を設定する割込み数設定レジス
タ、301 はＦＩＦＯステータス・レジスタ104 の値と割
込み数設定レジスタ105 の設定値とを比較して一致した
際に検出信号を出力する一致検出回路、302 は一致検出
回路301 から出力される検出信号を受けて割込み信号を
生成する割込み信号生成回路を示す。
【００１５】以下に、本発明の第３の実施例の動作につ
いて説明をする。動作の様子を示すタイムチャートを図
６に示す。先ず、送信を開始する前に割込み数設定レジ
スタ105 に、ＦＩＦＯメモリ１０２内の並列データ数が
幾つまで減少したら割込みを発生させるかを設定する必
要がある。ここでは、”ｐ”を設定した場合について説
明する。即ち、ＦＩＦＯメモリ１０２ 内に存在する並
列データ数が”ｐ”まで減少した場合に割込みを発生す
る様に設定した。次に、送信すべき並列データをデータ
・バス101 を通じてＦＩＦＯメモリ102に書き込む。そ
の際、先に設定した”ｐ”の値よりも多い並列データ数
を書き込む必要がある。送信許可状態になると、ＦＩＦ
Ｏメモリ102 に書き込んだ順に並列データを送信シフタ
103 に出力される。ＦＩＦＯステータス・レジスタ104
はＦＩＦＯメモリ102 から並列データが送信シフタ103
に出力される毎に値を減少して、ＦＩＦＯメモリ102 内
に存在する並列データ数を示す。一方、一致検出回路30
1 では、常に、ＦＩＦＯステータス・レジスタ104 の値
と割込み数設定レジスタ105 の設定値とを比較してい
る。送信シフタ103 では、ＦＩＦＯメモリ102 より入力
された並列データを直列データに変換し、１ビット毎外
部に出力する。最終ビットの転送終了後、再び、ＦＩＦ
Ｏメモリ102 より並列データを入力し、ＦＩＦＯメモリ
102 より並列データが供給されなくなるまで同様の動作
を継続する。
【００１６】上記の動作を継続して、ＦＩＦＯメモリ10
2 内に存在する並列データ数がｐ＋１になった時の様子
を図６のタイミングチャートに示している。送信シフタ
103では、現在転送中の直列データの最終ビットの転送
終了後、ＦＩＦＯメモリ102より並列データを入力す
る。その際、ＦＩＦＯメモリ102 内に存在する並列デー
タ数がｐ＋１からｐになる。即ちＦＩＦＯステータス・
レジスタ104 の値がｐ＋１からｐに減少する。一致検出
回路301 では、この間、ＦＩＦＯステータス・レジスタ
104 の値と割込み数設定レジスタ105 の設定値を常に比
較しており、ＦＩＦＯステータス・レジスタ104 の値が
ｐ＋１からｐに減少して割込み数設定レジスタ105 の設
定値ｐに一致したことを検出して検出信号を出力する。
更に、割込み信号生成回路302では一致検出回路301 か
らの検出信号を受けて割込み信号をＣＰＵに出力する。
この割込み信号生成回路では、再度一致検出回路301 か
ら検出信号を受けるまで割込み信号出力する。ＣＰＵで
は、連続送信の中途で割込み信号生成回路302 が割込み
信号を出力したことを受けて、送信すべき並列データを
ＦＩＦＯメモリ102 に書き込みデータを供給する。ＣＰ
ＵがＦＩＦＯメモリ102 に送信データを供給する際、連
続して送信が継続されているので、既にＦＩＦＯメモリ
102 内に存在する並列データ数がｐよりも少なくなって
いることがありうる。その際、ＣＰＵの送信データの供
給の中途で、一旦、ＦＩＦＯメモリ102 内の並列データ
数が増加してｐになる。一致検出回路301 では、再び、
ＦＩＦＯステータス・レジスタ104 の値が割込み数設定
レジスタ105 の設定値ｐに一致したことを検出して検出
信号を出力する。検出信号を受けた割込み信号生成回路
302 では、受信データが読み出されたものと判断し割込
み信号の出力を停止する。
【００１７】上記に説明した様に、ＦＩＦＯメモリ内の
残留送信データ数が特定の数より少ない状態であること
を検出する手段を設ることにより、複数の送信データの
転送過程で、ＦＩＦＯメモリ内の送信データ数が完全に
送信完了する前に、即ち、任意の送信データがＦＩＦＯ
メモリ内にまだ存在している間に、送信データを供給す
ることができ、連続転送を可能とした。また、ＦＩＦＯ
メモリ内の残留送信データ数をデータ数単位で設定検出
できる様にしたので、システムの条件によって自由に送
信データの供給頻度に対応することができる。
【００１８】実施例４．図７に本発明の第４の実施例を
示す。図７に於て、101 はデータの読み出し／書き込み
を行なうデータ・バス、102は複数の並列データを記憶
することができ先書き込み／先読み出し機能を持つＦＩ
ＦＯメモリ、201 は受信した直列データを１ビットづつ
シフトする直列／並列データ変換機能をもつ受信シフタ
ー、104 はＦＩＦＯメモリ内に存在する並列データ数を
示すＦＩＦＯステータス・レジスタ、105 はＦＩＦＯメ
モリ内の並列データ数の特定の値を設定する割込み数設
定レジスタ、301 はＦＩＦＯステータス・レジスタ104
の値と割込み数設定レジスタ105 の設定値とを比較して
一致した際に検出信号を出力する一致検出回路、302 は
一致検出回路301 から出力される検出信号を受けて割込
み信号生成する割込み信号生成回路を示す。
【００１９】以下に、本発明の第４の実施例の動作につ
いて説明をする。動作の様子を示すタイムチャートを図
８に示す。先ず、受信を開始する前に割込み数設定レジ
スタ105 に、ＦＩＦＯメモリ102内の並列データ数が幾
つになったら割込みを発生させるかを設定する必要があ
る。ここでは”ｌ”を設定した場合について説明する。
即ち、ＦＩＦＯメモリ102内に存在する並列データ数
が”ｌ”以上になった場合に割込みを発生する様に設定
した。受信許可状態になると、外部から受信シフタ201
に直列データが入力される。受信シフタ201 では受信し
た直列データを１ビットずつ移動して並列データに変換
する。更に、直列データの最終ビットの受信終了後、変
換された並列データをＦＩＦＯメモリ102 に入力する。
受信シフタ201 は、直列データの最終ビットを受信する
毎にＦＩＦＯメモリ102 に並列データを入力する。その
際、ＦＩＦＯステータス・レジスタ104 は受信シフタ20
1 から並列データをＦＩＦＯメモリ102 に出力される毎
に値を増加して、ＦＩＦＯメモリ102 内に存在する並列
データ数を示す。一方、一致検出回路301 では、常に、
ＦＩＦＯステータス・レジスタ104 の値と割込み数設定
レジスタ105 の設定値とを比較している。
【００２０】上記の動作を継続して、ＦＩＦＯメモリ10
2 内に存在する並列データ数がｌ−１になった時の様子
を図８のタイミングチャートに示している。受信シフタ
201では、現在受信中の直列データの最終ビットの受信
終了後、ＦＩＦＯメモリ102に並列データを入力する。
その際、ＦＩＦＯメモリ102 内に存在する並列データ数
がｌ−１からｌになる。即ちＦＩＦＯステータス・レジ
スタ104 の値がｌ−１からｌに増加する。一致検出回路
301 では、この間、ＦＩＦＯステータス・レジスタ104
の値と割込み数設定レジスタ105 の設定値を常に比較し
ており、ＦＩＦＯステータス・レジスタ104 の値が割込
み数設定レジスタの設定値に一致したことを検出して検
出信号を出力する。更に、割込み信号生成回路302 では
一致検出回路301 からの検出信号を受けて割込み信号を
ＣＰＵに出力する。この割込み信号生成回路では、再度
一致検出回路301 から検出信号を受けるまで割込み信号
を出力する。ＣＰＵでは、連続受信の中途で割込み信号
生成回路302 が割込み信号を出力したことを受けて、こ
れ迄に受信した並列データをＦＩＦＯメモリ102 から読
み出しをする。ＣＰＵがＦＩＦＯメモリ102 から受信デ
ータを読み出す際に、連続して受信が継続されているの
で、既にＦＩＦＯメモリ102 内に存在する並列データ数
がｌよりも多くなっていることがありうる。その際、Ｃ
ＰＵの受信データの読み出しの中途で、一旦、ＦＩＦＯ
メモリ102 内の並列データ数が減少してｌになる。一致
検出回路301 では、再び、ＦＩＦＯステータス・レジス
タ104 の値が割込み数設定レジスタ105 の設定値ｌに一
致したことを検出して検出信号を出力する。検出信号を
受けた割込み信号生成回路302 では、受信データが読み
出されたものと判断し割込み信号の出力を停止する。
【００２１】上記に説明した様に、ＦＩＦＯメモリ内の
受信データ数が特定の数より多い状態であることを検出
する手段を設ることにより、複数の受信データの転送過
程で、ＦＩＦＯメモリ内の受信データ数が完全にＦＩＦ
Ｏメモリが満杯になる前に、任意の受信データがＦＩＦ
Ｏメモリ内に存在している間に、受信データを読み出す
ることができ、連続転送を可能とした。また、ＦＩＦＯ
メモリ内の残留受信データ数をデータ数単位で設定検出
できる様にしたので、システムの条件によって自由に受
信データの読み出し頻度を調整することができる。
【００２２】実施例５．図９に本発明の第５の実施例を
示す。第５の実施例では第１の実施例で示した減少比較
回路106 の構成例を示す。図９に於て、104 はＦＩＦＯ
メモリ内に存在する並列データ数を示すＦＩＦＯステー
タス・レジスタ、105 はＦＩＦＯメモリ内の並列データ
数の特定の値を設定する割込み数設定レジスタ、501 は
ＦＩＦＯステータス・レジスタ104 の値を１つ減算させ
る減算器、502 はＦＩＦＯステータス・レジスタ104 の
値を１つ減算した値を記憶する減算ステータス・レジス
タ、603 は割込み数設定レジスタ105 の設定値と加算ス
テータス・レジスタ602 の値と一致検出を行なう比較回
路、604 は割込み数設定レジスタ105 の設定値とＦＩＦ
Ｏステータス・レジスタ104の値との一致検出を行なう
比較回路、605 は比較回路603 からの一致検出結果を受
けて１サイクル後にフラグをセットする一致検出フラグ
回路、606 は一致検出フラグ回路605 にフラグがセット
されている時に比較回路604 の一致検出結果を出力する
検出結果出力回路を示す。
【００２３】以下に、本発明の第５の実施例の動作につ
いて説明をする。動作の様子をタイムチャートの図10に
示す。先ず予めに、割込み数設定レジスタ105 に、ＦＩ
ＦＯメモリ102 内の並列データ数が幾つまで減少したら
割込みを発生させるかを設定する。ここでは、第１の実
施例の場合と同様に”ｎ”を設定した場合について説明
する。即ち、ＦＩＦＯメモリ102 内に存在する並列デー
タ数が”ｎ”まで減少した場合に割込みを発生する様に
設定した。第１の実施例で説明した様にＦＩＦＯステー
タス・レジスタ104 はＦＩＦＯメモリ102 からＦＩＦＯ
送信シフタ103 に送信データを入力する毎にレジスタの
値を減少する。減算ステータス・レジスタ502 では、常
に、ＦＩＦＯステータス・レジスタ104 の値を減算器50
1 で１つ減算した値が入力される。また、比較回路603
及び比較回路604 では、各レジスタの値を常に比較して
いる。即ち、比較回路603 では割込み数設定レジスタ10
5 の値と減算ステータス・レジスタ502 の値を、比較回
路604 では割込み数設定レジスタ105 とＦＩＦＯステー
タス・レジスタ104 の値を常に比較している。比較回路
603 では、ＦＩＦＯステータス・レジスタ104 がｎ＋１
になった時に減算ステータス・レジスタ502 にｎが入力
され、割込み数設定レジスタ105 の設定値ｎと比較を行
なう。その際、一致している事を検出して、一致検出フ
ラグ回路605 では、一致信号を受けて次サイクルでフラ
グをセットする。一方、比較回路604 では、ＦＩＦＯス
テータス・レジスタ104 がｎ＋１になった時に割込み数
設定レジスタ105 の設定値ｎと比較を行い、不一致であ
るため不一致信号を検出結果出力回路606 に出力する。
そのため、検出結果出力回路606では、フラグがどうで
あれ検出信号は出力されない。
【００２４】次に、ＦＩＦＯステータス・レジスタ104
の値が減少してｎになった時、比較回路603 では、減算
ステータス・レジスタ502 に入力されたｎ−１の値と割
込み数設定レジスタ105 の設定値ｎと比較を行なう。そ
の際、不一致である事を検出して、一致検出フラグ回路
605 に不一致信号を出力する。一致検出フラグ回路605
では、不一致信号を受けて次サイクルでフラグをリセッ
トする。一方、比較回路604 では、ＦＩＦＯステータス
・レジスタ104 がｎになった時に割込み数設定レジスタ
105 の設定値ｎと比較を行い、比較結果が一致している
ため一致信号を検出結果出力回路606 に出力する。その
際、前サイクルで検出結果出力回路606 にフラグがセッ
トされているので、検出結果出力回路606 は比較回路60
4 の一致信号を検出信号として出力する。上記の様にＣ
ＰＵは検出結果出力回路606 からの検出信号を受けて、
ＦＩＦＯメモリ102 に送信データを書き込む。その際、
送信は連続的に行なわれており、ＦＩＦＯステータス・
レジスタ104 の値がｎより小さくなっていることがあり
うる。図１のタイミングチャートに示した様に、ＦＩＦ
Ｏステータス・レジスタ104 の値がｎ−２になった時
に、ＣＰＵが送信データを書き込みにきた場合を以下に
示す。
【００２５】ＦＩＦＯステータス・レジスタ104 の値が
ｎ−２になった時に、ＣＰＵがＦＩＦＯメモリに送信デ
ータを書き込むとＦＩＦＯステータス・レジスタ104 の
値はｎ−１に増加する。一方、減算回路501 によって減
算ステータス・レジスタ502にはｎ−２の値が入力さ
れ、比較回路603 では割込み数設定レジスタ105 の設定
値ｎと減算ステータス・レジスタ502 の値ｎ−２を比較
して不一致信号を出力する。一方、比較回路604 では割
込み数設定レジスタ105 の設定値ｎとＦＩＦＯステータ
ス・レジスタ104 の値ｎ−１を比較して不一致信号を出
力する。何れの比較回路の結果も不一致であるため、検
出結果出力回路606 は検出信号を出力しない。また、Ｃ
ＰＵがＦＩＦＯメモリ102 に送信データを書き込むと、
ＦＩＦＯステータス・レジスタ104 の値はｎに増加す
る。一方、減算回路501 によって減算ステータス・レジ
スタ502 にはｎ−１の値が入力され、比較回路603 では
割込み数設定レジスタ105 の設定値ｎと減算ステータス
・レジスタ502 の値ｎ−１を比較して不一致信号を出力
する。一方、比較回路604 では割込み数設定レジスタ10
5の設定値ｎとＦＩＦＯステータス・レジスタ104 の値
ｎを比較して一致信号を出力する。しかし、比較回路60
3 の結果が不一致で一致検出フラグ回路605 のフラグが
セットされていないため、検出結果出力回路606 は検出
信号を出力しない。更に、ＣＰＵがＦＩＦＯメモリ102
に送信データを書き込むと、ＦＩＦＯステータス・レジ
スタ104 の値はｎ＋１に増加する。一方、減算回路501
によって減算ステータス・レジスタ502 にはｎの値が入
力され、比較回路603 では割込み数設定レジスタ105 の
設定値ｎと減算ステータス・レジスタ502 の値ｎを比較
して一致信号を出力する。一方、比較回路604 では割込
み数設定レジスタ105 の設定値ｎとＦＩＦＯステータス
・レジスタ104 の値ｎ＋１を比較して不一致信号を出力
する。しかし、比較回路604 の結果が不一致であるた
め、検出結果出力回路606 は検出信号を出力しない。以
下同様にして、ＣＰＵがＦＩＦＯメモリ102 に送信デー
タを書き込んでＦＩＦＯステータス・レジスタ104 の値
が割込み数設定レジスタ105 の設定値になっても、再
び、検出信号を出力しない。上記に説明した様に、ＦＩ
ＦＯメモリ内の送信データ数より１つ小さい送信データ
数を記憶し、特定の数と比較して一致の際にはフラグを
セットする手段を設ることにより、送信データが減少し
た場合のみを検出することを可能とした。
【００２６】実施例６．図11に本発明の第６の実施例を
示す。第６の実施例では第２の実施例で示した増加比較
回路202 の構成例を示す。図11に於て、104 はＦＩＦＯ
メモリ内に存在する並列データ数を示すＦＩＦＯステー
タス・レジスタ、105 はＦＩＦＯメモリ内の並列データ
数の特定の値を設定する割込み数設定レジスタ、601 は
ＦＩＦＯステータス・レジスタ104 の値を１つ加算させ
る加算器、602 はＦＩＦＯステータス・レジスタ104 の
値を１つ加算した値を記憶する加算ステータス・レジス
タ、603 は割込み数設定レジスタ105 の設定値と加算ス
テータス・レジスタ602 の値と一致検出を行なう比較回
路、604 は割込み数設定レジスタ105 の設定値とＦＩＦ
Ｏステータス・レジスタ104の値との一致検出を行なう
比較回路、605 は比較回路603 からの一致検出結果を受
けて次サイクルでフラグをセットする一致検出フラグ回
路、606 は一致検出フラグ回路605 にフラグがセットさ
れている時に比較回路604 の一致検出結果を出力する検
出結果出力回路を示す。
【００２７】以下に、本発明の第６の実施例の動作につ
いて説明をする。動作の様子をタイムチャートの図12に
示す。割込み数設定レジスタ105 に、ＦＩＦＯメモリ10
2 内の並列データ数が幾つまで増加したら割込みを発生
させるかを設定する。ここでは、第２の実施例の場合と
同様に”ｍ”を設定した場合について説明する。即ち、
ＦＩＦＯメモリ102 内に存在する並列データ数が”ｍ”
まで増加した場合に割込みを発生する様に設定した。第
２の実施例で説明した様にＦＩＦＯステータス・レジス
タ104 は受信シフタ201 から受信データをＦＩＦＯメモ
リ102 に入力する毎にレジスタの値を増加する。加算ス
テータス・レジスタ602 では、ＦＩＦＯステータス・レ
ジスタ104 の値を加算器601 で１つ加算した値が入力さ
れる。また、比較回路603 及び比較回路604 では、各レ
ジスタの値を常に比較している。即ち、比較回路603 で
は割込み数設定レジスタ105 の値と加算ステータス・レ
ジスタ602 の値を、比較回路604 では割込み数設定レジ
スタ105 とＦＩＦＯステータス・レジスタ104 の値を常
に比較している。比較回路603 では、ＦＩＦＯステータ
ス・レジスタ104 がｍ−１になった時に加算ステータス
・レジスタ602 にｍが入力され、割込み数設定レジスタ
105 の設定値ｍと比較を行なう。その際、一致している
事を検出して、一致検出フラグ回路605 に一致信号を出
力する。一致検出フラグ回路605 では、一致信号を受け
て次サイクルでフラグをセットする。一方、比較回路60
4 では、ＦＩＦＯステータス・レジスタ104 がｍ−１に
なった時に割込み数設定レジスタ105 の設定値ｍと比較
を行い、不一致であるため不一致信号を検出結果出力回
路606 に出力する。そのため、検出結果出力回路606で
は、フラグがどうであれ検出信号は出力されない。
【００２８】次に、ＦＩＦＯステータス・レジスタ104
の値が増加してｍになった時、比較回路603 では、加算
ステータス・レジスタ602 に入力されたｍ＋１の値と割
込み数設定レジスタ105 の設定値ｍと比較を行なう。そ
の際、不一致である事を検出して、一致検出フラグ回路
605 に不一致信号を出力する。一致検出フラグ回路605
では、不一致信号を受けて次サイクルでフラグをリセッ
トする。一方、比較回路604 では、ＦＩＦＯステータス
・レジスタ104 がｍになった時に割込み数設定レジスタ
105 の設定値ｍと比較を行い、比較結果が一致している
ため一致信号を検出結果出力回路606 に出力する。その
際、前サイクルで検出結果出力回路606 にフラグがセッ
トされているので、検出結果出力回路606 は比較回路60
4 の一致信号を検出信号として出力する。
【００２９】上記の様にＣＰＵは検出結果出力回路606
からの検出信号を受けて、ＦＩＦＯメモリ102 から受信
データを読み出す。その際、受信は連続的に行なわれて
おり、ＦＩＦＯステータス・レジスタ104 の値がｍより
大きくなっていることがありうる。図12のタイミングチ
ャートに示した様に、ＦＩＦＯステータス・レジスタ10
4 の値がｍ＋２になった時に、ＣＰＵが受信データを読
み出しにきた場合を以下に示す。ＦＩＦＯステータス・
レジスタ104 の値がｍ＋２になった時に、ＣＰＵがＦＩ
ＦＯメモリから受信データを読み出すとＦＩＦＯステー
タス・レジスタ104 の値はｍ＋１に減少する。一方、加
算回路601 によって加算ステータス・レジスタ602 には
ｍ＋２の値が入力され、比較回路603 では割込み数設定
レジスタ105 の設定値ｍと加算ステータス・レジスタ50
2 の値ｍ＋２を比較して不一致信号を出力する。一方、
比較回路604 では割込み数設定レジスタ105 の設定値ｍ
とＦＩＦＯステータス・レジスタ104 の値ｍ＋１を比較
して不一致信号を出力する。何れの比較回路の結果も不
一致であるため、検出結果出力回路606 は検出信号を出
力しない。また、ＣＰＵがＦＩＦＯメモリ102 から受信
データを読み出すと、ＦＩＦＯステータス・レジスタ10
4 の値はｍに減少する。一方、加算回路601 によって加
算ステータス・レジスタ602 にはｍ＋１の値が入力さ
れ、比較回路603 では割込み数設定レジスタ105 の設定
値ｍと加算ステータス・レジスタ602 の値ｍ＋１を比較
して不一致信号を出力する。一方、比較回路604 では割
込み数設定レジスタ105 の設定値ｍとＦＩＦＯステータ
ス・レジスタ104 の値ｍを比較して一致信号を出力す
る。しかし、比較回路603 の結果が不一致で一致検出フ
ラグ回路605 のフラグがセットされていないため、検出
結果出力回路606 は検出信号を出力しない。更に、ＣＰ
ＵがＦＩＦＯメモリ102 から受信データを読み出すと、
ＦＩＦＯステータス・レジスタ104 の値はｍ−１に減少
する。一方、加算回路601 によって加算ステータス・レ
ジスタ602 にはｍの値が入力され、比較回路603 では割
込み数設定レジスタ105 の設定値ｍと加算ステータス・
レジスタ602 の値ｍを比較して一致信号を出力する。一
方、比較回路604 では割込み数設定レジスタ105 の設定
値ｍとＦＩＦＯステータス・レジスタ104 の値ｍ−１を
比較して不一致信号を出力する。しかし、比較回路604
の結果が不一致であるため、検出結果出力回路606 は検
出信号を出力しない。以下同様にして、ＣＰＵがＦＩＦ
Ｏメモリ102 からの受信データの読み出しでＦＩＦＯス
テータス・レジスタ104 の値が割込み数設定レジスタ10
5 の設定値になっても、再び、検出信号を出力しない。
上記に説明した様に、ＦＩＦＯメモリ内の受信データ数
より１つ大きい送信データ数を記憶し、特定の数と比較
して一致の際にはフラグをセットする手段を設ることに
より、受信データが増加した場合のみを検出することを
可能とした。
【００３０】
【発明の効果】以上のように本発明にかかる半導体集積
回路装置によれば、割込み数設定レジスタにＦＩＦＯメ
モリ内の特定数を設定することで、ＦＩＦＯメモリ内の
残留送信データが前記特定数まで減少した特に、比較回
路が減少した事を検出して、ＣＰＵ等に割込み発生し
て、送信転送を中途で停止させることなく送信データを
供給し、連続転送を実現することができ、信頼性の向上
が図られる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体集積回路装置を
示す図である。
【図２】本発明の第１の実施例のタイミングチャートを
示す図である。
【図３】本発明の第２の実施例の半導体集積回路装置を
示す図である。
【図４】本発明の第２の実施例のタイミングチャートを
示す図である。
【図５】本発明の第３の実施例の半導体集積回路装置を
示す図である。
【図６】本発明の第３の実施例のタイミングチャートを
示す図である。
【図７】本発明の第４の実施例の半導体集積回路装置を
示す図である。
【図８】本発明の第４の実施例のタイミングチャートを
示す図である。
【図９】本発明の第５の実施例の半導体集積回路装置を
示す図である。
【図１０】本発明の第５の実施例のタイミングチャート
を示す図である。
【図１１】本発明の第６の実施例の半導体集積回路装置
を示す図である。
【図１２】本発明の第６の実施例のタイミングチャート
を示す図である。
【図１３】従来の直列データ転送装置を示す図である。
【符号の説明】
101 データ・バス 102 ＦＩＦＯメモリ 103 送信シフタ 104 ＦＩＦＯステータス・レジスタ 105 割込み数設定レジスタ 106 減少比較回路 201 受信シフタ 202 増加比較回路 301 一致検出回路 302 割込み信号生成回路 501 減算器 502 減算ステータス・レジスタ 601 加算器 602 加算ステータス・レジスタ 603 比較回路 604 比較回路 605 一致検出フラグ回路 606 検出結果出力回路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 直列のデータを転送する直列データ転送
    装置を有する半導体集積回路装置であって、 並列のデータを記憶し、前記記憶した並列のデータを前
    記直列のデータに変換し、前記直列のデータの一部であ
    る１ビットを１ビット毎に移動する機能を持った第１の
    記憶手段と、 複数の前記並列のデータを記憶し、前記記憶された複数
    の並列のデータを記憶した順に出力し、前記出力された
    複数の並列のデータを前記第１の記憶手段に入力する第
    ２の記憶手段と、 前記第２の記憶手段に記憶されている前記複数の並列の
    データの記憶数を示す第１の表示手段と、 前記第２の記憶手段に記憶される特定の前記並列のデー
    タの記憶数を記憶しておく第３の記憶手段と、 前記第１の表示手段の表示値と前記第３の記憶手段の記
    憶値とを比較する第１の比較手段とを備え、 前記第１の比較手段で、前記第１の表示手段の表示値が
    減少して前記第３の記憶手段の記憶値と一致した際に、
    比較結果を出力することを特徴とする半導体集積回路装
    置。
  2. 【請求項２】 直列のデータを転送する直列データ転送
    装置を有する半導体集積回路装置であって、 直列のデータの一部である１ビットを１ビット毎に移動
    し、前記直列データを並列データに変換し、データを記
    憶する機能を持った第４の記憶手段と、 複数の前記並列のデータを記憶し、前記第４の記憶手段
    からの前記並列のデータを入力とし、前記複数の並列の
    データを記憶した順に出力する第５の記憶手段と、 前記第５の記憶手段に記憶されている前記複数の並列の
    データの記憶数を示す第２の表示手段と、 前記第５の記憶手段に記憶される特定の前記並列のデー
    タの記憶数を記憶しておく第６の記憶手段と、 前記第２の表示手段の表示値と前記第６の記憶手段の記
    憶値とを比較する第２の比較手段とを備え、 前記第２の比較手段で、前記第２の表示手段の表示値が
    増加して前記第６の記憶手段の記憶値と一致した際に、
    比較結果を出力することを特徴とする半導体集積回路装
    置。
  3. 【請求項３】 直列のデータを転送する直列データ転送
    装置を有する半導体集積回路装置であって、 並列のデータを記憶し、前記記憶した並列のデータを前
    記直列のデータに変換し、前記直列のデータの一部であ
    る１ビットを１ビット毎に移動する機能を持った第１の
    記憶手段と、 複数の前記並列のデータを記憶し、前記記憶された複数
    の並列のデータを記憶した順に出力し、前記出力された
    複数の並列のデータを前記第１の記憶手段に入力する第
    ２の記憶手段と、 前記第２の記憶手段に記憶されている前記複数の並列の
    データの記憶数を示す第１の表示手段と、 前記第２の記憶手段に記憶される特定の前記並列のデー
    タの記憶数を記憶しておく第３の記憶手段と、 前記第１の表示手段の表示値と前記第３の記憶手段の記
    憶値とを比較する第３の比較手段と、 前記第３の比較手段から出力される第１の比較結果信号
    を入力し、前記第１の比較結果信号に応じて出力信号を
    生成する第１の信号生成手段とを備え、 前記第３の比較手段では前記第１の表示手段の表示値と
    前記第３の記憶手段の記憶値と一致した際に比較結果信
    号を出力し、前記信号生成手段では前記比較結果信号が
    入力される毎に状態を変えることを特徴とする半導体集
    積回路装置。
  4. 【請求項４】 直列のデータを転送する直列データ転送
    装置を有する半導体集積回路装置であって、 直列のデータの一部である１ビットを１ビット毎に移動
    し、前記直列データを並列データに変換し、データを記
    憶する機能を持った第４の記憶手段と、 複数の前記並列のデータを記憶し、前記第４の記憶手段
    からの前記並列のデータを入力とし、前記複数の並列の
    データを記憶した順に出力する第５の記憶手段と、 前記第５の記憶手段に記憶されている前記複数の並列の
    データの記憶数を示す第２の表示手段と、 前記第５の記憶手段に記憶される特定の前記並列のデー
    タの記憶数を記憶しておく第６の記憶手段と、 前記第２の表示手段の表示値と前記第６の記憶手段の記
    憶値とを比較する第４の比較手段と、 前記第４の比較手段から出力される第２の比較結果信号
    を入力し、前記第２の比較結果信号に応じて出力信号を
    生成する第２の信号生成手段とを備え、 前記第４の比較手段では前記第２の表示手段の表示値と
    前記第６の記憶手段の記憶値と一致した際に第２の比較
    結果信号を出力し、前記第２の信号生成手段では前記第
    ２の比較結果信号が入力される毎に状態を変えることを
    特徴とする半導体集積回路装置。
  5. 【請求項５】 第１の表示手段の表示値を入力とし、前
    記表示値を１つ減算する機能をもつ第１の減算手段と、 前記第１の減算手段の第１の計算結果を入力とし、前記
    第１の計算結果を記憶する第７の記憶手段と、 前記第３の記憶手段の記憶値と前記第７の記憶手段の記
    憶値とを比較する機能をもつ第５の比較手段と、 前記第３の記憶手段の記憶値と前記第１の表示手段の表
    示値とを比較する機能をもつ第６の比較手段と、 前記第５の比較手段から出力される第３の比較結果信号
    を入力とし、第３の比較結果信号を記憶する機能をもつ
    第８の記憶手段と、 前記第６の比較手段から出力される第４の比較結果信号
    を入力とし、前記第８の記憶手段に記憶されている記憶
    値に応じて第１の検出信号を生成する第３の信号生成手
    段とを備え、 前記第８の記憶手段では第３の比較結果信号を遅延して
    記憶し、前記第３の信号生成手段では前記遅延して記憶
    した記憶値に応じて第４の比較結果信号を前記第１の検
    出信号として出力することを特徴とする請求項１に記載
    の半導体集積回路装置。
  6. 【請求項６】 第２の表示手段の表示値を入力とし、前
    記表示値を１つ加算する機能をもつ第１の加算手段と、 前記第１の加算手段の第２の計算結果を入力とし、前記
    第２の計算結果を記憶する第９の記憶手段と、 前記第６の記憶手段の記憶値と前記第９の記憶手段の記
    憶値とを比較する機能をもつ第７の比較手段と、 前記第６の記憶手段の記憶値と前記第２の表示手段の表
    示値とを比較する機能をもつ第８の比較手段と、 前記第７の比較手段から出力される第５の比較結果信号
    を入力とし、第５の比較結果信号を記憶する機能をもつ
    第10の記憶手段と、 前記第８の比較手段から出力される第６の比較結果信号
    を入力とし、前記第10の記憶手段に記憶されている記憶
    値に応じて第２の検出信号を生成する第４の信号生成手
    段とを備え、 前記第10の記憶手段では第５の比較結果信号を遅延して
    記憶し、また、前記第４の信号生成手段では前記遅延し
    て記憶した記憶値に応じて第６の比較結果信号を前記第
    ２の検出信号として出力する事を特徴とする請求項２に
    記載の半導体集積回路装置。
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