JPH0713926A - バッファ制御回路及びその操作方法 - Google Patents

バッファ制御回路及びその操作方法

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JPH0713926A
JPH0713926A JP5101435A JP10143593A JPH0713926A JP H0713926 A JPH0713926 A JP H0713926A JP 5101435 A JP5101435 A JP 5101435A JP 10143593 A JP10143593 A JP 10143593A JP H0713926 A JPH0713926 A JP H0713926A
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    • G06F2205/102—Avoiding metastability, i.e. preventing hazards, e.g. by using Gray code counters

Abstract

(57)【要約】 【目的】 データバッファを介して互いに接続されるデ
ータバスまたはデータバス装置が異なるクロック周波数
及び他の異なる特性を有するデータまたは上位処理装置
のバッファ制御回路及び操作方法の提供。 【構成】 異なるクロック周波数、データ伝送幅及び／
または同期制御手段を有するデータバス（ａ，ｂ）を有
するコンピュータ装置において、データバッファ（１）
が、バス（ａ）から伝送されるデータを受け、このよう
なデータをバス（ｂ）に伝送するために使用される。こ
のデータバッファは、例えば書き込みアドレスカウンタ
（５）の形態で書き込みアドレス発生手段からバス
（ａ）によって制御され、書き込みアドレスは他のデー
タの受け取りに応答して各時に歩進され、続いてロード
カウンタ（８）がセットされる。ロードカウンタは特別
のコードを使用する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、バッファ制御回路及び
その操作方法に関する。
【０００２】
【従来の技術】コンピュータ装置は、多くの場合、異な
る特性を有するバス装置及びバスのコンセプトを有す
る。例えば、このようなバス装置またはバスコンセプト
は異なるクロック及び伝送周波数を有し、同期的にまた
は非同期的に作動し、異なる数のライン、異なるデータ
流の幅、また異なる長さを有する。それらは必要なら
ば、回路を結合することによってデータ処理装置内で互
いに接続される。また、接続回路は異なるバス装置また
はバスの速度差に適応するためのバッファを有する。例
えば、１つのバスから他のバスにコンピュータ装置内の
データを伝送する目的のために第１のバスがプロセッサ
及びその記憶装置に関連し、第２のバスが種々の入力／
出力装置と関連し、このデータは最初に接続回路に供給
され、その後、例えば、接続回路による遅延を最小に保
持する関連入力／出力装置のターミナルに送られる。
【０００３】１つのデータバスから他のデータバスにコ
ンピュータ装置内のデータを伝送するためのいわゆるピ
ンポンデータバッファを有するデータバッファは、例え
ばヨーロッパ特許出願０４１６２８１Ａ２から既知であ
る。この機構は、記憶装置のアレイ及び２つの独立した
ポートから成り、各ポートは、それ自身分かれたデータ
バス、アドレスバス及び制御バス並びにそれと関連した
回路を備えている。この既知のデータバッファにおい
て、このデータを記憶装置アレイの第１の部分に書き込
むために１つのデータバスからデータを受け取るための
独立ポートに書き込み回路が接続されている。このバッ
ファ内の書き込み回路は、記憶装置アレイの第２の部分
から同時に読み取るための他の独立したポートに接続さ
れている。読み取りデータは他のデータバスに転送され
る。それに関連して記憶装置のアレイの第１及び第２の
部分のための読み取り及び書き込み作用を行うことがで
きる操作制御ロジックが説明される。さらに、一対の２
重のポート記憶機構がデータを伝送するために作用し、
第１のバスが大きいデータ幅を有し、第２のバスが小さ
いデータ幅を有する回路例が説明される。
【０００４】さらに、１９８４年、６月にＩＢＭＴＤＢ
第２７巻、第１Ａ号第３３４から３３７頁において、２
つの異なるデータバス装置の間にデータバスを有する回
路構成が説明されている。この記事は、異なる特性を有
する２つのデータバス装置の間でデータをどのように転
送するかという問題に対する典型的な解決法を説明し、
２重ポートの使用は技術的な観点から比較的に複雑であ
る。説明した制御回路は多数の技術的な回路装置を含
む。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、データバッファを介して互いに接続されるデータバ
スまたはデータバス装置が異なるクロック周波数及び他
の異なる特性を有するデータまたは上方処理装置のバッ
ファ用の制御回路及び操作方法を提供することにある。
【０００６】他の目的は、２つのバスのクロックパルス
のシーケンスを考慮して回路内でロードカウンタとして
使用され、また実施され、すなわち、コードの使用、そ
の発生及びポインタのリセットとして書き込むアドレス
ポインタのタイプを改良することである。
【０００７】
【課題を解決するための手段及び作用】制御回路のため
の本発明による解決法は、特許請求の範囲第１項の特徴
部に存在し、またバッファまたはその制御回路を制御し
または操作する方法は特許請求の範囲第４項の特徴部に
ある。
【０００８】非常に重要な要因は、この場合に書き込み
部分と読み取り部分との間のアドレスポインタを変化さ
せることによってではなくロードカウンタとして実施さ
れる書き込みアドレスポインタのタイプである。要する
にこの場合に重要なのはコードの使用であり、アドレス
ポインタの発生及びリセット並びに時間制御の使用であ
る。
【０００９】本発明による制御回路を使用する環境はバ
ッファの書き込み部分において読み取り部分（２７ｎ
ｓ）におけるよりも短い時間（２０ｎｓ）で同期的なロ
ジックの素子から成る。２つのクロックシーケンスは相
互接続されておらず、それらの値は技術的な開発に応答
して変化する。従って、書き込み及び読み取り部分の間
の移行は、同期せず非同期である。読み取り部分はアド
レスカウンタが更新されるならば、いつでも書き込みア
ドレスポインタを走査することができる。２進コード化
されたポインタにおいて、０１１から１００への移行中
に８つの可能な組み合わせのすべてが生じ、これは、も
ちろん種々の誤った解釈及び制御プロセスに導く場合が
ある。ポインタが変化しない期間は、通常遅い読み取り
部分によって２つの走査操作を可能にする程長くはなく
選択されたコードは単一の走査操作が各場合に定義され
た結果を得、最も悪い場合に古い内容または通常新しく
更新された値を得るように選択される。従って、最も悪
い場合にわずかに１サイクルだけの遅延がある。この回
路による「データ利用可能」信号の発生は、１サイク
ル、すなわち２７ナノ秒の間に同期用のラッチ回路がそ
の機能を危険にさらすことなく２０ナノ秒の最大の間隔
の間に準安定している。また選択されたコードは、最大
値として１つのラッチ回路を走査中に準安定になること
を保証する。バッファの操作は、それをできるだけ早く
読み取り、全体の内容を読み取った後にだけ再び書き込
まれる。従って、読み取り部分はアドレスポインタのリ
セットを開始し、例えばロードカウンタの形態のアドレ
スポインタの同期のためのラッチ回路がリセットされた
後のみ、この操作モードを終了させる。
【００１０】
【実施例】性能的な理由により、同期的な操作プロトコ
ルを有するバスシステムは、図１のコンピュータ装置に
おいて、時々使用される。このようなバスのラインの
数、幅または延長部が制限されるから、このような装置
は、多くの場合に、異なるサイクル時間を有するいくつ
かのバスを備えている。それらは接続回路によって、必
要ならばインターフェイス回路を有するバッファによっ
て相互に接続される。
【００１１】このような複合構造におけるデータは異な
る長さのブロックの形態で伝送されるが、定義される最
大の長さがある。結合回路は、接続されるバスの速度差
に対応するためのバッファを有する。
【００１２】図１は２つのバッファａ及びｂを有するコ
ンピュータ装置を示す。このプロセッサ及びその記憶装
置はバスａに接続され、種々の入力／出力装置Ｉ／Ｏは
バスｂに接続されている。記憶装置から出力されるデー
タは、まず接続回路に供給され、次にＩ／Ｏターミナル
に供給される。接続回路による遅延は最小でなければな
らない。
【００１３】図２は、接続回路が関連するアクセスロジ
ック回路を有するバッファのブロック図を示す。
【００１４】図２の回路図のデータの流れ及び操作を以
下に詳細に説明する。
【００１５】図１及び図２のコンピュータ装置からのデ
ータ流の中央部分は、バスからバスｂに伝送されるデー
タを受けるデータバッファ１である。
【００１６】このデータバッファは、２つの論理ブロッ
クによって制御される。書き込みアドレス発生器回路５
によって、トップ（バスａ）での他のデータの受け取り
に応答して書き込み記憶装置のアドレス及びロードカウ
ンタ８が歩進される。本発明の基本的なコンポーネント
のロードカウンタ８は、接続された同期ロジック９にお
いて、図２の底部（バスｂ）で高速で変換され、クロッ
ク装置に誤った信号なしに（ｇｌｉｔｃｈ−ｆｒｅｅ）
に送られる特別なコードによって操作される。
【００１７】底部において、データバッファは読み取り
アドレスを発生する論理回路６によって制御される。こ
のアドレスはロードカウンタ８のコードにおいて比較可
能なコードに変換され、同期バッファ９内にラッチされ
たカウンタの内容と比較器１０によって比較される。こ
の比較の結果は、データバッファ１及び「データ利用可
能」を信号化する出力レジスタ１２の出力３，４を制御
する。
【００１８】さらに、リセットロジック１１は次のデー
タブロックの伝送のためにデータバッファを条件付ける
リセット信号を発生する。
【００１９】図２の回路はデータ用のレシーバ２を備え
たデータバッファ１と、データ出力用のトランスミッタ
４が続く出力レジスタ３とから成る。出力レジスタ３は
可能な回路の実施例の各々においては必要ではない。デ
ータバッファ１は書き込みアドレス発生回路５及び読み
取りアドレス発生回路６によって制御される。書き込み
アドレス発生回路５は、レシーバ７を通って並びにロー
ドカウンタ８を通って「データ利用可能」制御信号を受
ける。このロードカウンタ８は、コンパレータ１０に接
続された出力側を有する同期化回路部９に接続されてい
る。コンパレータ１０の出力は、リセットロジック１１
を介してロードカウンタ８及び出力レジスタ１２，読み
取りアドレス発生器６及びデータバッファ１の出力レジ
スタ３に供給される。さらにコンパレータ１０は、コー
ド回路１３を通って読み取りアドレス発生回路６から入
力信号を受ける。「データ利用可能」信号は、各アプリ
ケーションによって、出力レジスタ１２に続くトランス
ミッタ１２′に現れる。
【００２０】あらかじめ定められたデータ幅を有する図
３のデータバッファは、４ワードまで記憶することがで
きると仮定する。ロードされるデータアイテムまたはワ
ードは「データロード（ｂ）」信号によって利用可能と
される。ローディングは各サイクル、すなわち２つの連
続するワードの間の２０サイクルまでの間隔で生じる。
信号（ｂ）の書き込みパルスはロードカウンタ８並びに
書き込みアドレスまたはポインタを歩進させるために使
用される。各操作の始めにおいて、読み取りアドレス、
書き込みアドレス及びロードカウンタ８は、出力または
リセット状態にある。読み取りアドレスがリセット状態
にあるとき、図３のロジック回路３４から３７は、それ
らの出力端で信号「１」を放出する。「データロード
（ｂ）」信号が、例えば１サイクルの間に作動状態に変
化するとき、データはデータバッファ１のアドレス０で
記憶される。クロックパルス、書き込みアドレスが歩進
した後、ラッチ回路２３はセットされる。またラッチ回
路３０は、関連するクロックパルスが加えられるとすぐ
にセットされる。このように回路３９用の基本的な状態
が満たされると、回路３９はアクティブになる。出力レ
ジスタ３が準備状態になると、次のクロックパルスに応
答してその中に記憶されたデータが出力端４０に送られ
る。同じクロックパルスは読み取りアドレス３８を歩進
させ、ラッチ回路４１を「１」に設定する。この歩進は
アドレスビットを「０」から「１」に変化させ、その結
果、コンプリメンタリスイッチ信号が回路３４の出力端
で利用可能になる。「データロード」信号が受け取られ
ない限り、ＡＮＤ回路３９は非作動状態に戻り、すなわ
ち、例えば他の「データロード」信号が受け取られない
ならばアクティブ状態のままである。この「データロー
ド」パルスはラッチ回路２７が続くラッチ回路２５をセ
ットする。仮定される２７ナノ秒の範囲内のクロックパ
ルスはラッチ回路３１をセットし、またラッチ回路３２
をセットする。２７ナノ秒の範囲内のラッチ回路は、そ
れらのデータ入力がクロックパルスに関して時間的にあ
まりにも接近して変化するとき、準安定になる。ＡＮＤ
回路３９がアクティブである限り、データはデータバッ
ファ１から読まれる。４番目のワードが読まれた後、Ａ
ＮＤ回路３９で最後のＡＮＤファンクションをトリガす
る読み取りアドレスの最後のビットがアクティブにな
り、ラッチ回路４３がセットされる。ラッチ回路４３の
出力信号がラッチ回路２３，２５，２７及び２９をリセ
ットにする。さらに、ラッチ回路４４がセットされる。
ロードカウンタ８がリセットされた後、同期回路部９の
ラッチ回路３０乃至３３は、それらの関連するクロック
信号に続く。このように回路４２の条件が満たされ、リ
セットドミナント（ｒｅｓｅｔ−ｄｏｍｉｎａｎｔ）で
あるラッチ回路がリセットされる。リセットされた後、
回路４５の入力信号はその真の状態にあり、リセットの
要求が読み取りアドレス用に供給される。このようにこ
の回路の次のサイクルにおいて、新しい操作が開始され
る。
【００２１】図３の回路構成の説明した操作は、図４の
時間のダイヤグラムから容易に理解することができる。
図４の始めにおいて、小さい円内の数字は図３の円の各
点と同様の順序に現れる。このように図４の時間ダイヤ
グラムは、図３の回路及びその操作の回路によって容易
に理解できよう。図４の上方部分は、特定の時間のワー
ドアドレスを示し、下方部分は読み取りアドレスを示
す。準分割部分は、上方部分のクロック周波数が下方の
周波数より高く、すなわち、仮定された２０ナノ秒が書
き込み部分に適用され、仮定された２７ナノ秒が読み取
り部分に適用される。
【００２２】図５は、図２の変形例であり、特に図２の
入力／出力レジスタが省略されている。要するに、これ
は制御及び読み込み及び読み出しが別のレジスタによっ
ては行われず、トランスミッタ４及び１２′で、トラン
スミッタ４及び１２′、またはデータバッファの出力端
で直接行われることを意味する。また、純粋なカウンタ
回路として実施される代わりに、ロードカウンタ８がコ
ード化され、歩進するレジスタの形態をとることが指摘
される。コンバータまたはコード回路１３及びコンパレ
ータは組み合わされた回路として設計されてもよい。し
かしながら、このような回路の基準は本発明の概念にほ
とんど影響を与えない。また、どのようなラッチ回路ま
たは技術的に等価な回路も個々のレジスタまたは論理回
路段及びカウンタ用に使用されるかは全体として無関係
である。図２及び図２の回路の操作は等価であるから、
さらに詳細な説明は省略する。
【００２３】
【発明の効果】本発明によれば、データバッファを介し
て互いに接続されるデータバスまたはデータバス装置が
異なるクロック周波数及び他の異なる特性を有するデー
タまたは上位装置のバッファのための制御を実現するこ
とができる。
【図面の簡単な説明】
【図１】関連する回路を有するバッファの構成を示すブ
ロック図。
【図２】データバッファ用の制御回路の構成を詳細に示
すブロック図。
【図３】データバッファ用の制御回路の構成をより詳細
に示すブロック図。
【図４】図３による回路構成用の時間ダイヤグラム。
【図５】データバッファ用の制御回路の変形例を示すブ
ロック図。
【符号の説明】
５ 書き込みアドレス発生回路 ８ ロードカウンタ ９ 接続された同期化ロジック １０ コンパレータ １２ 出力レジスタ １３ コードコンバータ ２３，２５，２７，２９ ラッチ回路 ３９ ＡＮＤ回路 ４０ 出力部 ４３ ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロルフ、ヒルゲンドルフ ドイツ連邦共和国ベープリンゲン、ヘーレ ンアルバー、シュトラーセ、44

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】異なる周波数を有する非同期クロック周波
    数によって制御される読み取り及び書き込みサイクルを
    制御するための読み取り及び書き込み部分を有する、２
    つの異なるデータのバスシステムまたは上方処理装置の
    間のバッファ用制御回路において、ロードカウンタは書
    き込みアドレスカウンタまたはポインタに関連し、書き
    込みアドレスカウンタまたはポインタは、非同期バッフ
    ァレジスタに接続され、データバッファの読み取りアド
    レスカウンタまたはポインタはコンバータに接続され、
    該コンバータは同期バッファレジスタに連結された次の
    比較回路に接続され、該比較回路の出力端はロードカウ
    ンタのリセットロジックに接続され、歩進のために前記
    読み取りアドレスカウンタ、データ用出力端及び「デー
    タ利用可能」信号用の回路に接続されることを特徴とす
    るバッファ用制御回路。
  2. 【請求項２】書き込みアドレスカウンタに関連するロー
    ドカウンタは、インターフェイスを有するＡＮＤ回路を
    有するフリップフロップまたはラッチ回路から成り、連
    結された同期バッファはフリップフロップまたはラッチ
    回路からなり、前記同期バッファの段数はロードカウン
    タの段数に合致することを特徴とする請求項１に記載の
    バッファ制御回路。
  3. 【請求項３】読み取り及び書き込みアドレスカウンタ
    は、関連するアドレスポインタを含むレジスタとして設
    計され、発生した読み取りアドレスは、コンバータまた
    はデコーダによってロードカウンタのコードと比較可能
    なコードに変換され、該ロードカウンタの出力値と比較
    され、比較回路の他の入力端に供給され、比較回路の結
    果は、データバッファの出力端または出力レジスタを直
    接制御し、「データ利用可能」の信号を発生することを
    特徴とする請求項１または２に記載のバッファ制御回
    路。
  4. 【請求項４】データバッファで受けられたデータに応答
    して書き込みアドレス及びロードカウンタが歩進され、
    該ロードカウンタ内のコードと比較することができるコ
    ードに変換される読み取りアドレスを発生する回路によ
    って制御され、コンパレータの結果は前記バッファの出
    力端または出力レジスタを直接に制御し、「データ利用
    可能」信号及びさらに次のデータブロックの伝送のため
    に制御回路を条件づけるリセット信号を発生することを
    特徴とする請求項１から３のいずれか一項に記載のバッ
    ファ制御回路の操作方法。
  5. 【請求項５】書き込み及び読み取りアドレスの発生が非
    同期的に制御され、バッファの読み取り制御はロードカ
    ウンタが更新されるときの他いずれの時間においてもロ
    ードカウンタを走査することができ、読み取りアドレス
    のコード及び遅い読み取り回路の設計は、速い書き込み
    アドレスポインタの走査またはロードカウンタが一定の
    結果を安定して生み出すように選択されることを特徴と
    する請求項４に記載のバッファ制御回路の操作方法。
  6. 【請求項６】走査は、最も悪い場合に古い内容を生成
    し、正常な場合に新しく歩進された値を生成することを
    特徴とする請求項５に記載のバッファ制御回路の操作方
    法。
  7. 【請求項７】データバッファは完全な内容が読み出され
    た後に、さらに書き込むために利用可能であり、読み取
    りアドレスポインタまたは読み取りアドレスカウンタは
    書き込みアドレスポインタまたは書き込みアドレスカウ
    ンタのリセットを開始し、ロードカウンタに続いて同期
    バッファの関連するラッチ回路がリセットされた後のみ
    操作モードを終了させることを特徴とする請求項５また
    は６に記載のバッファ制御回路の操作方法。
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