JPH04279945A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH04279945A JPH04279945A JP2417522A JP41752290A JPH04279945A JP H04279945 A JPH04279945 A JP H04279945A JP 2417522 A JP2417522 A JP 2417522A JP 41752290 A JP41752290 A JP 41752290A JP H04279945 A JPH04279945 A JP H04279945A
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- 238000000034 method Methods 0.000 claims description 13
- 230000004044 response Effects 0.000 claims description 6
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- 230000000873 masking effect Effects 0.000 claims 1
- 238000012546 transfer Methods 0.000 abstract description 24
- 238000012545 processing Methods 0.000 description 41
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はメモリ回路に関し、特に
、パイプライン処理を実現する高速アクセスに適したメ
モリ回路に関する。
、パイプライン処理を実現する高速アクセスに適したメ
モリ回路に関する。
【０００２】
【従来の技術】従来から論理デバイスの高速化が要求さ
れており、かかる高速化実現のためにパイプライン方式
の制御が演算回路等に広く採用されている。ところが、
パイプライン方式で制御される論理デバイスのデータバ
スに直結されるランダムアクセスメモリは、パイプライ
ン制御時に、データバスを介した書き込みデータの転送
と該転送された書き込みデータのメモリへの書き込み処
理、および、メモリからのデータの読み出し処理と該読
み出されたデータの転送をそれぞれパイプライン制御の
１ステージで実行していた。すなわち、データの転送処
理はそのデータに関する書き込みまたは読み出し処理と
異なるステージに分割されることなく実行されていた。 これは、データの転送処理をメモリへの書き込みまたは
読み出しから分離すると、書き込み処理と読み出し処理
とでは、順序が逆になり、パイプライン処理の連続性が
維持できなくなるからである。
れており、かかる高速化実現のためにパイプライン方式
の制御が演算回路等に広く採用されている。ところが、
パイプライン方式で制御される論理デバイスのデータバ
スに直結されるランダムアクセスメモリは、パイプライ
ン制御時に、データバスを介した書き込みデータの転送
と該転送された書き込みデータのメモリへの書き込み処
理、および、メモリからのデータの読み出し処理と該読
み出されたデータの転送をそれぞれパイプライン制御の
１ステージで実行していた。すなわち、データの転送処
理はそのデータに関する書き込みまたは読み出し処理と
異なるステージに分割されることなく実行されていた。 これは、データの転送処理をメモリへの書き込みまたは
読み出しから分離すると、書き込み処理と読み出し処理
とでは、順序が逆になり、パイプライン処理の連続性が
維持できなくなるからである。
【０００３】図４は、このようなパイプライン制御に使
用される従来のメモリ回路を示しており、上述のように
、データの転送とメモリ回路への書き込みまたは読み出
しは同一ステージで実行される。図４において、４１は
ランダムアクセスメモリであり、このランダムアクセス
メモリ４１は読み出し／書き込み制御線４２で指定され
るモードで機能し、アドレスポインタ４３で指定される
アドレスにデータバス４４上のデータを書き込み、また
は読み出しを実行する。
用される従来のメモリ回路を示しており、上述のように
、データの転送とメモリ回路への書き込みまたは読み出
しは同一ステージで実行される。図４において、４１は
ランダムアクセスメモリであり、このランダムアクセス
メモリ４１は読み出し／書き込み制御線４２で指定され
るモードで機能し、アドレスポインタ４３で指定される
アドレスにデータバス４４上のデータを書き込み、また
は読み出しを実行する。
【０００４】図４に示されているメモリ回路は、パイプ
ライン制御を構成する各々のステージｎ，ｎ＋１，ｎ＋
２，ｎ＋３，ｎ＋４でデータバスの転送と、ランダムア
クセスメモリ４１への書き込み処理Ｗまたは読み出し処
理Ｒ（以下、書き込み処理と読み出し処理とをメモリ処
理という）とを完了する。
ライン制御を構成する各々のステージｎ，ｎ＋１，ｎ＋
２，ｎ＋３，ｎ＋４でデータバスの転送と、ランダムア
クセスメモリ４１への書き込み処理Ｗまたは読み出し処
理Ｒ（以下、書き込み処理と読み出し処理とをメモリ処
理という）とを完了する。
【０００５】従来のメモリ回路がデータの転送とメモリ
処理とを異なるステージで実行すると、図６に示されて
いるように、一連のデータＤ１，Ｄ２，Ｄ３の書き込み
処理と他の一連のデータＤ５，Ｄ６との書き込み処理と
の間に、データＤ４の読み出し処理が介在すると、ステ
ージｎ＋３，ｎ＋４はデータＤ３の書き込みとデータＤ
４の読み出しのみ実行され、データの転送はなされない
。続く、ステージｎ＋５，ｎ＋６は読み出されたデータ
Ｄ４の転送と、新たな書き込みデータＤ５の転送だけで
、メモリ処理は何等実行されない。
処理とを異なるステージで実行すると、図６に示されて
いるように、一連のデータＤ１，Ｄ２，Ｄ３の書き込み
処理と他の一連のデータＤ５，Ｄ６との書き込み処理と
の間に、データＤ４の読み出し処理が介在すると、ステ
ージｎ＋３，ｎ＋４はデータＤ３の書き込みとデータＤ
４の読み出しのみ実行され、データの転送はなされない
。続く、ステージｎ＋５，ｎ＋６は読み出されたデータ
Ｄ４の転送と、新たな書き込みデータＤ５の転送だけで
、メモリ処理は何等実行されない。
【０００６】もし、書き込み処理または読み出し処理の
みが連続して実行されるなら、データの転送とメモリ処
理とを別のステージで実行すると、平均メモリアクセス
時間は、大幅に短縮される。例えば、データバス転送と
、メモリへの書き込みまたは読み出しが同一時間Ｔで実
行されると仮定すると、書き込みまたは読み出しが連続
してＮ回実行されたときの平均アクセス時間Ｓは、（Ｎ
＋１／Ｎ）Ｔで表すことができ、Ｎを無限に大きくする
と、平均アクセス時間Ｓは時間Ｔに限りなく近づく。
みが連続して実行されるなら、データの転送とメモリ処
理とを別のステージで実行すると、平均メモリアクセス
時間は、大幅に短縮される。例えば、データバス転送と
、メモリへの書き込みまたは読み出しが同一時間Ｔで実
行されると仮定すると、書き込みまたは読み出しが連続
してＮ回実行されたときの平均アクセス時間Ｓは、（Ｎ
＋１／Ｎ）Ｔで表すことができ、Ｎを無限に大きくする
と、平均アクセス時間Ｓは時間Ｔに限りなく近づく。
【０００７】ところが、書き込み処理と読み出し処理と
が交互に実行されると、図６で説明したように、データ
転送およびメモリ処理のいずれか一方のみしか実行でき
ないステージが頻繁に発生し、平均アクセス時間がパイ
プライン制御の採用にもかかわらす向上しない。したが
って、従来のメモリ回路では、平均アクセス時間の大幅
な向上が期待できる場合があるにもかかわらず、データ
転送とメモリ処理とを別ステージに分離せず、同一のス
テージで実行していた。
が交互に実行されると、図６で説明したように、データ
転送およびメモリ処理のいずれか一方のみしか実行でき
ないステージが頻繁に発生し、平均アクセス時間がパイ
プライン制御の採用にもかかわらす向上しない。したが
って、従来のメモリ回路では、平均アクセス時間の大幅
な向上が期待できる場合があるにもかかわらず、データ
転送とメモリ処理とを別ステージに分離せず、同一のス
テージで実行していた。
【０００８】
【発明が解決しようとする課題】上述のように、従来の
メモリ回路は、データの転送とメモリ処理とを同一のス
テージで実行していたので、各ステージの所用時間はデ
ータの転送に要する時間とメモリ処理に要する時間の和
となり、平均アクセス時間Ｓはこの和より短縮できない
という問題点があった。
メモリ回路は、データの転送とメモリ処理とを同一のス
テージで実行していたので、各ステージの所用時間はデ
ータの転送に要する時間とメモリ処理に要する時間の和
となり、平均アクセス時間Ｓはこの和より短縮できない
という問題点があった。
【０００９】例えば、データがデータバス４４上を転送
されるのに３０ナノ秒を要し、ランダムアクセスメモリ
４１へのデータの書き込みまたは読み出しに３０ナノ秒
を要するとすると、パイプラインの各ステージは６０ナ
ノ秒より短くできず、他の論理デバイスでパイプライン
制御による高速化が図られても、従来のメモリ回路がパ
イプライン制御システムの高速化を妨げていた。
されるのに３０ナノ秒を要し、ランダムアクセスメモリ
４１へのデータの書き込みまたは読み出しに３０ナノ秒
を要するとすると、パイプラインの各ステージは６０ナ
ノ秒より短くできず、他の論理デバイスでパイプライン
制御による高速化が図られても、従来のメモリ回路がパ
イプライン制御システムの高速化を妨げていた。
【００１０】事実、パイプライン制御システムの高速化
は、演算回路等の論理デバイスではなく、バスおよびメ
モリ回路で制限されることが多く、演算回路等と同様に
高速でアクセスできるメモリ回路が要望されていた。
は、演算回路等の論理デバイスではなく、バスおよびメ
モリ回路で制限されることが多く、演算回路等と同様に
高速でアクセスできるメモリ回路が要望されていた。
【００１１】
【課題を解決するための手段】本発明の要旨は、複数ア
ドレスを有するランダムアクセスメモリと；システムデ
ータバスと；システムデータバスとランダムアクセスメ
モリとの間に設けられ書き込みモード時にシステムデー
タバス上の書き込みデータを順次保持するファーストイ
ンファーストアウト型バッファ回路と；システムアドレ
スバス上のデータに基づきアドレスを算出するアドレス
算出回路と；アドレスを保持しランダムアクセスメモリ
のアドレス位置を指定するポインタ回路と；第１選択信
号と第２選択信号とに応答してランダムアクセスメモリ
からの読み出しデータバスとファーストインファースト
アウト型バッファ回路からのデータバスのいずれかを選
択しシステムデータバスに接続する第１選択回路と；ア
ドレス算出回路に接続しアドレスを保持するシフト回路
と；書き込み／読み出し制御信号に応答してアドレス算
出回路からのアドレスバスとシフト回路からのアドレス
バスとのいずれかを選択しポインタ回路に接続する第２
選択回路と；書き込み／読み出し制御信号に基づきラン
ダムアクセスメモリにモード指定信号を、ファーストイ
ンファーストアウト型バッファ回路に第１制御信号を、
第１選択回路に第１選択信号を、シフト回路に第２制御
信号を供給する制御信号発生回路と；シフト回路からの
アドレスとポインタ回路からのアドレスとを比較して第
２選択信号を発生する比較回路とを備えたことである。
ドレスを有するランダムアクセスメモリと；システムデ
ータバスと；システムデータバスとランダムアクセスメ
モリとの間に設けられ書き込みモード時にシステムデー
タバス上の書き込みデータを順次保持するファーストイ
ンファーストアウト型バッファ回路と；システムアドレ
スバス上のデータに基づきアドレスを算出するアドレス
算出回路と；アドレスを保持しランダムアクセスメモリ
のアドレス位置を指定するポインタ回路と；第１選択信
号と第２選択信号とに応答してランダムアクセスメモリ
からの読み出しデータバスとファーストインファースト
アウト型バッファ回路からのデータバスのいずれかを選
択しシステムデータバスに接続する第１選択回路と；ア
ドレス算出回路に接続しアドレスを保持するシフト回路
と；書き込み／読み出し制御信号に応答してアドレス算
出回路からのアドレスバスとシフト回路からのアドレス
バスとのいずれかを選択しポインタ回路に接続する第２
選択回路と；書き込み／読み出し制御信号に基づきラン
ダムアクセスメモリにモード指定信号を、ファーストイ
ンファーストアウト型バッファ回路に第１制御信号を、
第１選択回路に第１選択信号を、シフト回路に第２制御
信号を供給する制御信号発生回路と；シフト回路からの
アドレスとポインタ回路からのアドレスとを比較して第
２選択信号を発生する比較回路とを備えたことである。
【００１２】
【発明の作用】上記構成にかかるメモリ回路は、読み出
しモード時に、アドレス算出回路で算出されるアドレス
を直接第２選択回路からポインタ回路に供給し、ランダ
ムアクセスメモリから読み出されたデータは第１選択回
路からデータバス上に転送される。
しモード時に、アドレス算出回路で算出されるアドレス
を直接第２選択回路からポインタ回路に供給し、ランダ
ムアクセスメモリから読み出されたデータは第１選択回
路からデータバス上に転送される。
【００１３】書き込みモードに移行すると、アドレスは
シフト回路を介して第２選択回路からポインタ回路に供
給され、書き込みデータはファーストインファーストア
ウト型バッファ回路に一次的に保持される。ファースト
インファーストアウト型バッファ回路は制御信号発生回
路から供給される第１制御信号に応答して書き込みデー
タをランダムアクセスメモリに供給する。書き込みモー
ドと読み出しモードどではアドレスの発生とデータ転送
のタイミングが異なるが、シフト回路とファーストイン
ファーストアウト型バッファ回路が制御信号発生回路の
制御下でタイミングを調整する。
シフト回路を介して第２選択回路からポインタ回路に供
給され、書き込みデータはファーストインファーストア
ウト型バッファ回路に一次的に保持される。ファースト
インファーストアウト型バッファ回路は制御信号発生回
路から供給される第１制御信号に応答して書き込みデー
タをランダムアクセスメモリに供給する。書き込みモー
ドと読み出しモードどではアドレスの発生とデータ転送
のタイミングが異なるが、シフト回路とファーストイン
ファーストアウト型バッファ回路が制御信号発生回路の
制御下でタイミングを調整する。
【００１４】
【実施例】以下、本発明の実施例を説明する。
【００１５】図１は本発明の第１実施例を示すブロック
図であり、ランダムアクセスメモリ１は２４ビット、１
０２４ワードのメモリセルで構成されており、ランダム
アクセスメモリ１のアドレスはアドレスバス１０９上の
ポインタ２の出力アドレス信号をプリデコーダ１４で複
合して指定される。なお、以後の説明でアドレスバスと
アドレス信号は同一の符号で特定することがある。本実
施例のランダムアクセスメモリ（本実施例に関する図で
はＲＡＭと略されている）１は４０ナノ秒でデータの書
き込みおよび読み出しを実行する。
図であり、ランダムアクセスメモリ１は２４ビット、１
０２４ワードのメモリセルで構成されており、ランダム
アクセスメモリ１のアドレスはアドレスバス１０９上の
ポインタ２の出力アドレス信号をプリデコーダ１４で複
合して指定される。なお、以後の説明でアドレスバスと
アドレス信号は同一の符号で特定することがある。本実
施例のランダムアクセスメモリ（本実施例に関する図で
はＲＡＭと略されている）１は４０ナノ秒でデータの書
き込みおよび読み出しを実行する。
【００１６】ファーストイン、ファーストアウト（以下
、ＦＩＦＯと略す）型バッファ３は２４ビット、２段の
構成であり、アンドゲート４の出力信号（ＦＩＦＯ入力
クロック）に応答してデータバス１００上の２４ビット
データを前段にラッチする。ＦＩＦＯバッファ３の後段
が空状態（有効なデータを保持していない状態）になる
と、前段にラッチされた２４ビットデータは後段に転送
される。ＦＩＦＯバッファ３はアンドゲート５の出力信
号（ＦＩＦＯ出力クロック）にも応答して、データを出
力する。ＦＩＦＯバッファ３の後段に保持されている２
４ビットデータはランダムアクセスメモリ１に転送され
るが、アンドゲート５の出力信号の立ち上がりで無効と
され、ＦＩＦＯバッファ３の後段は空状態になる。
、ＦＩＦＯと略す）型バッファ３は２４ビット、２段の
構成であり、アンドゲート４の出力信号（ＦＩＦＯ入力
クロック）に応答してデータバス１００上の２４ビット
データを前段にラッチする。ＦＩＦＯバッファ３の後段
が空状態（有効なデータを保持していない状態）になる
と、前段にラッチされた２４ビットデータは後段に転送
される。ＦＩＦＯバッファ３はアンドゲート５の出力信
号（ＦＩＦＯ出力クロック）にも応答して、データを出
力する。ＦＩＦＯバッファ３の後段に保持されている２
４ビットデータはランダムアクセスメモリ１に転送され
るが、アンドゲート５の出力信号の立ち上がりで無効と
され、ＦＩＦＯバッファ３の後段は空状態になる。
【００１７】信号線１０２、１０３はクロック信号ＣＬ
１、ＣＬ２を供給しており、クロック信号ＣＬ１、ＣＬ
２はいずれも４０ナノ秒のサイクル時間である。ランダ
ムアクセスメモリ１はクロック信号ＣＬ２に同期して書
き込み処理、および読み出し
１、ＣＬ２を供給しており、クロック信号ＣＬ１、ＣＬ
２はいずれも４０ナノ秒のサイクル時間である。ランダ
ムアクセスメモリ１はクロック信号ＣＬ２に同期して書
き込み処理、および読み出し
【００１８】ラッチ回路１３はランダムアクセスメモリ
１から読み出されたデータをクロック信号ＣＬ２の立ち
上がりから次の立ち上がりまでの間ラッチする。処理を
実行する。
１から読み出されたデータをクロック信号ＣＬ２の立ち
上がりから次の立ち上がりまでの間ラッチする。処理を
実行する。
【００１９】読み出し、書き込み制御信号（以下、Ｒ／
Ｗ信号と略す）１０４は、アドレス算出回路６からアド
レスバス１０５に出力されるアドレス信号がランダムア
クセスメモリ１の読み出しアドレスと書き込みアドレス
のいずれを表しているかを指定しており、１０ビットの
アドレスバス１０５上のアドレス信号が読み出しアドレ
スなら低レベル（０）に、反対に、書き込みアドレスな
ら高レベル（１）に移行する。
Ｗ信号と略す）１０４は、アドレス算出回路６からアド
レスバス１０５に出力されるアドレス信号がランダムア
クセスメモリ１の読み出しアドレスと書き込みアドレス
のいずれを表しているかを指定しており、１０ビットの
アドレスバス１０５上のアドレス信号が読み出しアドレ
スなら低レベル（０）に、反対に、書き込みアドレスな
ら高レベル（１）に移行する。
【００２０】書き込みアドレスバッファ（図ではＷＡＢ
ｕｆと略されている）７、８は、１０ビットのアドレス
バス１０５および１０ビットのアドレスバス１０７上の
アドレス信号をアンドゲート９、１０から供給される出
力信号の立ち上がりでそれぞれラッチする。これらの書
き込みバッファ７，８とポインタ２は、Ｒ／Ｗ信号１０
４が高レベル（書き込みモード）時には、１０ビット幅
のシフトレジスタとして機能する。
ｕｆと略されている）７、８は、１０ビットのアドレス
バス１０５および１０ビットのアドレスバス１０７上の
アドレス信号をアンドゲート９、１０から供給される出
力信号の立ち上がりでそれぞれラッチする。これらの書
き込みバッファ７，８とポインタ２は、Ｒ／Ｗ信号１０
４が高レベル（書き込みモード）時には、１０ビット幅
のシフトレジスタとして機能する。
【００２１】マルチプレクサ（図ではＭＵＸと略されて
いる）１１はＲ／Ｗ信号１０４に応答し、Ｒ／Ｗ信号１
０４が低レベル（すなわち、読み出しアドレスを示す）
の時には、アドレスバス１０５を選択する。Ｒ／Ｗ信号
１０４が高レベルなら（すなわち、書き込みアドレスを
示している）、マルチプレクサ１１は書き込みアドレス
バッファ７のアドレスバス１０６を選択し、アドレスバ
ス１０５または１０６上のアドレス信号をポインタ２に
転送する。
いる）１１はＲ／Ｗ信号１０４に応答し、Ｒ／Ｗ信号１
０４が低レベル（すなわち、読み出しアドレスを示す）
の時には、アドレスバス１０５を選択する。Ｒ／Ｗ信号
１０４が高レベルなら（すなわち、書き込みアドレスを
示している）、マルチプレクサ１１は書き込みアドレス
バッファ７のアドレスバス１０６を選択し、アドレスバ
ス１０５または１０６上のアドレス信号をポインタ２に
転送する。
【００２２】比較器１４０はアドレスバス１０７と１０
６上のアドレス信号、すなわち書き込みアドレスバッフ
ァ７、８に保持されているアドレス信号、をポインタ２
から出力されたアドレス信号１０９とクロック信号ＣＬ
２の立ち上がりで比較し、２ビットの一致信号１１０を
出力する。一致信号１１０はアドレス信号１０６と１０
９が一致すると（１，０）のビット配列となり、アドレ
ス信号１０７と１０９が一致すると（１，１）のビット
配列になる。しかしながら、いずれのアドレス信号１０
６、１０７もアドレス信号１０９と一致しないときは、
一致信号１１０は（０，ｘ）のビット配列になる。一致
信号１１０のｘは「Ｄｏｎ’ｔ ｃａｒｅ」を表して
おり、以下、同様にする。
６上のアドレス信号、すなわち書き込みアドレスバッフ
ァ７、８に保持されているアドレス信号、をポインタ２
から出力されたアドレス信号１０９とクロック信号ＣＬ
２の立ち上がりで比較し、２ビットの一致信号１１０を
出力する。一致信号１１０はアドレス信号１０６と１０
９が一致すると（１，０）のビット配列となり、アドレ
ス信号１０７と１０９が一致すると（１，１）のビット
配列になる。しかしながら、いずれのアドレス信号１０
６、１０７もアドレス信号１０９と一致しないときは、
一致信号１１０は（０，ｘ）のビット配列になる。一致
信号１１０のｘは「Ｄｏｎ’ｔ ｃａｒｅ」を表して
おり、以下、同様にする。
【００２３】一致信号１１０はＤ型フリップフロップ（
以下、ＤＦ／Ｆと略す）１５０で１クロック分だけ遅延
した後に、マルチプレクサ１２に転送される。Ｒ／Ｗ信
号１０４はＤＦ／Ｆ１５１、１５２、１５３で１．５ク
ロック分だけ遅延した後、遅延信号１１５としてマルチ
プレクサ１２に供給されている。遅延信号１１５が（０
）、すなわち読み出し処理を示しており、一致信号１１
１が（０、ｘ）のビット配列、すなわちアドレス信号１
０９と書き込みアドレス信号１０６、１０７との不一致
なら、マルチプレクサ１２はラッチ回路１３からのデー
タバス１１４を選択する。一方、遅延信号１１５が低レ
ベル（読み出し処理）でも、一致信号１１１が（１，０
）のビット配列なら、データバス１１３を選択する。ま
た、遅延信号１１５が低レベルで、一致信号１１１のビ
ット配列が（１，１）なら、データバス１１２を選択す
る。ところが、遅延信号１１５が高レベルで書き込み処
理を指定しているなら、マルチプレクサ１２は高インピ
ダンス状態になる。
以下、ＤＦ／Ｆと略す）１５０で１クロック分だけ遅延
した後に、マルチプレクサ１２に転送される。Ｒ／Ｗ信
号１０４はＤＦ／Ｆ１５１、１５２、１５３で１．５ク
ロック分だけ遅延した後、遅延信号１１５としてマルチ
プレクサ１２に供給されている。遅延信号１１５が（０
）、すなわち読み出し処理を示しており、一致信号１１
１が（０、ｘ）のビット配列、すなわちアドレス信号１
０９と書き込みアドレス信号１０６、１０７との不一致
なら、マルチプレクサ１２はラッチ回路１３からのデー
タバス１１４を選択する。一方、遅延信号１１５が低レ
ベル（読み出し処理）でも、一致信号１１１が（１，０
）のビット配列なら、データバス１１３を選択する。ま
た、遅延信号１１５が低レベルで、一致信号１１１のビ
ット配列が（１，１）なら、データバス１１２を選択す
る。ところが、遅延信号１１５が高レベルで書き込み処
理を指定しているなら、マルチプレクサ１２は高インピ
ダンス状態になる。
【００２４】ＤＦ／Ｆ１５２はＲ／Ｗ信号１０４からモ
ード信号１２０（図ではＤＲ／Ｗと略されている）を発
生させ、モード信号１２０が低レベル（０）ならランダ
ムアクセスメモリ１は読み出しモードとなり、高レベル
（１）なら書き込みモードに移行する。
ード信号１２０（図ではＤＲ／Ｗと略されている）を発
生させ、モード信号１２０が低レベル（０）ならランダ
ムアクセスメモリ１は読み出しモードとなり、高レベル
（１）なら書き込みモードに移行する。
【００２５】アドレス算出回路６はアドレスバス１０１
上のデータ信号等に基づきアドレスを算出し、アドレス
信号としてアドレスバス１０５上に供給する。アドレス
算出回路６で形成されるアドレス信号は書き込みアドレ
スおよび読み出しアドレスのいずれかを示している。
上のデータ信号等に基づきアドレスを算出し、アドレス
信号としてアドレスバス１０５上に供給する。アドレス
算出回路６で形成されるアドレス信号は書き込みアドレ
スおよび読み出しアドレスのいずれかを示している。
【００２６】次に、図２と図３を参照して第１実施例の
動作を説明する。
動作を説明する。
【００２７】図２と図３において、「ＩＤＳ」はデータ
バス１００上のデータの内容を示しており、「クロック
Ｄ」、「クロックＥ」、「ＦＩＦＯ入力クロック」およ
び「ＦＩＦＯ出力クロック」はアンドゲート９、１０、
４、５の出力信号を、「ＦＩＦＯ入力データ」「ＦＩＦ
Ｏ出力データ」はＦＩＦＯバッファ３の前段と後段にそ
れぞれ保持されているデータを示している。データバス
１００上のデータはアルファベットの小文字ａ，ｂ，ｃ
，．．．．．ｏで示されているが、これらのデータを保
持している、あるいは保持するアドレスも同様にアルフ
ァベットの小文字ａ，ｂ，ｃ，．．．．．ｏで示されて
いる。
バス１００上のデータの内容を示しており、「クロック
Ｄ」、「クロックＥ」、「ＦＩＦＯ入力クロック」およ
び「ＦＩＦＯ出力クロック」はアンドゲート９、１０、
４、５の出力信号を、「ＦＩＦＯ入力データ」「ＦＩＦ
Ｏ出力データ」はＦＩＦＯバッファ３の前段と後段にそ
れぞれ保持されているデータを示している。データバス
１００上のデータはアルファベットの小文字ａ，ｂ，ｃ
，．．．．．ｏで示されているが、これらのデータを保
持している、あるいは保持するアドレスも同様にアルフ
ァベットの小文字ａ，ｂ，ｃ，．．．．．ｏで示されて
いる。
【００２８】時刻Ａ，Ｂ，Ｃにおいて、アドレスバス１
０１のデータに基づきアドレスａ，ｂ，Ｃがアドレス算
出回路６で算出され、アドレスバス１０５に送出される
が、Ｒ／Ｗ信号１０４は低レベル（０）であり、アドレ
スａ，ｂ，ｃは読み出しアドレスとして扱われる。すな
わち、マルチプレクサ１１は低レベルのＲ／Ｗ信号１０
４に応答してアドレスバス１０５を選択しており、アド
レスａ，ｂ，ｃはマルチプレクサ１１を介してポインタ
２に入力される。
０１のデータに基づきアドレスａ，ｂ，Ｃがアドレス算
出回路６で算出され、アドレスバス１０５に送出される
が、Ｒ／Ｗ信号１０４は低レベル（０）であり、アドレ
スａ，ｂ，ｃは読み出しアドレスとして扱われる。すな
わち、マルチプレクサ１１は低レベルのＲ／Ｗ信号１０
４に応答してアドレスバス１０５を選択しており、アド
レスａ，ｂ，ｃはマルチプレクサ１１を介してポインタ
２に入力される。
【００２９】アドレスａ，ｂ，ｃはポインタ２からアド
レスバス１０９を介してプリデコーダ１０２に供給され
、デコードされたアドレス信号は半クロック遅れてラン
ダムアクセスメモリ１に供給される。
レスバス１０９を介してプリデコーダ１０２に供給され
、デコードされたアドレス信号は半クロック遅れてラン
ダムアクセスメモリ１に供給される。
【００３０】Ｒ／Ｗ信号１０４はＤＦ／Ｆ１５１にクロ
ック信号ＣＬ２に同期してラッチされ、モード信号１２
０は低レベルに移行する。したがって、ランダムアクセ
スメモリ１は読み出しモードとなっており、上記時刻Ａ
’，Ｂ’，Ｃ’には、アドレスａ，ｂ，ｃからデータａ
，ｂ，ｃを読み出す。かようにして読み出されたデータ
ａ，ｂ，ｃはクロックＣＬ２の立ち上がりでラッチ回路
１３に保持され、マルチプレクサ１２に転送される。 遅延信号１１５は低レベルのＲ／Ｗ信号１０４に基づき
低レベルに移行しており、マルチプレクサ１２はデータ
バス１１４を選択し、データａ，ｂ，ｃはデータバス１
００出力される。
ック信号ＣＬ２に同期してラッチされ、モード信号１２
０は低レベルに移行する。したがって、ランダムアクセ
スメモリ１は読み出しモードとなっており、上記時刻Ａ
’，Ｂ’，Ｃ’には、アドレスａ，ｂ，ｃからデータａ
，ｂ，ｃを読み出す。かようにして読み出されたデータ
ａ，ｂ，ｃはクロックＣＬ２の立ち上がりでラッチ回路
１３に保持され、マルチプレクサ１２に転送される。 遅延信号１１５は低レベルのＲ／Ｗ信号１０４に基づき
低レベルに移行しており、マルチプレクサ１２はデータ
バス１１４を選択し、データａ，ｂ，ｃはデータバス１
００出力される。
【００３１】このように、本実施例にかかるメモリ回路
では、読み出しモード時には、ランダムアクセスメモリ
１はアドレス算出回路６で算出されたアドレスからデー
タを読み出し、アドレスの発生からデータの読み出しま
では１．５クロック分の時間を要する。
では、読み出しモード時には、ランダムアクセスメモリ
１はアドレス算出回路６で算出されたアドレスからデー
タを読み出し、アドレスの発生からデータの読み出しま
では１．５クロック分の時間を要する。
【００３２】次に、時刻ＤにＲ／Ｗ信号１０４が高レベ
ルに移行し、書き込みモードが指定されたとする。本実
施例では、システム動作前の初期状態として、書き込み
バッファ７、８にアドレスデータ（３ＦＦＨ）が格納さ
れているものとする。なお、ランダムアクセスメモリ１
のアドレス（３ＦＦＨ）はシステムの占有領域であり、
有効データの格納には使用しない。
ルに移行し、書き込みモードが指定されたとする。本実
施例では、システム動作前の初期状態として、書き込み
バッファ７、８にアドレスデータ（３ＦＦＨ）が格納さ
れているものとする。なお、ランダムアクセスメモリ１
のアドレス（３ＦＦＨ）はシステムの占有領域であり、
有効データの格納には使用しない。
【００３３】時刻Ｄ，Ｅ，Ｆでアドレス算出回路６から
アドレスｄ，ｅ，ｆがアドレスバス１０５に出力される
が、マルチプレクサ１１は高レベルのＲ／Ｗ信号１０４
に応答してアドレスバス１０６を選択しているので、ポ
インタ２と書き込みバッファ７、８はシフトレジスタと
して機能する。すなわち、ポインタ２は書き込みバッフ
ァ７のデータを時刻Ｄでラッチし、書き込みバッファ７
は書き込みバッファ８のデータを時刻Ｄより少し遅れて
ラッチし、書き込みバッファ８はアドレスｄをラッチす
る。同様に、時刻Ｅ，Ｆには、ポインタ２、書き込みバ
ッファ７、８でのシフトが繰り返される。その結果、時
刻Ｆには、アドレスｄがポインタ２に保持されることに
なる。
アドレスｄ，ｅ，ｆがアドレスバス１０５に出力される
が、マルチプレクサ１１は高レベルのＲ／Ｗ信号１０４
に応答してアドレスバス１０６を選択しているので、ポ
インタ２と書き込みバッファ７、８はシフトレジスタと
して機能する。すなわち、ポインタ２は書き込みバッフ
ァ７のデータを時刻Ｄでラッチし、書き込みバッファ７
は書き込みバッファ８のデータを時刻Ｄより少し遅れて
ラッチし、書き込みバッファ８はアドレスｄをラッチす
る。同様に、時刻Ｅ，Ｆには、ポインタ２、書き込みバ
ッファ７、８でのシフトが繰り返される。その結果、時
刻Ｆには、アドレスｄがポインタ２に保持されることに
なる。
【００３４】Ｒ／Ｗ信号１０４は高レベルなので、モー
ド信号１２０も高レベルとなり、ランダムアクセスメモ
リ１は書き込みモードとなる。したがって、アドレスバ
ス１００上のデータｄは時刻Ｆ’からＧ’の間にランダ
ムアクセスメモリ１のアドレスｄに書き込まれる。
ド信号１２０も高レベルとなり、ランダムアクセスメモ
リ１は書き込みモードとなる。したがって、アドレスバ
ス１００上のデータｄは時刻Ｆ’からＧ’の間にランダ
ムアクセスメモリ１のアドレスｄに書き込まれる。
【００３５】すなわち、データｄはアドレス算出回路６
がアドレスｄを算出してから１．５クロック後にデータ
バス１００上に現れ、時刻Ｆ’にＦＩＦＯバッファ３の
前段にラッチされる。ところが、ＦＩＦＯバッファ３の
後段は空状態なので、データｄは直ちに後段に転送され
、データバス１１３上に送られる。ランダムアクセスメ
モリ１は書き込みモードなので、データｄは時刻Ｇ’ま
でにアドレスｄに書き込まれる。
がアドレスｄを算出してから１．５クロック後にデータ
バス１００上に現れ、時刻Ｆ’にＦＩＦＯバッファ３の
前段にラッチされる。ところが、ＦＩＦＯバッファ３の
後段は空状態なので、データｄは直ちに後段に転送され
、データバス１１３上に送られる。ランダムアクセスメ
モリ１は書き込みモードなので、データｄは時刻Ｇ’ま
でにアドレスｄに書き込まれる。
【００３６】時刻Ｇ’には、ＦＩＦＯバッファ３後段の
データｄは無効となり、後段は空状態になる。ところが
、時刻Ｇ’には、次のデータｅがデータバス１００から
ＦＩＦＯバッファ３の前段にラッチされ、直ちに後段に
転送される。時刻Ｇ’から少し遅れてデータバス１１３
上に出力される。
データｄは無効となり、後段は空状態になる。ところが
、時刻Ｇ’には、次のデータｅがデータバス１００から
ＦＩＦＯバッファ３の前段にラッチされ、直ちに後段に
転送される。時刻Ｇ’から少し遅れてデータバス１１３
上に出力される。
【００３７】ところが時刻ＧにＲ／Ｗ信号１０４は低レ
ベルに戻っているので、メモリ回路は再び読み出しモー
ドに戻っており、データｅは時刻Ｇ’から少し遅れてデ
ータバス１００に送出される。
ベルに戻っているので、メモリ回路は再び読み出しモー
ドに戻っており、データｅは時刻Ｇ’から少し遅れてデ
ータバス１００に送出される。
【００３８】ところが、時刻Ｅ，Ｆにアドレス算出回路
６で算出されたアドレスｅ，ｆはそれぞれ書き込みバッ
ファ７、８に保持されており、時刻Ｇのポインタ２は次
の読み出しアドレスｇを保持している。
６で算出されたアドレスｅ，ｆはそれぞれ書き込みバッ
ファ７、８に保持されており、時刻Ｇのポインタ２は次
の読み出しアドレスｇを保持している。
【００３９】書き込みデータｆは時刻Ｇ’からＨ’の間
にデータバス１００上にドライブされ、時刻Ｈ’にＦＩ
ＦＯバッファ３の前段にラッチされる。ＦＩＦＯバッフ
ァ３の後段には、データｅが既に保持されているので、
データｆはＦＩＦＯバッファ３の前段にラッチされたま
まになる。
にデータバス１００上にドライブされ、時刻Ｈ’にＦＩ
ＦＯバッファ３の前段にラッチされる。ＦＩＦＯバッフ
ァ３の後段には、データｅが既に保持されているので、
データｆはＦＩＦＯバッファ３の前段にラッチされたま
まになる。
【００４０】ランダムアクセスメモリ１は読み出しモー
ドに移行しており、時刻Ｇ，Ｈにアドレス算出回路６か
らポインタ２にそれぞれ出力されるアドレスｇ，ｈで指
定されるデータｇ，ｈをそれぞれ１．５クロック遅延し
てデータバス１００に出力する。したがって、この間、
書き込みアドレスは書き込みバッファ７、８に保持され
、書き込みデータはＦＩＦＯバッファ３の後段と前段と
に保持されることになる。
ドに移行しており、時刻Ｇ，Ｈにアドレス算出回路６か
らポインタ２にそれぞれ出力されるアドレスｇ，ｈで指
定されるデータｇ，ｈをそれぞれ１．５クロック遅延し
てデータバス１００に出力する。したがって、この間、
書き込みアドレスは書き込みバッファ７、８に保持され
、書き込みデータはＦＩＦＯバッファ３の後段と前段と
に保持されることになる。
【００４１】Ｒ／Ｗ信号１０４が時刻Ｇに再び低レベル
になると、上述のように書き込みバッファ７、８からポ
インタ２に書き込みアドレスが供給され、ＦＩＦＯバッ
ファ３内の書き込みデータはランダムアクセスメモリ１
に供給される。
になると、上述のように書き込みバッファ７、８からポ
インタ２に書き込みアドレスが供給され、ＦＩＦＯバッ
ファ３内の書き込みデータはランダムアクセスメモリ１
に供給される。
【００４２】このように、本実施例のメモリ回路は、メ
モリ処理とデータ転送とを分離しても、アドレス演算と
データ転送とのタイミングを連結でき、交互に発生する
読み出し処理と書き込み処理とに対応できので、パイプ
ライン制御の高速化を図ることができる。
モリ処理とデータ転送とを分離しても、アドレス演算と
データ転送とのタイミングを連結でき、交互に発生する
読み出し処理と書き込み処理とに対応できので、パイプ
ライン制御の高速化を図ることができる。
【００４３】時刻Ｈ以降、書き込み処理と読み出し処理
とが更に交互に要求される状態を示したが、図２と図３
から明らかなように、アドレス演算とデータ転送のタイ
ミングに何等変更を必要としない。
とが更に交互に要求される状態を示したが、図２と図３
から明らかなように、アドレス演算とデータ転送のタイ
ミングに何等変更を必要としない。
【００４４】本実施例のメモリ回路は、書き込みデータ
を一旦ＦＩＦＯバッファ３に格納した後にランダムアク
セスメモリ１に書き込む。通常、書き込みデータは、次
の次に書き込まれるデータのアドレス算出がトリガとな
ってランダムアクセスメモリ１に書き込まれる。この際
、ランダムアクセスメモリ１に書き込まれる以前にＦＩ
ＦＯバッファ３に格納されているデータを一度データバ
ス１００上にロードする必要が生じる場合がある。これ
は、読み出しに関するアドレスの算出結果が書き込みバ
ッファ７または８内の書き込みアドレスと一致した場合
である。このような場合には、ランダムアクセスメモリ
１にデータを書き込む前に、比較機の比較結果に基づき
マルチプレクサ１２を介して書き込みデータをデータバ
ス１００に再ロードする。この処理により、ＦＩＦＯバ
ッファ３内のデータが無効になることなく、後にランダ
ムアクセスメモリ１に書き込むことができる。
を一旦ＦＩＦＯバッファ３に格納した後にランダムアク
セスメモリ１に書き込む。通常、書き込みデータは、次
の次に書き込まれるデータのアドレス算出がトリガとな
ってランダムアクセスメモリ１に書き込まれる。この際
、ランダムアクセスメモリ１に書き込まれる以前にＦＩ
ＦＯバッファ３に格納されているデータを一度データバ
ス１００上にロードする必要が生じる場合がある。これ
は、読み出しに関するアドレスの算出結果が書き込みバ
ッファ７または８内の書き込みアドレスと一致した場合
である。このような場合には、ランダムアクセスメモリ
１にデータを書き込む前に、比較機の比較結果に基づき
マルチプレクサ１２を介して書き込みデータをデータバ
ス１００に再ロードする。この処理により、ＦＩＦＯバ
ッファ３内のデータが無効になることなく、後にランダ
ムアクセスメモリ１に書き込むことができる。
【００４５】本実施例によれば、アドレス算出後、常に
１．５クロックだけ遅れて、算出されたアドレスに関す
る読み出しデータまたは書き込みデータをデータバス１
００上に転送、あるいはデータバス１００から取り込む
ことができる。しかも、かかるタイミングはデータが読
み出しデータであるか、書き込みデータであるかに依存
しておらず、しかも、書き込み処理豊海だし処理の順序
にかかわらない。
１．５クロックだけ遅れて、算出されたアドレスに関す
る読み出しデータまたは書き込みデータをデータバス１
００上に転送、あるいはデータバス１００から取り込む
ことができる。しかも、かかるタイミングはデータが読
み出しデータであるか、書き込みデータであるかに依存
しておらず、しかも、書き込み処理豊海だし処理の順序
にかかわらない。
【００４６】更に、ランダムアクセス１内のデータへの
アクセスは、本実施例の場合、４０ナノ病毎に可能であ
り、これは、ランダムアクセスメモリ１への書き込み処
理とランダムアクセスメモリ１へのデータをデータバス
１００で転送する処理とを分離し、重畳できたことによ
る。このような、転送処理とメモリ処理との分離により
パイプライン制御の効率化が更に高められ、平均アクセ
ス時間は従来の１／２にされた。
アクセスは、本実施例の場合、４０ナノ病毎に可能であ
り、これは、ランダムアクセスメモリ１への書き込み処
理とランダムアクセスメモリ１へのデータをデータバス
１００で転送する処理とを分離し、重畳できたことによ
る。このような、転送処理とメモリ処理との分離により
パイプライン制御の効率化が更に高められ、平均アクセ
ス時間は従来の１／２にされた。
【００４７】なお、本実施例で説明したランダムアクセ
スメモリ１の記憶容量、バッファ、ポインタ、バス等の
ビット幅、およびクロック周波数等は、実施例と異なる
構成にしてもよい。
スメモリ１の記憶容量、バッファ、ポインタ、バス等の
ビット幅、およびクロック周波数等は、実施例と異なる
構成にしてもよい。
【００４８】図７は本発明の第２実施例を示すブロック
図であり、固定値出力回路３１は１０ビットの固定値（
３ＦＦＨ）を出力する回路であり、マルチプレクサ３２
はメモリ選択信号（図７では、ＳＥＬ（オーバーライン
）で示されている）３００が（０）の時、アドレス算出
回路６の出力を選択し、メモリ選択信号３００が（１）
の時固定値出力回路３１の出力を選択入力する。
図であり、固定値出力回路３１は１０ビットの固定値（
３ＦＦＨ）を出力する回路であり、マルチプレクサ３２
はメモリ選択信号（図７では、ＳＥＬ（オーバーライン
）で示されている）３００が（０）の時、アドレス算出
回路６の出力を選択し、メモリ選択信号３００が（１）
の時固定値出力回路３１の出力を選択入力する。
【００４９】第１実施例のＲ／Ｗ信号１０４は、第２実
施例でＲ／Ｗ信号１０４とメモリ選択信号３００との論
理和信号３０１に置換されている。しかしながら、それ
以外の構成は第１実施例と同一なので、構成要素に同一
符号のみ付して説明を省略する。
施例でＲ／Ｗ信号１０４とメモリ選択信号３００との論
理和信号３０１に置換されている。しかしながら、それ
以外の構成は第１実施例と同一なので、構成要素に同一
符号のみ付して説明を省略する。
【００５０】第２実施例では、メモリ回路が選択されな
いとき、メモリ選択信号３００は（１）となり、メモリ
回路は書き込み時と同様の処理を実行することになる。 この時の書き込みアドレスは（３ＦＦＨ）であり、それ
以外のアドレスには書き込めない。
いとき、メモリ選択信号３００は（１）となり、メモリ
回路は書き込み時と同様の処理を実行することになる。 この時の書き込みアドレスは（３ＦＦＨ）であり、それ
以外のアドレスには書き込めない。
【００５１】第１実施例では、データソース（不図示）
は全ての書き込みデータをデータバス１００上に送出し
た後、ダミーの書き込み処理を２回実行しなければなら
なかった。これは書き込みデータをＦＩＦＯバッファ３
内に残すことなく、ランダムアクセスメモリ１に書き込
むためである。しかしながら、第２実施例では、メモリ
回路が選択されないサイクルでＦＩＦＯバッファ３内の
書き込みデータをランダムアクセスメモリ１に自動的に
書き込むことができるという利点がある。
は全ての書き込みデータをデータバス１００上に送出し
た後、ダミーの書き込み処理を２回実行しなければなら
なかった。これは書き込みデータをＦＩＦＯバッファ３
内に残すことなく、ランダムアクセスメモリ１に書き込
むためである。しかしながら、第２実施例では、メモリ
回路が選択されないサイクルでＦＩＦＯバッファ３内の
書き込みデータをランダムアクセスメモリ１に自動的に
書き込むことができるという利点がある。
【００５２】
【発明の効果】以上説明してきたように、本発明による
と、シフトレジスタとファーストインファーストアウト
バッファ回路を備えたので、モードの相違によるデータ
バス転送処理とメモリ処理との実行順序の変更を吸収で
き、メモリアクセス時のパイプライン化を高めることが
できる。したがって、各パイプラインステージの処理時
間を大幅に短縮でき、ランダムアクセスメモリへの平均
アクセス時間を短縮できるという効果を得られる。
と、シフトレジスタとファーストインファーストアウト
バッファ回路を備えたので、モードの相違によるデータ
バス転送処理とメモリ処理との実行順序の変更を吸収で
き、メモリアクセス時のパイプライン化を高めることが
できる。したがって、各パイプラインステージの処理時
間を大幅に短縮でき、ランダムアクセスメモリへの平均
アクセス時間を短縮できるという効果を得られる。
【００５３】例えば、データバス転送に要する時間とメ
モリ処理に要する時間とが同一と仮定すると、本発明で
は、パイプラインの各ステージの処理時間を従来の半分
にすることができる。
モリ処理に要する時間とが同一と仮定すると、本発明で
は、パイプラインの各ステージの処理時間を従来の半分
にすることができる。
【００５４】また、本発明によると、書き込み処理と読
み出し処理の順序の相違をハードウエアが自動的に吸収
するため、書き込み、読み出しにかかわらず、一定のタ
イミングでアドレスを指定し、データをシステムデータ
バスに供給できるという利点もある。このように書き込
み処理も読み出し処理度同様にパイプライン処理できる
ので、任意の順序で読み出し処理と書き込み処理を配列
でき、メモリ処理をあたかも読み出し処理のみを実行し
ているかのように実施できる。これは、例えば、図２お
よび図３に示したように、アドレス算出回路の出力、シ
ステムバスへのデータ転送、Ｒ／Ｗ信号の切り替えのみ
をパイプラインの各ステージ毎に管理すればよく、従来
と比べると、同程度のメモリ管理負荷でメモリアクセス
スピードを２倍に高められることを意味している。
み出し処理の順序の相違をハードウエアが自動的に吸収
するため、書き込み、読み出しにかかわらず、一定のタ
イミングでアドレスを指定し、データをシステムデータ
バスに供給できるという利点もある。このように書き込
み処理も読み出し処理度同様にパイプライン処理できる
ので、任意の順序で読み出し処理と書き込み処理を配列
でき、メモリ処理をあたかも読み出し処理のみを実行し
ているかのように実施できる。これは、例えば、図２お
よび図３に示したように、アドレス算出回路の出力、シ
ステムバスへのデータ転送、Ｒ／Ｗ信号の切り替えのみ
をパイプラインの各ステージ毎に管理すればよく、従来
と比べると、同程度のメモリ管理負荷でメモリアクセス
スピードを２倍に高められることを意味している。
【図１】第１実施例のブロック図である。
【図２】第１実施例のタイミング図である。
【図３】第１実施例のタイミング図である。
【図４】従来例のブロック図である。
【図５】従来例のタイミング図である。
【図６】従来例のタイミング図である。
【図７】第２実施例のブロック図である。
１ ランダムアクセスメモリ
２ ポインタ回路
３ ＦＩＦＯバッファ回路
４ アンドゲート
５ アンドゲート
６ アドレス算出回路
７ 書き込みバッファ回路
８ 書き込みバッファ回路
９ アンドゲート
１０ アンドゲート
１１ マルチプレクサ
１２ マルチプレクサ
１３ ラッチ回路
１４ プリデコーダ回路
１４０ 比較器
１５０ ＤＦ／Ｆ
１５１ ＤＦ／Ｆ
１５２ ＤＦ／Ｆ
１５３ ＤＦ／Ｆ
１５４ ＤＦ／Ｆ
Claims (5)
- 【請求項１】複数アドレスを有するランダムアクセスメ
モリと；システムデータバスと；システムデータバスと
ランダムアクセスメモリとの間に設けられ書き込みモー
ド時にシステムデータバス上の書き込みデータを順次保
持するファーストインファーストアウト型バッファ回路
と；システムアドレスバス上のデータに基づきアドレス
を算出するアドレス算出回路と；アドレスを保持しラン
ダムアクセスメモリのアドレス位置を指定するポインタ
回路と；第１選択信号と第２選択信号とに応答してラン
ダムアクセスメモリからの読み出しデータバスとファー
ストインファーストアウト型バッファ回路からのデータ
バスのいずれかを選択しシステムデータバスに接続する
第１選択回路と；アドレス算出回路に接続しアドレスを
保持するシフト回路と；書き込み／読み出し制御信号に
応答してアドレス算出回路からのアドレスバスとシフト
回路からのアドレスバスとのいずれかを選択しポインタ
回路に接続する第２選択回路と；書き込み／読み出し制
御信号に基づきランダムアクセスメモリにモード指定信
号を、ファーストインファーストアウト型バッファ回路
に第１制御信号を、第１選択回路に第１選択信号を、シ
フト回路に第２制御信号を供給する制御信号発生回路と
；シフト回路からのアドレスとポインタ回路からのアド
レスとを比較して第２選択信号を発生する比較回路とを
備えたことを特徴とするメモリ回路。 - 【請求項２】上記制御信号発生回路は、上記書き込み／
読み出し制御信号を順次遅延してモード指定信号と第１
選択信号を発生させ、上記書き込み／読み出し制御信号
を順次遅延した信号を論理演算して第１制御信号を発生
させ、クロック信号を選択的にマスクして第２制御信号
を発生させることを特徴とする請求項１記載のメモリ回
路。 - 【請求項３】上記ファーストインファーストアウトバッ
ファ回路は上記第１制御信号で規定されるタイミングで
上記システムバス上のデータを入力し、上記ランダムア
クセスメモリまたは第１選択回路に送出することを特徴
とする請求項１記載のメモリ回路。 - 【請求項４】上記比較回路は上記シフト回路から供給さ
れるアドレスをポインタ回路から供給されるアドレスと
比較して一致または不一致を判断し、その判断結果を表
す第２選択信号を発生させることを特徴とする請求項２
記載のメモリ回路。 - 【請求項５】上記第１選択回路はアドレスの一致または
不一致を表す第２選択信号と書き込み／読み出し制御信
号を遅延した第１選択信号の組み合せに基づきランダム
アクセスメモリからのデータバスかファーストインファ
ーストアウト型バッファ回路からのデータバスを選択す
ることを特徴とする請求項４記載のメモリ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41752290A JP3191302B2 (ja) | 1990-12-28 | 1990-12-28 | メモリ回路 |
| US07/816,396 US5488712A (en) | 1990-12-28 | 1991-12-27 | Memory circuit with pipeline processing |
| EP91312091A EP0493138B1 (en) | 1990-12-28 | 1991-12-30 | Memory circuit |
| DE69129739T DE69129739T2 (de) | 1990-12-28 | 1991-12-30 | Speicherschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41752290A JP3191302B2 (ja) | 1990-12-28 | 1990-12-28 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04279945A true JPH04279945A (ja) | 1992-10-06 |
| JP3191302B2 JP3191302B2 (ja) | 2001-07-23 |
Family
ID=18525613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41752290A Expired - Fee Related JP3191302B2 (ja) | 1990-12-28 | 1990-12-28 | メモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5488712A (ja) |
| EP (1) | EP0493138B1 (ja) |
| JP (1) | JP3191302B2 (ja) |
| DE (1) | DE69129739T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006072444A (ja) * | 2004-08-31 | 2006-03-16 | Sanyo Electric Co Ltd | メモリ制御回路及びメモリ制御方法 |
| JP2016536732A (ja) * | 2013-09-30 | 2016-11-24 | マイクロン テクノロジー， インク． | 不揮発性メモリデバイスにおける揮発性メモリアーキテクチャ及び関連コントローラ |
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|---|---|---|---|---|
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