JPH04301290A - 先入れ先出しメモリ回路 - Google Patents
先入れ先出しメモリ回路Info
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- JPH04301290A JPH04301290A JP3090083A JP9008391A JPH04301290A JP H04301290 A JPH04301290 A JP H04301290A JP 3090083 A JP3090083 A JP 3090083A JP 9008391 A JP9008391 A JP 9008391A JP H04301290 A JPH04301290 A JP H04301290A
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- Japan
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- data
- pointer
- memory
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- flip
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- 230000015654 memory Effects 0.000 title claims abstract description 39
- 230000001360 synchronised effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は先入れ先出しメモリ回路
（以下、ＦＩＦＯ［Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ
Ｏｕｔ ｍｅｍｏｒｙ］という）に関し、特に大
容量化、直列接続を可能にするＦＩＦＯに関する。
（以下、ＦＩＦＯ［Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ
Ｏｕｔ ｍｅｍｏｒｙ］という）に関し、特に大
容量化、直列接続を可能にするＦＩＦＯに関する。
【０００２】
【従来の技術】コンピュータや各種制御回路には、バッ
ファメモリとしてＦＩＦＯが使用される。
ファメモリとしてＦＩＦＯが使用される。
【０００３】従来のＦＩＦＯは大きく分けて以下に述べ
る２つの手法で構成される第１の手法は１ビットのメモ
リでＦＩＦＯを構成したものを複数段接続し、必要な記
憶容量を得る方法である。
る２つの手法で構成される第１の手法は１ビットのメモ
リでＦＩＦＯを構成したものを複数段接続し、必要な記
憶容量を得る方法である。
【０００４】図４は第１手法の例としてのＭＰＤ３３４
１の等価回路を示しており、１ビットのメモリ１〜Ｎが
接続されており、入力データＤｘは制御部４０により順
次シフトされて出力データＱｘとなる。ＩＲはインプッ
トレディ信号端子、ＯＲはアウトプットレディ端子、Ｓ
Ｉはシフトイン端子、ＳＯはシフトアウト端子、ＭＲは
マスタリセット端子である。
１の等価回路を示しており、１ビットのメモリ１〜Ｎが
接続されており、入力データＤｘは制御部４０により順
次シフトされて出力データＱｘとなる。ＩＲはインプッ
トレディ信号端子、ＯＲはアウトプットレディ端子、Ｓ
Ｉはシフトイン端子、ＳＯはシフトアウト端子、ＭＲは
マスタリセット端子である。
【０００５】第２の手法は、図５に示されているように
２ポートメモリ５０と２組のアドレスカウンタ５１，５
２により構成する。記憶素子として２ポートメモリ５０
をし要し、書き込み側と読み出し側にそれぞれアドレス
カウンタ５１，５２を備え、書き込みと読み出しを独立
に動作させる。かかる構成のＦＩＦＯでは、メモリ５０
が空になっているか、満杯かを両アドレスカウンタ５１
，５２の値を比較器５３比較して行い、インプットレデ
ィ信号ＩＲとアウトプットレディ信号ＯＲを形成する。 その他の制御信号は図４に関し説明したものと同様であ
る。
２ポートメモリ５０と２組のアドレスカウンタ５１，５
２により構成する。記憶素子として２ポートメモリ５０
をし要し、書き込み側と読み出し側にそれぞれアドレス
カウンタ５１，５２を備え、書き込みと読み出しを独立
に動作させる。かかる構成のＦＩＦＯでは、メモリ５０
が空になっているか、満杯かを両アドレスカウンタ５１
，５２の値を比較器５３比較して行い、インプットレデ
ィ信号ＩＲとアウトプットレディ信号ＯＲを形成する。 その他の制御信号は図４に関し説明したものと同様であ
る。
【０００６】
【発明が解決しようとする課題】前記した従来のＦＩＦ
Ｏには以下に述べる問題点が存在する。
Ｏには以下に述べる問題点が存在する。
【０００７】図４に示した従来のＦＩＦＯでは、入力さ
れたデータは直列接続された全てのメモリ１〜Ｎを通過
して出力される。したがって、ＦＩＦＯ内にデータが空
になった後に新たに入力されたデータは出力されるまで
に全てのメモリ１〜Ｎを通過しなければならず、遅延時
間が大きくなるという問題点がある。したがって、図４
に示したＦＩＦＯは遅延時間のため高速処理の要求され
るシステムではメモリの段数の多い大容量ＦＩＦＯを構
成できない。
れたデータは直列接続された全てのメモリ１〜Ｎを通過
して出力される。したがって、ＦＩＦＯ内にデータが空
になった後に新たに入力されたデータは出力されるまで
に全てのメモリ１〜Ｎを通過しなければならず、遅延時
間が大きくなるという問題点がある。したがって、図４
に示したＦＩＦＯは遅延時間のため高速処理の要求され
るシステムではメモリの段数の多い大容量ＦＩＦＯを構
成できない。
【０００８】図５に示した従来のＦＩＦＯでは、データ
ビットのシフトは不要なので、シフトに要する遅延は発
生せず、図４の構成に比べると大容量のＦＩＦＯを容易
に組める。しかしながら、データの書き込み及び読み出
しにアドレスの制御が必要であり、このアドレス制御を
カウンタにより、実施しているので、図４の従来例のよ
うに単にメモリを直列接続して記憶容量を増加できない
という問題点があった。
ビットのシフトは不要なので、シフトに要する遅延は発
生せず、図４の構成に比べると大容量のＦＩＦＯを容易
に組める。しかしながら、データの書き込み及び読み出
しにアドレスの制御が必要であり、このアドレス制御を
カウンタにより、実施しているので、図４の従来例のよ
うに単にメモリを直列接続して記憶容量を増加できない
という問題点があった。
【０００９】
【課題を解決するための手段】本発明の要旨は、複数の
メモリ用フリップフロップで構成され、入力データを一
方向にシフトさせるメモリ回路と、メモリ用フリップフ
ロップに対応する両方向にシフト可能なポインタ用フリ
ップフロップを有し入力データのシフトに同期してメモ
リ用フリップフロップの内のデータ読み出しを指定する
フリップフロップに対応したポインタ用フリップフロッ
プが出力信号を発生するポインタ回路と、出力信号で指
定されたメモリ用フリップフロップのデータを出力端子
に供給する出力回路を備えたことである。
メモリ用フリップフロップで構成され、入力データを一
方向にシフトさせるメモリ回路と、メモリ用フリップフ
ロップに対応する両方向にシフト可能なポインタ用フリ
ップフロップを有し入力データのシフトに同期してメモ
リ用フリップフロップの内のデータ読み出しを指定する
フリップフロップに対応したポインタ用フリップフロッ
プが出力信号を発生するポインタ回路と、出力信号で指
定されたメモリ用フリップフロップのデータを出力端子
に供給する出力回路を備えたことである。
【００１０】
【発明の作用】上記構成の先入れ先出しメモリ回路はデ
ータを順次供給されるとメモリ用フリップフロップがデ
ータを順次一方向にシフトさせて記憶する。データの読
み出し時はポインタ用フリップフロップの出力信号に制
御される出力回路がメモリ用フリップフロップからデー
タを直接読み出す。
ータを順次供給されるとメモリ用フリップフロップがデ
ータを順次一方向にシフトさせて記憶する。データの読
み出し時はポインタ用フリップフロップの出力信号に制
御される出力回路がメモリ用フリップフロップからデー
タを直接読み出す。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の一実施例の構成を示す回路
図である。一実施例において、データ入力端子３から入
力されたデータは、データ入力クロック端子４の立ち上
がりに同期してメモリ用のフリップフロップ（以下、Ｆ
／Ｆという）１〜ｎを順次シフトされる。ポインタ用Ｆ
／Ｆ７〜ｍはデータ用Ｆ／Ｆ１〜ｎの読み出し位置を管
理しており、ポインタ用Ｆ／Ｆ７〜ｍの内読み出し位置
のメモリ用Ｆ／Ｆ１〜ｎに対応したＦ／Ｆのみ“１”を
出力し、他のＦ／Ｆはすべて“０”を出力している。し
たがって、初期設定時はＤｘ端子３に一番近いポインタ
用Ｆ／Ｆ７のみ“１”を出力し、他のＦ／Ｆ８〜ｍはす
べて“０”を出力するように設定する。一実施例ではＭ
Ｒ端子１２が“１”のときＦＩＦＯの初期設定が行われ
る。
図である。一実施例において、データ入力端子３から入
力されたデータは、データ入力クロック端子４の立ち上
がりに同期してメモリ用のフリップフロップ（以下、Ｆ
／Ｆという）１〜ｎを順次シフトされる。ポインタ用Ｆ
／Ｆ７〜ｍはデータ用Ｆ／Ｆ１〜ｎの読み出し位置を管
理しており、ポインタ用Ｆ／Ｆ７〜ｍの内読み出し位置
のメモリ用Ｆ／Ｆ１〜ｎに対応したＦ／Ｆのみ“１”を
出力し、他のＦ／Ｆはすべて“０”を出力している。し
たがって、初期設定時はＤｘ端子３に一番近いポインタ
用Ｆ／Ｆ７のみ“１”を出力し、他のＦ／Ｆ８〜ｍはす
べて“０”を出力するように設定する。一実施例ではＭ
Ｒ端子１２が“１”のときＦＩＦＯの初期設定が行われ
る。
【００１３】一実施例のＦＩＦＯからデータを読み出す
には、データ出力クロック端子５にデータ読み出しのた
めのクロックを入力し、データ出力端子６からデータを
読み出す。
には、データ出力クロック端子５にデータ読み出しのた
めのクロックを入力し、データ出力端子６からデータを
読み出す。
【００１４】ＦＩＦＯがデータで満杯になると満杯端子
１８に信号が現れ、ＦＩＦＯが空になると空端子１９に
信号が現れる。これらの信号１８，１９はポインタ用Ｆ
／Ｆ７，ｍの出力端子に発生している。
１８に信号が現れ、ＦＩＦＯが空になると空端子１９に
信号が現れる。これらの信号１８，１９はポインタ用Ｆ
／Ｆ７，ｍの出力端子に発生している。
【００１５】２１〜ｎは３ステート素子であり、メモリ
用Ｆ／Ｆ１〜ｎの出力端子Ｑに接続されており、ポイン
タ用Ｆ／Ｆ８〜ｍの出力でハイインピーダンス状態と出
力可能状態に切り換えられる。
用Ｆ／Ｆ１〜ｎの出力端子Ｑに接続されており、ポイン
タ用Ｆ／Ｆ８〜ｍの出力でハイインピーダンス状態と出
力可能状態に切り換えられる。
【００１６】ポインタ用Ｆ／Ｆ７〜ｍの初期値は［１０
００．．．００］に設定される。このＦ／Ｆ８〜ｍのう
ち“１”を出力しているものがデータの出力されるメモ
リ用Ｆ／Ｆを指定しており、“１”を出力するＦ／Ｆ７
〜ｎは両方向にシフトされる。
００．．．００］に設定される。このＦ／Ｆ８〜ｍのう
ち“１”を出力しているものがデータの出力されるメモ
リ用Ｆ／Ｆを指定しており、“１”を出力するＦ／Ｆ７
〜ｎは両方向にシフトされる。
【００１７】データを書き込むにはデータ入力端子３に
データを入力すると共にデータ入力クロック端子４に信
号を入力する。この時、データ入力クロックｊ端子４の
立ち上がり時にメモリ用Ｆ／Ｆ１〜ｎが１ビット右にシ
フトしてデータを取り込み、同時にデータの読み出し位
置を示すポインタ用Ｆ／Ｆ７〜ｍも１ビット右にシフト
する。
データを入力すると共にデータ入力クロック端子４に信
号を入力する。この時、データ入力クロックｊ端子４の
立ち上がり時にメモリ用Ｆ／Ｆ１〜ｎが１ビット右にシ
フトしてデータを取り込み、同時にデータの読み出し位
置を示すポインタ用Ｆ／Ｆ７〜ｍも１ビット右にシフト
する。
【００１８】データを読み出すには、データ出力クロッ
ク端子５の立ち上がりで“１”を出力しているポインタ
用Ｆ／Ｆ８〜ｎが１ビット左にシフトし、３ステート素
子１９〜ｎを出力可能状態として、メモリ用Ｆ／Ｆ１〜
ｎのデータをデータ出力端子６に出力する。
ク端子５の立ち上がりで“１”を出力しているポインタ
用Ｆ／Ｆ８〜ｎが１ビット左にシフトし、３ステート素
子１９〜ｎを出力可能状態として、メモリ用Ｆ／Ｆ１〜
ｎのデータをデータ出力端子６に出力する。
【００１９】一実施例では、メモリ用Ｆ／Ｆとポインタ
用Ｆ／Ｆを増設すれば、記憶容量を容易に増加でき、ま
た、ＦＩＦＯが空になった後、供給されたデータでもポ
インタ用Ｆ／Ｆ８〜ｍでメモリ用Ｆ／Ｆを順次シフトさ
せなくても出力できる。
用Ｆ／Ｆを増設すれば、記憶容量を容易に増加でき、ま
た、ＦＩＦＯが空になった後、供給されたデータでもポ
インタ用Ｆ／Ｆ８〜ｍでメモリ用Ｆ／Ｆを順次シフトさ
せなくても出力できる。
【００２０】図２はＤ・Ｆ／Ｆ２１とセレクタ２２，２
３を追加して、ＦＩＦＯの選択を可能にしたものであり
、図２のＦＩＦＯを３回路３１〜３３直列接続した構成
を図３に示す。
３を追加して、ＦＩＦＯの選択を可能にしたものであり
、図２のＦＩＦＯを３回路３１〜３３直列接続した構成
を図３に示す。
【００２１】
【発明の効果】以上説明したように本発明は、ＦＩＦＯ
の読み出しをポインタ用Ｆ／Ｆに管理させているので、
このポインタ用Ｆ／Ｆをデータ用Ｆ／Ｆに組み合わせて
、必要量段数直列に接続して使用することが可能であり
、また出力には３ステート素子をポインタ用Ｆ／Ｆで制
御させているのでデータ入力から出力までの遅延時間が
大きくならないという効果がある。
の読み出しをポインタ用Ｆ／Ｆに管理させているので、
このポインタ用Ｆ／Ｆをデータ用Ｆ／Ｆに組み合わせて
、必要量段数直列に接続して使用することが可能であり
、また出力には３ステート素子をポインタ用Ｆ／Ｆで制
御させているのでデータ入力から出力までの遅延時間が
大きくならないという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の他の実施例を示す回路図である。
【図３】図２のＦＩＦＯを直列接続した回路図である。
【図４】従来のＦＩＦＯを示す回路図である。
【図５】従来の他のＦＩＦＯを示す回路図である。
１〜ｎ データ用Ｆ／Ｆ（メモリ回路）３ データ
入力端子 ４ データ入力クロック端子 ５ データ出力クロック端子 ６ データ出力端子 ７〜ｍ ポインタ用Ｆ／Ｆ（ポインタ回路）８ 満
杯端子 ９ 空端子 １９〜ｎ ３ステート素子 １２ リセット入力端子
入力端子 ４ データ入力クロック端子 ５ データ出力クロック端子 ６ データ出力端子 ７〜ｍ ポインタ用Ｆ／Ｆ（ポインタ回路）８ 満
杯端子 ９ 空端子 １９〜ｎ ３ステート素子 １２ リセット入力端子
Claims (2)
- 【請求項１】 複数のメモリ用フリップフロップで構
成され、入力データを一方向にシフトさせるメモリ回路
と、メモリ用フリップフロップに対応する両方向にシフ
ト可能なポインタ用フリップフロップを有し入力データ
のシフトに同期してメモリ用フリップフロップの内のデ
ータ読み出しを指定するフリップフロップに対応したポ
インタ用フリップフロップが出力信号を発生するポイン
タ回路と、出力信号で指定されたメモリ用フリップフロ
ップのデータを出力端子に供給する出力回路を備えた先
入れ先出しメモリ回路。 - 【請求項２】 上記出力回路は複数のメモリ用フリッ
プフロップの出力ノードに接続され上記出力信号で制御
される複数の３ステート素子で構成されている請求項１
記載の先入れ先出しメモリ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3090083A JPH04301290A (ja) | 1991-03-28 | 1991-03-28 | 先入れ先出しメモリ回路 |
| US07/855,214 US5272675A (en) | 1991-03-28 | 1992-03-20 | High-speed first-in first-out memory flexible to increase the memory capacity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3090083A JPH04301290A (ja) | 1991-03-28 | 1991-03-28 | 先入れ先出しメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04301290A true JPH04301290A (ja) | 1992-10-23 |
Family
ID=13988631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3090083A Pending JPH04301290A (ja) | 1991-03-28 | 1991-03-28 | 先入れ先出しメモリ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5272675A (ja) |
| JP (1) | JPH04301290A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08235898A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体装置 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5396460A (en) * | 1992-05-15 | 1995-03-07 | Nec Corporation | FIFO memory in which number of bits subject to each data read/write operation is changeable |
| US5388074A (en) * | 1992-12-17 | 1995-02-07 | Vlsi Technology, Inc. | FIFO memory using single output register |
| US5526306A (en) * | 1994-02-10 | 1996-06-11 | Mega Chips Corporation | Semiconductor memory device and method of fabricating the same |
| KR0180679B1 (ko) * | 1995-03-08 | 1999-05-01 | 김광호 | 플래쉬메모리를 사용하는 동영상신호 실시간처리방법 및 그 장치 |
| US5732011A (en) * | 1996-07-03 | 1998-03-24 | General Signal Corporation | Digital system having high speed buffering |
| US6658478B1 (en) * | 2000-08-04 | 2003-12-02 | 3Pardata, Inc. | Data storage system |
| JP3727838B2 (ja) * | 2000-09-27 | 2005-12-21 | 株式会社東芝 | 半導体集積回路 |
| US7836329B1 (en) | 2000-12-29 | 2010-11-16 | 3Par, Inc. | Communication link protocol optimized for storage architectures |
| US7068788B2 (en) * | 2001-01-04 | 2006-06-27 | Maxim Integrated Products, Inc. | Data encryption for suppression of data-related in-band harmonics in digital to analog converters |
| US7739580B1 (en) * | 2005-02-17 | 2010-06-15 | Kencast, Inc. | System, method and apparatus for reducing blockage losses on information distribution networks |
| US8707139B2 (en) | 2006-10-18 | 2014-04-22 | Kencast, Inc. | Systems, methods, apparatus, and computer program products for providing forward error correction with low latency |
| US7979607B2 (en) * | 2009-02-27 | 2011-07-12 | Honeywell International Inc. | Cascadable high-performance instant-fall-through synchronous first-in-first-out (FIFO) buffer |
| US10146719B2 (en) | 2017-03-24 | 2018-12-04 | Micron Technology, Inc. | Semiconductor layered device with data bus |
| US10664432B2 (en) | 2018-05-23 | 2020-05-26 | Micron Technology, Inc. | Semiconductor layered device with data bus inversion |
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5921055A (ja) * | 1982-07-26 | 1984-02-02 | Nec Corp | 半導体装置 |
| JPH02136919A (ja) * | 1988-11-17 | 1990-05-25 | Matsushita Electric Ind Co Ltd | 先入れ先出し記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57164331A (en) * | 1981-04-02 | 1982-10-08 | Nec Corp | Buffer controller |
| US4899307A (en) * | 1987-04-10 | 1990-02-06 | Tandem Computers Incorporated | Stack with unary encoded stack pointer |
| JPH0391188A (ja) * | 1989-09-04 | 1991-04-16 | Matsushita Electric Ind Co Ltd | Ｆｉｆｏメモリ |
-
1991
- 1991-03-28 JP JP3090083A patent/JPH04301290A/ja active Pending
-
1992
- 1992-03-20 US US07/855,214 patent/US5272675A/en not_active Expired - Fee Related
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| US5272675A (en) | 1993-12-21 |
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