JPS5921055A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5921055A JPS5921055A JP12994282A JP12994282A JPS5921055A JP S5921055 A JPS5921055 A JP S5921055A JP 12994282 A JP12994282 A JP 12994282A JP 12994282 A JP12994282 A JP 12994282A JP S5921055 A JPS5921055 A JP S5921055A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- input
- mounting
- chips
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特にチップの入出力接続部の配置
を改良しチップの実装を容易にしたところの半導体装置
に関する。
を改良しチップの実装を容易にしたところの半導体装置
に関する。
従来、この種の半導体装置のチップにおいては、チップ
上で外部とインタフェースをとるための入出力接続部の
配置に２回または４回の回転対称性をもたすことは考慮
されていなかった。従って、このようにして製造された
チップは入出力接続部に回転対称性がないためバッケー
ジや配線基板などの実装物に実装する際に、実装物とチ
ップとの有意の接続はただ一つの組み合わせに限定され
、一般にチップの外形だけではチップと実装物とを有意
の接続とするためのチップの方向を決めることは出来ず
、チップ内の素子その他の幾荷学的なパターンを使って
チップの方向を決めなければならない。このためにチッ
プの実装工程にはチップの位置決めのために顕微鏡など
を用いた複雑な位置決め工程を必要とするという欠点が
ある。
上で外部とインタフェースをとるための入出力接続部の
配置に２回または４回の回転対称性をもたすことは考慮
されていなかった。従って、このようにして製造された
チップは入出力接続部に回転対称性がないためバッケー
ジや配線基板などの実装物に実装する際に、実装物とチ
ップとの有意の接続はただ一つの組み合わせに限定され
、一般にチップの外形だけではチップと実装物とを有意
の接続とするためのチップの方向を決めることは出来ず
、チップ内の素子その他の幾荷学的なパターンを使って
チップの方向を決めなければならない。このためにチッ
プの実装工程にはチップの位置決めのために顕微鏡など
を用いた複雑な位置決め工程を必要とするという欠点が
ある。
本発明の目的は、チップ上の入出力接続部に２回または
４回の回転対称性をもたすことにより、チップ上の幾何
学的パターンを使ってチップの方向を決めるという工程
を不要にしチップ実装工程を大幅に簡素化できるところ
の半導体装置に提供することにある。
４回の回転対称性をもたすことにより、チップ上の幾何
学的パターンを使ってチップの方向を決めるという工程
を不要にしチップ実装工程を大幅に簡素化できるところ
の半導体装置に提供することにある。
本第１の発明の装置は、チップ上に設けられた入出力接
続部が２回または４回の回転対称性を声することからな
っている。
続部が２回または４回の回転対称性を声することからな
っている。
本第２の発明の装置は、チップ上に設けられた入出力接
続部が２回、または４回の同軸対称性を有し、該回転対
称性のうちの任意の一方向のみを選択する選択手段を備
えることからなっている。
続部が２回、または４回の同軸対称性を有し、該回転対
称性のうちの任意の一方向のみを選択する選択手段を備
えることからなっている。
以下図面を参照して本発明について詳細に説明する。
第１図および第４図に本第１の発明の２つの実施例を示
す。第１図はチップ１の入出力接続部をチップ１の中心
Ｒ１に対して２回の回転対称性をもつ位置に配置したも
のである。第２図は同様に入出力接続部をチップ１′の
中心Ｒ２に対して４回の回転対称性をもつ位置に配置し
たものである。
す。第１図はチップ１の入出力接続部をチップ１の中心
Ｒ１に対して２回の回転対称性をもつ位置に配置したも
のである。第２図は同様に入出力接続部をチップ１′の
中心Ｒ２に対して４回の回転対称性をもつ位置に配置し
たものである。
Ｉ１１・・・・・・ＩＩｘ、Ｉ２１・・・・・・Ｉ２ｘ
、Ｉ３１・・・・・・Ｉ３ｘ、Ｉ４１・・・Ｉ４ｘは入
力接続部であり、ＩｌｘとＩ２ｘ,Ｉ３ｘ、，Ｉ４ｘは
論理的に対称となっており、この入力接続部に接続され
る信号は組み合せが同じならその信号をどの入力接続部
に接続しても論理的には等価な動作をチップは行う。な
おＯ１１・・・・・Ｏ１ｘ、Ｏ２１・・・・Ｏ２ｘ、Ｏ
３１・・・・・Ｏ３、Ｏ４１・・・・・４ｘは出力接続
部であり、Ｏ１ｘ，Ｏ２ｘ，Ｏ３ｘ，Ｏ４ｘには同じ信
号が出力されている。Ｖ１，Ｖ２，Ｖ３Ｖ４とＧ１，Ｇ
２，Ｇ３，Ｇ４は電源とグランドの接続部である。
、Ｉ３１・・・・・・Ｉ３ｘ、Ｉ４１・・・Ｉ４ｘは入
力接続部であり、ＩｌｘとＩ２ｘ,Ｉ３ｘ、，Ｉ４ｘは
論理的に対称となっており、この入力接続部に接続され
る信号は組み合せが同じならその信号をどの入力接続部
に接続しても論理的には等価な動作をチップは行う。な
おＯ１１・・・・・Ｏ１ｘ、Ｏ２１・・・・Ｏ２ｘ、Ｏ
３１・・・・・Ｏ３、Ｏ４１・・・・・４ｘは出力接続
部であり、Ｏ１ｘ，Ｏ２ｘ，Ｏ３ｘ，Ｏ４ｘには同じ信
号が出力されている。Ｖ１，Ｖ２，Ｖ３Ｖ４とＧ１，Ｇ
２，Ｇ３，Ｇ４は電源とグランドの接続部である。
すなわち、第１図の場合にはチップをＲ１を中心に１８
０°回転させて実装物に実装しても、第２図の場合には
チップをＲ２を中心に９０°，１８０°あるいは２７０
°回転させて実装物に実装しても、半導体装置としては
同じ動作をする。このように本第１の発明の装置はチッ
プ上の入出力接続部に２回または４回の回転対称性を有
しているので、チップを実装物に実装するに際し従来の
ようにチップの位置を決めるためにパターン観測をする
必要は無くなり、単にその形状を実装位置に合せて載置
するだけで良いことになる。
０°回転させて実装物に実装しても、第２図の場合には
チップをＲ２を中心に９０°，１８０°あるいは２７０
°回転させて実装物に実装しても、半導体装置としては
同じ動作をする。このように本第１の発明の装置はチッ
プ上の入出力接続部に２回または４回の回転対称性を有
しているので、チップを実装物に実装するに際し従来の
ようにチップの位置を決めるためにパターン観測をする
必要は無くなり、単にその形状を実装位置に合せて載置
するだけで良いことになる。
ところで、この第１の発明では入力接続部に接続される
信号の組合せは同じであると言う条件が必要である。そ
こで信号の組合せが同じでない場合にもこの発明を適用
するために考えられたのが本第２の発明である。
信号の組合せは同じであると言う条件が必要である。そ
こで信号の組合せが同じでない場合にもこの発明を適用
するために考えられたのが本第２の発明である。
第３図および第４図は本第２の発明の２つの実施例のチ
ップ部分を示したものであり、実装物部分については後
で詳しく説明する。第３図はチップ１１の入出力接続部
がその中心点に対して２回の回転対称性を有する場合を
示し、第４図はチップ１１′の中心点に対して４回の回
転対称性を有する場合を示す。これらの図において、Ｉ
１１〜Ｉ１ｎ、Ｉ２１〜Ｉ２ｎ，Ｉ３１〜Ｉ３ｎ、Ｉ４
１〜Ｉ４ｎは入力接続部、Ｏ１１〜Ｏ１ｍ、Ｏ２１〜Ｏ
２ｍ、Ｏ３１〜Ｏ３ｍ，Ｏ４１〜Ｏ４ｍは出力接続部、
１２、１２′は電源接続部、Ｇ１〜Ｇ４はグランド接続
部、１２、１２′は回路部である。そして、Ｓ１〜Ｓ２
，Ｓ１′〜Ｓ４′はスイッチ回路、ＰＵ１〜ＰＵ２，Ｐ
Ｕ１′〜ＰＵ４′は極性固定回部、Ｉ１１′〜Ｉ１ｎ′
、Ｉ２１′〜Ｉ２ｎ′、Ｉ３１′〜Ｉ３ｎ′，Ｉ４１′
〜■４ｎ′は選択信号入力接続部である。すなわち第３
図ではチップ１１を１８０°、第４図ではチップ１１′
を、９０°、１８０°、２７０°回転させて実装物に実
装しても装置としては同じ勲作をするようにスイッチ回
路（Ｓ１〜Ｓ２，Ｓ１′〜Ｓ４′）および極性判定回路
（ＰＵ１〜ＰＵ２、ＰＵ１′〜ＰＵ４′）をチップ１１
あるいはチップ１１′は含んでいる。
ップ部分を示したものであり、実装物部分については後
で詳しく説明する。第３図はチップ１１の入出力接続部
がその中心点に対して２回の回転対称性を有する場合を
示し、第４図はチップ１１′の中心点に対して４回の回
転対称性を有する場合を示す。これらの図において、Ｉ
１１〜Ｉ１ｎ、Ｉ２１〜Ｉ２ｎ，Ｉ３１〜Ｉ３ｎ、Ｉ４
１〜Ｉ４ｎは入力接続部、Ｏ１１〜Ｏ１ｍ、Ｏ２１〜Ｏ
２ｍ、Ｏ３１〜Ｏ３ｍ，Ｏ４１〜Ｏ４ｍは出力接続部、
１２、１２′は電源接続部、Ｇ１〜Ｇ４はグランド接続
部、１２、１２′は回路部である。そして、Ｓ１〜Ｓ２
，Ｓ１′〜Ｓ４′はスイッチ回路、ＰＵ１〜ＰＵ２，Ｐ
Ｕ１′〜ＰＵ４′は極性固定回部、Ｉ１１′〜Ｉ１ｎ′
、Ｉ２１′〜Ｉ２ｎ′、Ｉ３１′〜Ｉ３ｎ′，Ｉ４１′
〜■４ｎ′は選択信号入力接続部である。すなわち第３
図ではチップ１１を１８０°、第４図ではチップ１１′
を、９０°、１８０°、２７０°回転させて実装物に実
装しても装置としては同じ勲作をするようにスイッチ回
路（Ｓ１〜Ｓ２，Ｓ１′〜Ｓ４′）および極性判定回路
（ＰＵ１〜ＰＵ２、ＰＵ１′〜ＰＵ４′）をチップ１１
あるいはチップ１１′は含んでいる。
次にこのスイッチ回路と極性判定回路について説明する
。第５図および第６図は極性固定回路ＰＵとスイッチ回
路Ｓの模式図であり、Ａ〜Ｄは入力信号、Ａ′〜Ｄ′は
入力選択信号、Ｅは出力信号（選択された入力信号）で
ある。入力信号Ａ，Ｂ，Ｃ，Ｄ（第５図の場合はＡ、Ｂ
、以下同じ）は、各々入力接続部に接続されており、チ
ップが実装物に実装されるとき、実装物とチップの相対
的方向に従い、Ａ、Ｂ、Ｃ、Ｄの入力接続部のいずれか
１つが有意の信号と接続される。これらの入力信号Ａ、
Ｂ、Ｃ、Ｄはスイッチ回路Ｓに入力される。スイッチ回
路Ｓは、入力信号Ａ、Ｂ、Ｃ，Ｄのいずれか１つを出力
信号Ｅとして選択する回路であり、入力信号Ａ、Ｂ、Ｃ
、Ｄのどれを選択するかは、選択入力信号Ａ′、Ｂ′、
Ｃ′、Ｄ′によって決められる。選択入力信号Ａ′、Ｂ
′、Ｃ′、Ｄ′は入力接続部との間に極性固定回路ＰＵ
をもち入力接続部に、何にも信号が接続されない場合は
、決められた入力レベルとなる様になっている。
。第５図および第６図は極性固定回路ＰＵとスイッチ回
路Ｓの模式図であり、Ａ〜Ｄは入力信号、Ａ′〜Ｄ′は
入力選択信号、Ｅは出力信号（選択された入力信号）で
ある。入力信号Ａ，Ｂ，Ｃ，Ｄ（第５図の場合はＡ、Ｂ
、以下同じ）は、各々入力接続部に接続されており、チ
ップが実装物に実装されるとき、実装物とチップの相対
的方向に従い、Ａ、Ｂ、Ｃ、Ｄの入力接続部のいずれか
１つが有意の信号と接続される。これらの入力信号Ａ、
Ｂ、Ｃ、Ｄはスイッチ回路Ｓに入力される。スイッチ回
路Ｓは、入力信号Ａ、Ｂ、Ｃ，Ｄのいずれか１つを出力
信号Ｅとして選択する回路であり、入力信号Ａ、Ｂ、Ｃ
、Ｄのどれを選択するかは、選択入力信号Ａ′、Ｂ′、
Ｃ′、Ｄ′によって決められる。選択入力信号Ａ′、Ｂ
′、Ｃ′、Ｄ′は入力接続部との間に極性固定回路ＰＵ
をもち入力接続部に、何にも信号が接続されない場合は
、決められた入力レベルとなる様になっている。
このようなチップを実装物に実装したとき、チップと実
装物との相対的方向により、Ａ′、Ｂ′、Ｃ’、Ｄ′の
いずれか１本の選択入力信号は、実装物にて、あらかじ
め決められた極性に接続され、その接続された信号Ａ′
、Ｂ′、Ｃ′、Ｄ′に対してＡ、Ｂ，Ｃ，Ｄのいずれか
が、スイッチ回路Ｓの出力信号Ｅとして出力される。な
お、選択入力信号Ａ′■Ｂ′，Ｃ′，Ｄ′が入力接続部
との間に極性固定回路をもたず、実装物により、入力信
号Ａ，Ｂ，Ｃ，Ｄが、スイッチ回路の出力として選択さ
れないような極性に固定される場合は、本発明により容
易に類推することが出来る。
装物との相対的方向により、Ａ′、Ｂ′、Ｃ’、Ｄ′の
いずれか１本の選択入力信号は、実装物にて、あらかじ
め決められた極性に接続され、その接続された信号Ａ′
、Ｂ′、Ｃ′、Ｄ′に対してＡ、Ｂ，Ｃ，Ｄのいずれか
が、スイッチ回路Ｓの出力信号Ｅとして出力される。な
お、選択入力信号Ａ′■Ｂ′，Ｃ′，Ｄ′が入力接続部
との間に極性固定回路をもたず、実装物により、入力信
号Ａ，Ｂ，Ｃ，Ｄが、スイッチ回路の出力として選択さ
れないような極性に固定される場合は、本発明により容
易に類推することが出来る。
次に実装物部分との関連を含めて本箱２の発明を第７図
に示す８ビツトシフトレジスタに適用した場合について
説明する。第７図において、Ｃ１，Ｃ２はクロック信号
、Ｄ１、Ｄ２はデータ入力、ＳＥ１ＳＥ２はシフト・レ
ジスタのスタートとＥＮＤの切り分は信号である。ＣＳ
１，ＣＳ２はクロック信号に対してＣ１、Ｃ２がスイッ
チ回路Ｓ０で選択されＣ１へ出力される。ＤＳ１，ＤＳ
２はデータ信号Ｄ１，Ｄ２の選択信号であり、その各々
に対してＤ１，Ｄ２が選択されスイッチ回路ＳＤを通し
てＤ１へ伝えられる。ＳＤ１，ＳＤ２はシフト・レジス
タチェインのスイッチ回路であり、ＳＥ１、ＳＥ２によ
りシフト・レジスタ・チェインはＳＦＴ１・・・ＳＦＴ
４、ＳＦＴ５・・・・ＳＦＴ８となるか、ＳＦＴ５・・
・・ＳＦＴ６、ＳＦＴ１・・・・ＳＧＴ４となる。ＳＦ
Ｔ１・・・・ＳＦＴ８はシフト・レジスタを構成する１
ビットのフリップ・フロップである。ＳＲ１・・・ＳＲ
２はシフト・レジスタを構成するフリップ・フロップ、
ＳＦＴ１・・・・・・ＳＦＴ８の出力である。
に示す８ビツトシフトレジスタに適用した場合について
説明する。第７図において、Ｃ１，Ｃ２はクロック信号
、Ｄ１、Ｄ２はデータ入力、ＳＥ１ＳＥ２はシフト・レ
ジスタのスタートとＥＮＤの切り分は信号である。ＣＳ
１，ＣＳ２はクロック信号に対してＣ１、Ｃ２がスイッ
チ回路Ｓ０で選択されＣ１へ出力される。ＤＳ１，ＤＳ
２はデータ信号Ｄ１，Ｄ２の選択信号であり、その各々
に対してＤ１，Ｄ２が選択されスイッチ回路ＳＤを通し
てＤ１へ伝えられる。ＳＤ１，ＳＤ２はシフト・レジス
タチェインのスイッチ回路であり、ＳＥ１、ＳＥ２によ
りシフト・レジスタ・チェインはＳＦＴ１・・・ＳＦＴ
４、ＳＦＴ５・・・・ＳＦＴ８となるか、ＳＦＴ５・・
・・ＳＦＴ６、ＳＦＴ１・・・・ＳＧＴ４となる。ＳＦ
Ｔ１・・・・ＳＦＴ８はシフト・レジスタを構成する１
ビットのフリップ・フロップである。ＳＲ１・・・ＳＲ
２はシフト・レジスタを構成するフリップ・フロップ、
ＳＦＴ１・・・・・・ＳＦＴ８の出力である。
すなわち、データ入力信号Ｄ１，Ｄ２はチップと実装物
との相対的方向によりＤ１，Ｄ２のいずれかがスイッチ
回路ＳＤ″で選ばれ、ＤＩとなる。クロック信号Ｃ１，
Ｃ２は、やはりチップと実装物との相対的方向により、
Ｃ１、Ｃ２のいずれかがスイッチ回路Ｓ０で選ばれ、Ｃ
１となる。
との相対的方向によりＤ１，Ｄ２のいずれかがスイッチ
回路ＳＤ″で選ばれ、ＤＩとなる。クロック信号Ｃ１，
Ｃ２は、やはりチップと実装物との相対的方向により、
Ｃ１、Ｃ２のいずれかがスイッチ回路Ｓ０で選ばれ、Ｃ
１となる。
第８図はこのようなシフト・レジスタ・チップの入出力
接続部の配置を模式的に示しに図であり、チップ２１の
中心Ｒ３に対して２回の回転対称性を有している。入力
信号Ｄ１とＤ２，Ｃ１とＣ３，ＳＥ１とＳＥ１，電源Ｖ
１，Ｖ２，グランドＧ１，Ｇ２およびシフトレジスタの
出力信号のうちＳＲ１とＳＲ５ＳＲ２とＳＲ６，ＳＲ２
とＳＲ７，ＳＲ４とＳＲ６，及びＣ１,Ｃ２，Ｄ１，Ｄ
２，対する選択信号ＣＳ１とＣＲ２，ＤＳ１とＤＳ２は
各々チップの中心Ｒ５に対して対称な位置に入出カを配
置してある。
接続部の配置を模式的に示しに図であり、チップ２１の
中心Ｒ３に対して２回の回転対称性を有している。入力
信号Ｄ１とＤ２，Ｃ１とＣ３，ＳＥ１とＳＥ１，電源Ｖ
１，Ｖ２，グランドＧ１，Ｇ２およびシフトレジスタの
出力信号のうちＳＲ１とＳＲ５ＳＲ２とＳＲ６，ＳＲ２
とＳＲ７，ＳＲ４とＳＲ６，及びＣ１,Ｃ２，Ｄ１，Ｄ
２，対する選択信号ＣＳ１とＣＲ２，ＤＳ１とＤＳ２は
各々チップの中心Ｒ５に対して対称な位置に入出カを配
置してある。
第９図はこのように入出方接続部を配置してあるチップ
を実装する実装物３１（パッケージ）の電気的つながり
を示したものである。すなわち、（ＳＥ）、（ＳＣ）、
（ＳＤ）端子は（Ｇ）端子に共通接続されている。そし
てホン図に示す様にチップと実装物との相対的な方向に
より（ＳＥ）、（Ｇ）、（ＳＤ），（ＳＣ）はそれぞれ
チップのＳＥ１又はＳＥ２，Ｇ１又はＧ２、ＳＤ１又は
ＳＤ２，ＳＣ１又はＳＣ２に接続される。従ってＳＣ１
とＳＣ２，ＳＤ１とＳＤ２，ＳＥ１とＳＥ２のいずれか
一方はグランドに接続され低レベルになる。
を実装する実装物３１（パッケージ）の電気的つながり
を示したものである。すなわち、（ＳＥ）、（ＳＣ）、
（ＳＤ）端子は（Ｇ）端子に共通接続されている。そし
てホン図に示す様にチップと実装物との相対的な方向に
より（ＳＥ）、（Ｇ）、（ＳＤ），（ＳＣ）はそれぞれ
チップのＳＥ１又はＳＥ２，Ｇ１又はＧ２、ＳＤ１又は
ＳＤ２，ＳＣ１又はＳＣ２に接続される。従ってＳＣ１
とＳＣ２，ＳＤ１とＳＤ２，ＳＥ１とＳＥ２のいずれか
一方はグランドに接続され低レベルになる。
第１０図は第８図に示すチップ２１を第９図に示す実装
物３１に実装した場合の図である。本図の場合はＳＥ２
、Ｇ２、ＳＤ２，ＳＣ２が共通接続されているために、
スイッチ回路Ｓｎ、Ｓｏでは入力信号Ｄ１，Ｃ１が選択
され■rＥ１は低レベル、ＳＥ２は高レベルであって、
シフト・レジスタのビット間でＳＲ１−ＳＲ５は分離さ
れ、ＳＲ４−ＳＲ５間は接続されシフトレジスタチエン
はＳＦＴ１→ＳＦＴ８のようにつながる。又、このチッ
プ２１を１８０°回転して実装しに場合には、スイッチ
回路ＳＤ、Ｓ０ではＤ２，Ｃ２が選ばれ、ＳＥ１が高レ
ベルＳＥ２が低レベルとなり、シフト・レジスタのピッ
ト間のＳＲ４−ＳＲ５は分離され、ＳＲ５−ＳＲ１は接
続されシフトレジスタチェインはＳＦＴ５→ＳＦＴ６→
ＳＦＴ１→ＳＦＴ４のようになる。
物３１に実装した場合の図である。本図の場合はＳＥ２
、Ｇ２、ＳＤ２，ＳＣ２が共通接続されているために、
スイッチ回路Ｓｎ、Ｓｏでは入力信号Ｄ１，Ｃ１が選択
され■rＥ１は低レベル、ＳＥ２は高レベルであって、
シフト・レジスタのビット間でＳＲ１−ＳＲ５は分離さ
れ、ＳＲ４−ＳＲ５間は接続されシフトレジスタチエン
はＳＦＴ１→ＳＦＴ８のようにつながる。又、このチッ
プ２１を１８０°回転して実装しに場合には、スイッチ
回路ＳＤ、Ｓ０ではＤ２，Ｃ２が選ばれ、ＳＥ１が高レ
ベルＳＥ２が低レベルとなり、シフト・レジスタのピッ
ト間のＳＲ４−ＳＲ５は分離され、ＳＲ５−ＳＲ１は接
続されシフトレジスタチェインはＳＦＴ５→ＳＦＴ６→
ＳＦＴ１→ＳＦＴ４のようになる。
すなわち、チップを１８０°回転して実装しても、回転
ぜずに実装しても半導体装置としては同じ動作をするこ
とになる。
ぜずに実装しても半導体装置としては同じ動作をするこ
とになる。
以上説明したように本第２の発明によると、入力接続部
に接続される信号の組合せが同じでない場合にも、チッ
プを実装物に実装するに際して、従来のようにチップの
位置を決めるためにパターン観測をする必要は無くなり
、単にその形状を実装位置に合せて装置するだけで良い
ことになる。
に接続される信号の組合せが同じでない場合にも、チッ
プを実装物に実装するに際して、従来のようにチップの
位置を決めるためにパターン観測をする必要は無くなり
、単にその形状を実装位置に合せて装置するだけで良い
ことになる。
なお以上の説明においてはシフトレジスタなどの特定の
回路について行ったが本発明はそれらに限定されること
なく入出力信号が論理的に対称な回路全般に対して適用
されることは言うまでもない。
回路について行ったが本発明はそれらに限定されること
なく入出力信号が論理的に対称な回路全般に対して適用
されることは言うまでもない。
以上詳細に説明したとおり、本発明の装置は前述のよう
な構成を有しているので、チップを実装物に実装するに
際して、チップの位置決め工程としてパターン観測など
の複雑な作業を行う必要は無く単にチップの形状を実装
位置に合せて載置するだけの簡単な作業で良いことにな
り大幅に実装工程を簡素化できるという効果が得られる
。
な構成を有しているので、チップを実装物に実装するに
際して、チップの位置決め工程としてパターン観測など
の複雑な作業を行う必要は無く単にチップの形状を実装
位置に合せて載置するだけの簡単な作業で良いことにな
り大幅に実装工程を簡素化できるという効果が得られる
。
第１図、第２図は本箱１の発明の２つの実施例の模式図
、第３図、第４図は本第２の発明の２つの実施例のチッ
プ部を示す模式図、第５図、第６図はそれぞれ第３図、
第４図中の極性固定回路とスイッチ回路の模式図、第７
図〜第１０図は本第２の発明の他の実施例を示す図で第
７図は回路図、第８図はチップ、第９図は実装物（パッ
ケージ）、第１０図は実装図である。 １，１′、１１，１１′、２１・・・・・チップ、１２
，１２′・・・・・・回路部、３１・・・・・・実装物
（パッケージ）、Ｒ１，Ｒ２，Ｒ３・・・チップ中心、
Ｉ１１・・・Ｉ１ｘ，Ｉ２１・・・Ｉ２ｘ、Ｉ３１・・
・Ｉ３ｘ、Ｉ４１・・・１４ｘ、Ｉ１１・・・Ｉ１ｎ■
Ｉ２１・・・Ｉ２ｎ、Ｉ３１・・・Ｉ３ｎ、１４１・・
・Ｉ４ｎ・・・入力接続部、Ｏ１１・・・・・Ｏ１ｘ，
Ｏ２１・・・Ｏ２ｍ，Ｏ３１・・・Ｏ３ｍ，Ｏ４１・・
・Ｏ４ｍ・・・・出力接続部、Ｖ１，Ｖ２■u３■Ｖ４
・・・・・・電源接続部、Ｇ１，Ｇ２，Ｇ３，Ｇ４・・
・・・・グランド接続部、Ｓ１、Ｓ２、Ｓ１′〜Ｓ４′
■r■rｏ、ＳＤスイッチ回路、ＰＵ１■oＵ２■oＵ１′
〜ＰＵ、ＰＵ・・・極性固定回路、Ａ、Ｂ０、Ｃ，Ｄ入
力信号、Ａ′、Ｂ′■Ｃ′，Ｄ′・・・・・選択入力信
号、Ｅ・・・山出方信号、Ｃ１Ｃ２・・・・・・クロッ
ク信号（接続部）、Ｄ１，Ｄ２・・・・・データ入力信
号（接続部）、ＣＳ１，ＣＳ２・・・・・Ｃ１，Ｃ２の
選択信号（接続部）、ＤＳ１，ＤＳ２・・・・・・Ｄ１
、Ｄ２の選択信号（接続部）、ＳＥ１、ＳＥ２・・・レ
ジスタの切り分け信号（接続部）、ＳＲ１〜ＳＲ３・・
・・・・レジスタの出力信号（接続部）、ＳＤ１、ＳＤ
２・・・・・レジスタのスイッチ回路、ＳＦＴ１〜ＳＦ
Ｔ・・・・・フリップフロップ。
、第３図、第４図は本第２の発明の２つの実施例のチッ
プ部を示す模式図、第５図、第６図はそれぞれ第３図、
第４図中の極性固定回路とスイッチ回路の模式図、第７
図〜第１０図は本第２の発明の他の実施例を示す図で第
７図は回路図、第８図はチップ、第９図は実装物（パッ
ケージ）、第１０図は実装図である。 １，１′、１１，１１′、２１・・・・・チップ、１２
，１２′・・・・・・回路部、３１・・・・・・実装物
（パッケージ）、Ｒ１，Ｒ２，Ｒ３・・・チップ中心、
Ｉ１１・・・Ｉ１ｘ，Ｉ２１・・・Ｉ２ｘ、Ｉ３１・・
・Ｉ３ｘ、Ｉ４１・・・１４ｘ、Ｉ１１・・・Ｉ１ｎ■
Ｉ２１・・・Ｉ２ｎ、Ｉ３１・・・Ｉ３ｎ、１４１・・
・Ｉ４ｎ・・・入力接続部、Ｏ１１・・・・・Ｏ１ｘ，
Ｏ２１・・・Ｏ２ｍ，Ｏ３１・・・Ｏ３ｍ，Ｏ４１・・
・Ｏ４ｍ・・・・出力接続部、Ｖ１，Ｖ２■u３■Ｖ４
・・・・・・電源接続部、Ｇ１，Ｇ２，Ｇ３，Ｇ４・・
・・・・グランド接続部、Ｓ１、Ｓ２、Ｓ１′〜Ｓ４′
■r■rｏ、ＳＤスイッチ回路、ＰＵ１■oＵ２■oＵ１′
〜ＰＵ、ＰＵ・・・極性固定回路、Ａ、Ｂ０、Ｃ，Ｄ入
力信号、Ａ′、Ｂ′■Ｃ′，Ｄ′・・・・・選択入力信
号、Ｅ・・・山出方信号、Ｃ１Ｃ２・・・・・・クロッ
ク信号（接続部）、Ｄ１，Ｄ２・・・・・データ入力信
号（接続部）、ＣＳ１，ＣＳ２・・・・・Ｃ１，Ｃ２の
選択信号（接続部）、ＤＳ１，ＤＳ２・・・・・・Ｄ１
、Ｄ２の選択信号（接続部）、ＳＥ１、ＳＥ２・・・レ
ジスタの切り分け信号（接続部）、ＳＲ１〜ＳＲ３・・
・・・・レジスタの出力信号（接続部）、ＳＤ１、ＳＤ
２・・・・・レジスタのスイッチ回路、ＳＦＴ１〜ＳＦ
Ｔ・・・・・フリップフロップ。
Claims (2)
- （１）チップ上に設けられた入出力接続部が２回または
４回の回転対称性を有することを特徴とする半導体装置
。 - （２）チップ上に設けられた入出力接続部が２回または
４回の回転対称性を有し、該回転対称性のうちの任意の
一方向のみを選択する選択手段を備えることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12994282A JPS5921055A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12994282A JPS5921055A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5921055A true JPS5921055A (ja) | 1984-02-02 |
Family
ID=15022239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12994282A Pending JPS5921055A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921055A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224034A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 半導体装置 |
| JPH04301290A (ja) * | 1991-03-28 | 1992-10-23 | Nec Corp | 先入れ先出しメモリ回路 |
| US5662263A (en) * | 1994-03-30 | 1997-09-02 | Nec Corporation | Single point bonding method |
| WO2000049658A1 (en) * | 1999-02-16 | 2000-08-24 | Alien Technology Corporation | Functionally symmetric integrated circuit die |
| JP2011530723A (ja) * | 2008-08-14 | 2011-12-22 | グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー | チップ駆動機構を内蔵しているディスプレイデバイス |
-
1982
- 1982-07-26 JP JP12994282A patent/JPS5921055A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224034A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 半導体装置 |
| JPH04301290A (ja) * | 1991-03-28 | 1992-10-23 | Nec Corp | 先入れ先出しメモリ回路 |
| US5662263A (en) * | 1994-03-30 | 1997-09-02 | Nec Corporation | Single point bonding method |
| WO2000049658A1 (en) * | 1999-02-16 | 2000-08-24 | Alien Technology Corporation | Functionally symmetric integrated circuit die |
| US6291896B1 (en) | 1999-02-16 | 2001-09-18 | Alien Technology Corporation | Functionally symmetric integrated circuit die |
| JP2002537656A (ja) * | 1999-02-16 | 2002-11-05 | エイリアン・テクノロジイ・コーポレーション | 機能的に対称な集積回路ダイ |
| JP2011530723A (ja) * | 2008-08-14 | 2011-12-22 | グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー | チップ駆動機構を内蔵しているディスプレイデバイス |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5921055A (ja) | 半導体装置 | |
| US6640324B1 (en) | Boundary scan chain routing | |
| JPH10303366A (ja) | 半導体装置 | |
| JP2000022072A (ja) | マルチチップモジュール | |
| KR19990057223A (ko) | 입력 버퍼들을 구비한 반도체 장치 | |
| GB2006522A (en) | Improvements in or relating to wafers having microelectric circuit chips thereon | |
| JP3045002B2 (ja) | 集積回路のモード設定回路 | |
| JPH0729389A (ja) | シフトレジスタ回路 | |
| JP2000187063A (ja) | 半導体集積回路 | |
| JPH0818407A (ja) | ラッチ回路 | |
| JP2532103Y2 (ja) | 半導体集積回路装置 | |
| JPH0546386A (ja) | データプロセツサ | |
| JPS63109379A (ja) | 半導体装置のテスト用補助回路 | |
| JPH08136619A (ja) | 半導体回路装置 | |
| JPH03216898A (ja) | 集積回路 | |
| JPH02139957A (ja) | 半導体集積回路 | |
| JPH10325851A (ja) | 制御用ｉｃ搭載テスタ治具 | |
| JPH10313091A (ja) | 半導体装置 | |
| JPH07115176A (ja) | 半導体記憶装置 | |
| JPH07113660B2 (ja) | モード設定回路 | |
| JPH0199311A (ja) | 補間フィルタ | |
| JPH07146338A (ja) | 半導体集積回路の入出力端子セルおよび半導体集積回路装置 | |
| JPH01115211A (ja) | Ｍｏｓ集積回路装置 | |
| JPH03198283A (ja) | 半導体メモリ | |
| JPH0637607A (ja) | 半導体装置 |