JPH10325851A - 制御用ｉｃ搭載テスタ治具 - Google Patents
制御用ｉｃ搭載テスタ治具Info
- Publication number
- JPH10325851A JPH10325851A JP9133166A JP13316697A JPH10325851A JP H10325851 A JPH10325851 A JP H10325851A JP 9133166 A JP9133166 A JP 9133166A JP 13316697 A JP13316697 A JP 13316697A JP H10325851 A JPH10325851 A JP H10325851A
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- Japan
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- control
- ics
- terminals
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 一度に複数のＩＣを選別することができるテ
スタ治具を提供する。 【解決手段】 テスタ治具１には、２個の被選別ＩＣ２
と、２個の被選別ＩＣ２が有する端子数に相応する端子
数を有する制御用ＩＣ３が、搭載されている。２個の被
選別ＩＣ２の端子と制御用ＩＣ３の端子の間、２個の被
選別ＩＣ２の端子とテスタ端子４の間、及び、制御用Ｉ
Ｃ３の端子とテスタ端子４の間は、それぞれ接続線５に
より接続されている。被選別ＩＣ２の出力信号を制御す
る制御用ＩＣ３の内部論理回路には、ＡＮＤゲートとＯ
Ｒゲートが用いられている。２個の被選別ＩＣ２の出力
を制御用ＩＣ３の内部で分岐させ、ＡＮＤゲートとＯＲ
ゲートの入力に接続する。ＡＮＤゲートの出力は、全て
の被選別ＩＣ２の出力がハイレベルになっていることを
証明する。ＯＲゲートの出力は、全ての被選別ＩＣ２の
出力がロウレベルになっていることを証明する。
スタ治具を提供する。 【解決手段】 テスタ治具１には、２個の被選別ＩＣ２
と、２個の被選別ＩＣ２が有する端子数に相応する端子
数を有する制御用ＩＣ３が、搭載されている。２個の被
選別ＩＣ２の端子と制御用ＩＣ３の端子の間、２個の被
選別ＩＣ２の端子とテスタ端子４の間、及び、制御用Ｉ
Ｃ３の端子とテスタ端子４の間は、それぞれ接続線５に
より接続されている。被選別ＩＣ２の出力信号を制御す
る制御用ＩＣ３の内部論理回路には、ＡＮＤゲートとＯ
Ｒゲートが用いられている。２個の被選別ＩＣ２の出力
を制御用ＩＣ３の内部で分岐させ、ＡＮＤゲートとＯＲ
ゲートの入力に接続する。ＡＮＤゲートの出力は、全て
の被選別ＩＣ２の出力がハイレベルになっていることを
証明する。ＯＲゲートの出力は、全ての被選別ＩＣ２の
出力がロウレベルになっていることを証明する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣを選別するテ
スタ治具に関する。
スタ治具に関する。
【０００２】
【従来の技術】半導体ウエハーのテストに関して記載さ
れた文献としては、特開平４−１２２０４０号公報を挙
げることができる。
れた文献としては、特開平４−１２２０４０号公報を挙
げることができる。
【０００３】この公報には、制御信号により全入出力端
子をハイ・インピーダンス状態にする複数の半導体チッ
プと、前記制御信号を出力するセレクタ回路と、前記半
導体チップの入出力端子を電気的に接続する複数の論理
ゲートを有し、それぞれの前記半導体チップが、同一電
源及びグラウンドピンを有する半導体ウエハーが、記載
されている。
子をハイ・インピーダンス状態にする複数の半導体チッ
プと、前記制御信号を出力するセレクタ回路と、前記半
導体チップの入出力端子を電気的に接続する複数の論理
ゲートを有し、それぞれの前記半導体チップが、同一電
源及びグラウンドピンを有する半導体ウエハーが、記載
されている。
【０００４】セレクタ回路とＡＮＤゲートにより、半導
体ウエハー中で１個の半導体チップの入出力端子だけを
動作状態とし、他の半導体チップの入出力端子をハイ・
インピーダンス状態にする。したがって、セレクタ回路
の入力を切り替えると、半導体チップを１個ずつ選択
し、テストすることができる。
体ウエハー中で１個の半導体チップの入出力端子だけを
動作状態とし、他の半導体チップの入出力端子をハイ・
インピーダンス状態にする。したがって、セレクタ回路
の入力を切り替えると、半導体チップを１個ずつ選択
し、テストすることができる。
【０００５】従来のテスタ治具を模式的に示すと、図５
の構成となる。テスタ治具１には、１個の被選別ＩＣ２
が搭載され、被選別ＩＣ２の端子とテスタ端子４の間
は、それぞれ接続線５により接続されている。
の構成となる。テスタ治具１には、１個の被選別ＩＣ２
が搭載され、被選別ＩＣ２の端子とテスタ端子４の間
は、それぞれ接続線５により接続されている。
【０００６】
【発明が解決しようとする課題】前記従来の半導体ウエ
ハーのテストの技術では、一度に複数の半導体チップを
テストすることができず、不便である。
ハーのテストの技術では、一度に複数の半導体チップを
テストすることができず、不便である。
【０００７】そこで、本発明は前記従来の技術の欠点を
改良し、一度に複数のＩＣを選別することができるテス
タ治具を提供とようとするものである。
改良し、一度に複数のＩＣを選別することができるテス
タ治具を提供とようとするものである。
【０００８】
【課題を解決するための手段】本発明は、前記課題を解
決するため、次の手段を採用する。
決するため、次の手段を採用する。
【０００９】（１）テスタ治具上に複数の被選別ＩＣと
制御用ＩＣを搭載し、前記複数の被選別ＩＣの端子と前
記制御用ＩＣの端子の間、前記複数の被選別ＩＣの端子
とテスタの端子の間、及び、前記制御用ＩＣの端子と前
記テスタ端子の間を、それぞれ接続線により接続した制
御用ＩＣ搭載テスタ治具。
制御用ＩＣを搭載し、前記複数の被選別ＩＣの端子と前
記制御用ＩＣの端子の間、前記複数の被選別ＩＣの端子
とテスタの端子の間、及び、前記制御用ＩＣの端子と前
記テスタ端子の間を、それぞれ接続線により接続した制
御用ＩＣ搭載テスタ治具。
【００１０】（２）前記制御用ＩＣがＡＮＤゲートとＯ
Ｒゲートを有する前記（１）記載の制御用ＩＣ搭載テス
タ治具。
Ｒゲートを有する前記（１）記載の制御用ＩＣ搭載テス
タ治具。
【００１１】（３）前記被選別ＩＣと前記制御用ＩＣが
いずれも双方向信号を制御する前記（１）記載の制御用
ＩＣ搭載テスタ治具。
いずれも双方向信号を制御する前記（１）記載の制御用
ＩＣ搭載テスタ治具。
【００１２】
【発明の実施の形態】本発明の二つの実施の形態例につ
いて図１〜図４を参照して説明する。
いて図１〜図４を参照して説明する。
【００１３】まず、本発明の第１実施の形態例について
図１〜図３を参照して説明する。図１において、テスタ
治具１には、２個の被選別ＩＣ２と、２個の被選別ＩＣ
２が有する端子数に相応する端子数を有する制御用ＩＣ
３が、搭載されている。２個の被選別ＩＣ２の端子と制
御用ＩＣ３の端子の間、２個の被選別ＩＣ２の端子とテ
スタ端子４の間、及び、制御用ＩＣ３の端子とテスタ端
子４の間は、それぞれ接続線５により接続されている。
なお、６は接続線分岐点である。
図１〜図３を参照して説明する。図１において、テスタ
治具１には、２個の被選別ＩＣ２と、２個の被選別ＩＣ
２が有する端子数に相応する端子数を有する制御用ＩＣ
３が、搭載されている。２個の被選別ＩＣ２の端子と制
御用ＩＣ３の端子の間、２個の被選別ＩＣ２の端子とテ
スタ端子４の間、及び、制御用ＩＣ３の端子とテスタ端
子４の間は、それぞれ接続線５により接続されている。
なお、６は接続線分岐点である。
【００１４】図２は、被選別ＩＣ２の出力信号を制御す
る制御用ＩＣ３の内部論理回路の一例を示す。２個の被
選別ＩＣ２の出力を制御用ＩＣ３の内部で分岐させ、Ａ
ＮＤゲート７の入力とＯＲゲート８の入力に接続する。
ＡＮＤゲート７の出力は、全ての被選別ＩＣ２の出力が
ハイレベルになっていることを証明する。ＯＲゲート８
の出力は、全ての被選別ＩＣ２の出力がロウレベルにな
っていることを証明する。
る制御用ＩＣ３の内部論理回路の一例を示す。２個の被
選別ＩＣ２の出力を制御用ＩＣ３の内部で分岐させ、Ａ
ＮＤゲート７の入力とＯＲゲート８の入力に接続する。
ＡＮＤゲート７の出力は、全ての被選別ＩＣ２の出力が
ハイレベルになっていることを証明する。ＯＲゲート８
の出力は、全ての被選別ＩＣ２の出力がロウレベルにな
っていることを証明する。
【００１５】図３は、被選別ＩＣ２の双方向信号を制御
する制御用ＩＣ３の内部論理回路の一例を示す。被選別
ＩＣ２の双方向端子が、出力になっている場合の制御論
理は、図２を用いて説明した制御と同様である。双方向
制御の論理は、被選別ＩＣ２の双方向制御信号の反転論
理を、制御用ＩＣ３の双方向制御信号とすることであ
り、被選別ＩＣ２が入力状態ならば、制御用ＩＣ３は出
力となり、被選別ＩＣ２が出力状態ならば、制御用ＩＣ
３は入力となる。
する制御用ＩＣ３の内部論理回路の一例を示す。被選別
ＩＣ２の双方向端子が、出力になっている場合の制御論
理は、図２を用いて説明した制御と同様である。双方向
制御の論理は、被選別ＩＣ２の双方向制御信号の反転論
理を、制御用ＩＣ３の双方向制御信号とすることであ
り、被選別ＩＣ２が入力状態ならば、制御用ＩＣ３は出
力となり、被選別ＩＣ２が出力状態ならば、制御用ＩＣ
３は入力となる。
【００１６】次に、本発明の第２実施の形態例について
図４を参照して説明する。前述した第１実施の形態例に
おけるＡＮＤゲート７やＯＲゲート８の入力端子数を増
加することにより、被選別ＩＣ２の同時選別個数を増加
することができる。図４は、その一例であり、被選別Ｉ
Ｃ２の個数を増加して３個にしても、使用するテスタ端
子４の個数は増加しないことが判明する。
図４を参照して説明する。前述した第１実施の形態例に
おけるＡＮＤゲート７やＯＲゲート８の入力端子数を増
加することにより、被選別ＩＣ２の同時選別個数を増加
することができる。図４は、その一例であり、被選別Ｉ
Ｃ２の個数を増加して３個にしても、使用するテスタ端
子４の個数は増加しないことが判明する。
【００１７】
【発明の効果】以上の説明から明らかなように、本発明
によれば、被選別ＩＣの端子数にかかわらず、使用する
テスタ端子の個数が一定であるので、一度に複数のＩＣ
を選別することができる。
によれば、被選別ＩＣの端子数にかかわらず、使用する
テスタ端子の個数が一定であるので、一度に複数のＩＣ
を選別することができる。
【図１】本発明の第１実施の形態例の２個のＩＣを同時
に選別することができる制御用ＩＣ搭載テスタ治具の正
面図である。
に選別することができる制御用ＩＣ搭載テスタ治具の正
面図である。
【図２】本発明の第１実施の形態例における被選別ＩＣ
の出力信号を制御する制御用ＩＣの内部論理回路を示
す。
の出力信号を制御する制御用ＩＣの内部論理回路を示
す。
【図３】本発明の第１実施の形態例における被選別ＩＣ
の双方向出力信号を制御する制御用ＩＣの内部論理回路
を示す。
の双方向出力信号を制御する制御用ＩＣの内部論理回路
を示す。
【図４】本発明の第２実施の形態例の３個のＩＣを同時
に選別することができる制御用ＩＣ搭載テスタ治具の正
面図である。
に選別することができる制御用ＩＣ搭載テスタ治具の正
面図である。
【図５】従来のテスタ治具の模式的正面図である。
１ テスタ治具 ２ 被選別ＩＣ ３ 制御用ＩＣ ４ テスタ端子 ５ 接続線 ６ 接続線分岐点 ７ ＡＮＤゲート ８ ＯＲゲート
Claims (3)
- 【請求項１】 テスタ治具上に複数の被選別ＩＣと制御
用ＩＣを搭載し、前記複数の被選別ＩＣの端子と前記制
御用ＩＣの端子の間、前記複数の被選別ＩＣの端子とテ
スタ端子の間、及び、前記制御用ＩＣの端子と前記テス
タ端子の間を、それぞれ接続線により接続したことを特
徴とする制御用ＩＣ搭載テスタ治具。 - 【請求項２】 前記制御用ＩＣがＡＮＤゲートとＯＲゲ
ートを有することを特徴とする請求項１記載の制御用Ｉ
Ｃ搭載テスタ治具。 - 【請求項３】 前記被選別ＩＣと前記制御用ＩＣがいず
れも双方向信号を制御することを特徴とする請求項２記
載の制御用ＩＣ搭載テスタ治具。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9133166A JPH10325851A (ja) | 1997-05-23 | 1997-05-23 | 制御用ｉｃ搭載テスタ治具 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9133166A JPH10325851A (ja) | 1997-05-23 | 1997-05-23 | 制御用ｉｃ搭載テスタ治具 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10325851A true JPH10325851A (ja) | 1998-12-08 |
Family
ID=15098234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9133166A Withdrawn JPH10325851A (ja) | 1997-05-23 | 1997-05-23 | 制御用ｉｃ搭載テスタ治具 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10325851A (ja) |
-
1997
- 1997-05-23 JP JP9133166A patent/JPH10325851A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040803 |