JP2947251B2 - 半導体装置テスト回路 - Google Patents
半導体装置テスト回路Info
- Publication number
- JP2947251B2 JP2947251B2 JP10020312A JP2031298A JP2947251B2 JP 2947251 B2 JP2947251 B2 JP 2947251B2 JP 10020312 A JP10020312 A JP 10020312A JP 2031298 A JP2031298 A JP 2031298A JP 2947251 B2 JP2947251 B2 JP 2947251B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- signal
- selector circuit
- internal
- macro
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置テスト
回路に関し、詳しくは、マクロセルを搭載した集積回路
（ＬＳＩ）のテスト回路の改良に関するものである。
回路に関し、詳しくは、マクロセルを搭載した集積回路
（ＬＳＩ）のテスト回路の改良に関するものである。
【０００２】
【従来の技術】近来、ＬＳＩは大規模化し、複数の既存
ＬＳＩをチップに統合する等、複雑な内部構成となり、
ＬＳＩの全体機能を検証するテストパターンを設計する
ことは多大の労力と時間を必要とする。そこで、従来の
半導体装置テスト回路では、図３に示すようなテスト方
式を採用している。図３において、１はＬＳＩ内部の第
１の内部マクロ、２は同じくＬＳＩ内部の第２の内部マ
クロであって、各内部マクロ１、２ごとに、テスト専用
端子を設け、これらテスト専用端子１５を使用してテス
ト用入力信号１６を入力し、かつテスト用出力信号を取
り出すようになっている。これにより、ＬＳＩ内部のマ
クロを分割してテストを行うことができるため、テスト
パタン作成の時間が短縮でき、また、テストパタン長を
短くできるという利点がある。
ＬＳＩをチップに統合する等、複雑な内部構成となり、
ＬＳＩの全体機能を検証するテストパターンを設計する
ことは多大の労力と時間を必要とする。そこで、従来の
半導体装置テスト回路では、図３に示すようなテスト方
式を採用している。図３において、１はＬＳＩ内部の第
１の内部マクロ、２は同じくＬＳＩ内部の第２の内部マ
クロであって、各内部マクロ１、２ごとに、テスト専用
端子を設け、これらテスト専用端子１５を使用してテス
ト用入力信号１６を入力し、かつテスト用出力信号を取
り出すようになっている。これにより、ＬＳＩ内部のマ
クロを分割してテストを行うことができるため、テスト
パタン作成の時間が短縮でき、また、テストパタン長を
短くできるという利点がある。
【０００３】
【発明が解決しようとする課題】上記のテスト回路で
は、ＬＳＩのマクロ単体の検証を行うことができるが、
ノーマル時に接続される信号ＳＩＧＮが、第１の内部マ
クロ１の出力端子１２と第２の内部マクロ２の入力端子
１３とに電気的に接続されているか否かの検証を行うこ
とができない。また、接続検証を行う場合は、ＬＳＩ全
体のノーマルモードでのテストパタンを設計しなければ
ならず、テストパタン設計に多大の労力と時間を必要と
するという問題がある。本発明は上述の点に着目してな
されたもので、ＬＳＩ内部の各マクロを全て個別でテス
トすることにより、ノーマルモードでのテストパタンを
使用せずに、ＬＳＩ内部のノーマル時のマクロ間の接続
も同時に検証できるようにした半導体装置テスト回路を
提供することを目的とする。
は、ＬＳＩのマクロ単体の検証を行うことができるが、
ノーマル時に接続される信号ＳＩＧＮが、第１の内部マ
クロ１の出力端子１２と第２の内部マクロ２の入力端子
１３とに電気的に接続されているか否かの検証を行うこ
とができない。また、接続検証を行う場合は、ＬＳＩ全
体のノーマルモードでのテストパタンを設計しなければ
ならず、テストパタン設計に多大の労力と時間を必要と
するという問題がある。本発明は上述の点に着目してな
されたもので、ＬＳＩ内部の各マクロを全て個別でテス
トすることにより、ノーマルモードでのテストパタンを
使用せずに、ＬＳＩ内部のノーマル時のマクロ間の接続
も同時に検証できるようにした半導体装置テスト回路を
提供することを目的とする。
【０００４】
【課題を解決するための手段】前記の目的を達成するべ
く、本発明は、ＬＳＩ内部に第１の内部マクロと第２の
内部マクロとが設けられ、該第１の内部マクロと第２の
内部マクロとの接続検証を行う半導体装置テスト回路に
おいて、前記第１の内部マクロの出力端子と第２の内部
マクロの入力端子間に設けられた第１のテストセレクタ
回路および第２のテストセレクタ回路を備え、前記第２
のテストセレクタ回路は、該第２のテストセレクタ回路
に入力されるモード切替え用のテスト信号がＬＯＷレベ
ルかＨＩＧＨレベルかに応じ、前記第１の内部マクロの
テストモード時及びノーマルモード時の出力信号と前記
第２の内部マクロのテストモード時のテスト信号のいず
れかを選択して前記第１のテストセレクタ回路へ出力す
るように構成され、前記第１のテストセレクタ回路は、
該第１のテストセレクタ回路に入力されるモード切替え
用のテスト信号がＬＯＷレベルかＨＩＧＨレベルかに応
じ、前記第２のテストセレクタ回路から出力される信号
を選択して前記第２の内部マクロに出力するように構成
され、前記第１のテストセレクタ回路のテスト信号がＨ
ＩＧＨレベルで、かつ前記第２のテストセレクタ回路の
テスト信号がＬＯＷレベルの時に前記第１の内部マクロ
のテストを行い、前記第１のテストセレクタ回路のテス
ト信号がＬＯＷレベルで、かつ前記第２のテストセレク
タ回路のテスト信号がＨＩＧＨレベルの時に前記第２の
内部マクロのテストを行い、ノーマル時は前記第１およ
び第２のテストセレクタ回路のテスト信号を共にＬＯＷ
レベルとして、ノーマル時の前記第１の内部マクロと前
記第２の内部マクロ間の接続を検証するようにしたこと
を特徴とする。また、本発明は、ＬＳＩ内部に第１の内
部マクロと第２の内部マクロとが設けられ、該第１の内
部マクロと第２の内部マクロとの接続検証を行う半導体
装置テスト回路において、前記第１の内部マクロの内部
に第１のテストセレクタ回路を設け、前記第２の内部マ
クロの内部に第２のテストセレクタ回路を設け、この第
２のテストセレクタ回路の出力端と第１のテストセレク
タ回路の入力端間を接続し、前記第２のテストセレクタ
回路は、該第２のテストセレクタ回路に入力されるモー
ド切替え用のテスト信号がＬＯＷレベルかＨＩＧＨレベ
ルかに応じ、前記第１の内部マクロのテストモード時及
びノーマルモード時の出力信号と前記第２の内部マクロ
のテストモード時のテスト信号のいずれかを選択して前
記第１のテストセレクタ回路へ出力するように構成さ
れ、前記第１のテストセレクタ回路は、該第１のテスト
セレクタ回路に入力されるモード切替え用のテスト信号
がＬＯＷレベルかＨＩＧＨレベルかに応じ、前記第２の
テストセレクタ回路から出力される信号を選択して前記
第２の内部マクロに出力するように構成され、前記第１
のテストセレクタ回路のテスト信号がＨＩＧＨレベル
で、かつ前記第２のテストセレクタ回路のテスト信号が
ＬＯＷレベルの時に前記第１の内部マクロのテストを行
い、前記第１のテストセレクタ回路のテスト信号がＬＯ
Ｗレベルで、かつ前記第２のテストセレクタ回路のテス
ト信号がＨＩＧＨレベルの時に前記第２の内部マクロの
テストを行い、ノーマル時は前記第１および第２のテス
トセレクタ回路のテスト信号を共にＬＯＷレベルとし
て、ノーマル時の前記第１の内部マクロと前記第２の内
部マクロ間の接続を検証するようにしたことを特徴とす
る。
く、本発明は、ＬＳＩ内部に第１の内部マクロと第２の
内部マクロとが設けられ、該第１の内部マクロと第２の
内部マクロとの接続検証を行う半導体装置テスト回路に
おいて、前記第１の内部マクロの出力端子と第２の内部
マクロの入力端子間に設けられた第１のテストセレクタ
回路および第２のテストセレクタ回路を備え、前記第２
のテストセレクタ回路は、該第２のテストセレクタ回路
に入力されるモード切替え用のテスト信号がＬＯＷレベ
ルかＨＩＧＨレベルかに応じ、前記第１の内部マクロの
テストモード時及びノーマルモード時の出力信号と前記
第２の内部マクロのテストモード時のテスト信号のいず
れかを選択して前記第１のテストセレクタ回路へ出力す
るように構成され、前記第１のテストセレクタ回路は、
該第１のテストセレクタ回路に入力されるモード切替え
用のテスト信号がＬＯＷレベルかＨＩＧＨレベルかに応
じ、前記第２のテストセレクタ回路から出力される信号
を選択して前記第２の内部マクロに出力するように構成
され、前記第１のテストセレクタ回路のテスト信号がＨ
ＩＧＨレベルで、かつ前記第２のテストセレクタ回路の
テスト信号がＬＯＷレベルの時に前記第１の内部マクロ
のテストを行い、前記第１のテストセレクタ回路のテス
ト信号がＬＯＷレベルで、かつ前記第２のテストセレク
タ回路のテスト信号がＨＩＧＨレベルの時に前記第２の
内部マクロのテストを行い、ノーマル時は前記第１およ
び第２のテストセレクタ回路のテスト信号を共にＬＯＷ
レベルとして、ノーマル時の前記第１の内部マクロと前
記第２の内部マクロ間の接続を検証するようにしたこと
を特徴とする。また、本発明は、ＬＳＩ内部に第１の内
部マクロと第２の内部マクロとが設けられ、該第１の内
部マクロと第２の内部マクロとの接続検証を行う半導体
装置テスト回路において、前記第１の内部マクロの内部
に第１のテストセレクタ回路を設け、前記第２の内部マ
クロの内部に第２のテストセレクタ回路を設け、この第
２のテストセレクタ回路の出力端と第１のテストセレク
タ回路の入力端間を接続し、前記第２のテストセレクタ
回路は、該第２のテストセレクタ回路に入力されるモー
ド切替え用のテスト信号がＬＯＷレベルかＨＩＧＨレベ
ルかに応じ、前記第１の内部マクロのテストモード時及
びノーマルモード時の出力信号と前記第２の内部マクロ
のテストモード時のテスト信号のいずれかを選択して前
記第１のテストセレクタ回路へ出力するように構成さ
れ、前記第１のテストセレクタ回路は、該第１のテスト
セレクタ回路に入力されるモード切替え用のテスト信号
がＬＯＷレベルかＨＩＧＨレベルかに応じ、前記第２の
テストセレクタ回路から出力される信号を選択して前記
第２の内部マクロに出力するように構成され、前記第１
のテストセレクタ回路のテスト信号がＨＩＧＨレベル
で、かつ前記第２のテストセレクタ回路のテスト信号が
ＬＯＷレベルの時に前記第１の内部マクロのテストを行
い、前記第１のテストセレクタ回路のテスト信号がＬＯ
Ｗレベルで、かつ前記第２のテストセレクタ回路のテス
ト信号がＨＩＧＨレベルの時に前記第２の内部マクロの
テストを行い、ノーマル時は前記第１および第２のテス
トセレクタ回路のテスト信号を共にＬＯＷレベルとし
て、ノーマル時の前記第１の内部マクロと前記第２の内
部マクロ間の接続を検証するようにしたことを特徴とす
る。
【０００５】本発明の半導体装置テスト回路では、ＬＳ
Ｉ内部の第１の内部マクロのテストを行うときは、第２
のテストセレクタ回路のテスト信号をＨＩＧＨレベル
に、第２のテストセレクタ回路のテスト信号をＬＯＷレ
ベルにして、第１の内部マクロの出力信号が第１のテス
トセレクタ回路に入力されることをモニタすることで検
証できる。また、第１の内部マクロのテストを行うに際
しては、第１のテストセレクタ回路のテスト信号をＬＯ
Ｗレベルに、第２のテストセレクタ回路のテスト信号を
ＨＩＧＨレベルにして、第２のテストセレクタ回路から
第１のテストセレクタ回路に入力されるテストモード時
の出力信号を第１の内部マクロに入力されることをモニ
タすることで検証できる。さらに、第１および第２のテ
ストセレクタ回路のテスト信号が共にＬＯＷレベルにす
ることにより、ノーマル時に第１の内部マクロからの出
力信号は第２の内部マクロへの入力信号としてに出力す
ることが検証できる。これにより、ＬＳＩ内部の各マク
ロを全て個別でテストすることで、ノーマルモードでの
テストパタンを使用せずに、ＬＳＩ内部のノーマル時の
マクロ間の接続も同時に検証できる。
Ｉ内部の第１の内部マクロのテストを行うときは、第２
のテストセレクタ回路のテスト信号をＨＩＧＨレベル
に、第２のテストセレクタ回路のテスト信号をＬＯＷレ
ベルにして、第１の内部マクロの出力信号が第１のテス
トセレクタ回路に入力されることをモニタすることで検
証できる。また、第１の内部マクロのテストを行うに際
しては、第１のテストセレクタ回路のテスト信号をＬＯ
Ｗレベルに、第２のテストセレクタ回路のテスト信号を
ＨＩＧＨレベルにして、第２のテストセレクタ回路から
第１のテストセレクタ回路に入力されるテストモード時
の出力信号を第１の内部マクロに入力されることをモニ
タすることで検証できる。さらに、第１および第２のテ
ストセレクタ回路のテスト信号が共にＬＯＷレベルにす
ることにより、ノーマル時に第１の内部マクロからの出
力信号は第２の内部マクロへの入力信号としてに出力す
ることが検証できる。これにより、ＬＳＩ内部の各マク
ロを全て個別でテストすることで、ノーマルモードでの
テストパタンを使用せずに、ＬＳＩ内部のノーマル時の
マクロ間の接続も同時に検証できる。
【０００６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。なお、図３と同一部材または同一
機能のものは同一符号で示している。図１において、１
は第１の内部マクロ、２は第２の内部マクロであって、
ともにＬＳＩ内部の小マクロを示している。３は第１の
テストセレクタ回路、４は第２のテストセレクタ回路で
あって、ＬＳＩテストモード（ＬＳＩテスタ等でＬＳＩ
内部動作等を検証するモード）と、ノーマルモード（実
装置等で使用するモード）を切替えるためのセレクタ回
路である。
に基づいて説明する。なお、図３と同一部材または同一
機能のものは同一符号で示している。図１において、１
は第１の内部マクロ、２は第２の内部マクロであって、
ともにＬＳＩ内部の小マクロを示している。３は第１の
テストセレクタ回路、４は第２のテストセレクタ回路で
あって、ＬＳＩテストモード（ＬＳＩテスタ等でＬＳＩ
内部動作等を検証するモード）と、ノーマルモード（実
装置等で使用するモード）を切替えるためのセレクタ回
路である。
【０００７】第１のテストセレクタ回路３は、ＴＥＳＴ
５の信号により出力信号を切替えることができる。すな
わち、ＴＥＳＴ５の信号がロー（ＬＯＷ）レベルのとき
は、第１のテストセレクタ回路３のＬＯＷ端子Ｌからの
出力信号であるＩＮ１１に第２のテストセレクタ回路４
からの出力信号ＳＩＧＮの信号を出力し、ＴＥＳＴ５の
信号がハイ（ＨＩＧＨ）レベルのときは、第１のテスト
セレクタ回路３のＨＩＧＨ端子Ｈからの出力信号ＯＵＴ
８にＳＩＧＮ１０の信号を出力する。信号ＩＮ１１は、
第２の内部マクロ２の入力端子１３に入力され、ＯＵＴ
８の信号はＬＳＩテストモードで使用する信号であっ
て、テストモード時にＬＳＩのピンからモニタするよう
になっている。第２のテストセレクタ回路４は、ＴＥＳ
Ｔ６の信号によりその入力信号を切替えることができ
る。すなわち、ＴＥＳＴ６の信号がローレベルのとき
は、出力端子１２から第２のテストセレクタ回路４の端
子Ｌへの信号ＯＵＴ９をＳＩＧＮ１０に出力し、ＴＥＳ
Ｔ６の信号がハイレベルのときは、第２のテストセレク
タ回路４のＨＩＧＨ端子Ｈへの信号ＩＮ７をＳＩＧＮ１
０に出力する。ＯＵＴ９の信号は、第１の内部マクロ１
の出力端子１２から出力され、ＩＮ７の信号は、ＬＳＩ
テストモードで使用する信号で、テストモード時にＬＳ
Ｉのピンから入力される。
５の信号により出力信号を切替えることができる。すな
わち、ＴＥＳＴ５の信号がロー（ＬＯＷ）レベルのとき
は、第１のテストセレクタ回路３のＬＯＷ端子Ｌからの
出力信号であるＩＮ１１に第２のテストセレクタ回路４
からの出力信号ＳＩＧＮの信号を出力し、ＴＥＳＴ５の
信号がハイ（ＨＩＧＨ）レベルのときは、第１のテスト
セレクタ回路３のＨＩＧＨ端子Ｈからの出力信号ＯＵＴ
８にＳＩＧＮ１０の信号を出力する。信号ＩＮ１１は、
第２の内部マクロ２の入力端子１３に入力され、ＯＵＴ
８の信号はＬＳＩテストモードで使用する信号であっ
て、テストモード時にＬＳＩのピンからモニタするよう
になっている。第２のテストセレクタ回路４は、ＴＥＳ
Ｔ６の信号によりその入力信号を切替えることができ
る。すなわち、ＴＥＳＴ６の信号がローレベルのとき
は、出力端子１２から第２のテストセレクタ回路４の端
子Ｌへの信号ＯＵＴ９をＳＩＧＮ１０に出力し、ＴＥＳ
Ｔ６の信号がハイレベルのときは、第２のテストセレク
タ回路４のＨＩＧＨ端子Ｈへの信号ＩＮ７をＳＩＧＮ１
０に出力する。ＯＵＴ９の信号は、第１の内部マクロ１
の出力端子１２から出力され、ＩＮ７の信号は、ＬＳＩ
テストモードで使用する信号で、テストモード時にＬＳ
Ｉのピンから入力される。
【０００８】ＴＥＳＴ５およびＴＥＳＴ６の信号は、各
々ＬＳＩのテストモードおよびノーマルモードの切替え
の信号である。すなわち、第１の内部マクロ１をテスト
するときは、ＴＥＳＴ５がＨＩＧＨ、ＴＥＳＴ６がＬＯ
Ｗとなり、また、第２の内部マクロ２をテストするとき
は、ＴＥＳＴ５がＬＯＷ、ＴＥＳＴ６がＨＩＧＨとな
り、ノーマルモード時は、ＴＥＳＴ５、ＴＥＳＴ６が共
にＬＯＷとなる。ＳＩＧＮ１０の信号は、第１のテスト
セレクタ回路３の入力端子と第２のテストセレクタ回路
４の出力端子に接続される。以上の半導体装置テスト回
路は、ＬＳＩ内部の各マクロの入出力端子に全てに接続
し、各マクロのテストは個別で行うものである。
々ＬＳＩのテストモードおよびノーマルモードの切替え
の信号である。すなわち、第１の内部マクロ１をテスト
するときは、ＴＥＳＴ５がＨＩＧＨ、ＴＥＳＴ６がＬＯ
Ｗとなり、また、第２の内部マクロ２をテストするとき
は、ＴＥＳＴ５がＬＯＷ、ＴＥＳＴ６がＨＩＧＨとな
り、ノーマルモード時は、ＴＥＳＴ５、ＴＥＳＴ６が共
にＬＯＷとなる。ＳＩＧＮ１０の信号は、第１のテスト
セレクタ回路３の入力端子と第２のテストセレクタ回路
４の出力端子に接続される。以上の半導体装置テスト回
路は、ＬＳＩ内部の各マクロの入出力端子に全てに接続
し、各マクロのテストは個別で行うものである。
【０００９】次に、上記第１実施の形態の半導体装置テ
スト回路の信号の流れを具体的に説明する。 （ａ）テストモード時 第１のテストセレクタ回路３および第２のテストセレク
タ回路４を使用した場合の各マクロの入出力端子からの
信号の流れを、出力端子は第１の内部マクロ１の出力端
子１２を使用して、入力端子は第２の内部マクロ２の入
力端子１３を使用して説明する。第１の内部マクロ１の
テスト時の出力信号の流れは次の通りである（図１の実
線矢印参照）。この時、ＴＥＳＴ５はＨＩＧＨ、ＴＥＳ
Ｔ６はＬＯＷの信号になり、第１の内部マクロ１の出力
端子１２から出力されたＯＵＴ９の信号は、第２のテス
トセレクタ回路４を介してＳＩＧＮ１０に出力され、Ｓ
ＩＧＮ１０は第１のテストセレクタ回路３を介してＯＵ
Ｔ８の信号として出力され、ＬＳＩのピンからこの信号
ＯＵＴ８をモニタする。第２の内部マクロ２のテスト時
の入力信号の流れは次の通りである（図１の点線矢印参
照）。この時、ＴＥＳＴ５はＬＯＷ、ＴＥＳＴ６はＨＩ
ＧＨになり、ＬＳＩのピンから入力されたテスト信号は
ＩＮ７であり、このＩＮ７の信号は第２のテストセレク
タ回路４を介してＳＩＧＮ１０の信号に出力され、ＳＩ
ＧＮ１０は第１のテストセレクタ回路３を介して、信号
ＩＮ１１に出力され、信号ＩＮ１１は第２の内部マクロ
２の入力端子１３に入力される。
スト回路の信号の流れを具体的に説明する。 （ａ）テストモード時 第１のテストセレクタ回路３および第２のテストセレク
タ回路４を使用した場合の各マクロの入出力端子からの
信号の流れを、出力端子は第１の内部マクロ１の出力端
子１２を使用して、入力端子は第２の内部マクロ２の入
力端子１３を使用して説明する。第１の内部マクロ１の
テスト時の出力信号の流れは次の通りである（図１の実
線矢印参照）。この時、ＴＥＳＴ５はＨＩＧＨ、ＴＥＳ
Ｔ６はＬＯＷの信号になり、第１の内部マクロ１の出力
端子１２から出力されたＯＵＴ９の信号は、第２のテス
トセレクタ回路４を介してＳＩＧＮ１０に出力され、Ｓ
ＩＧＮ１０は第１のテストセレクタ回路３を介してＯＵ
Ｔ８の信号として出力され、ＬＳＩのピンからこの信号
ＯＵＴ８をモニタする。第２の内部マクロ２のテスト時
の入力信号の流れは次の通りである（図１の点線矢印参
照）。この時、ＴＥＳＴ５はＬＯＷ、ＴＥＳＴ６はＨＩ
ＧＨになり、ＬＳＩのピンから入力されたテスト信号は
ＩＮ７であり、このＩＮ７の信号は第２のテストセレク
タ回路４を介してＳＩＧＮ１０の信号に出力され、ＳＩ
ＧＮ１０は第１のテストセレクタ回路３を介して、信号
ＩＮ１１に出力され、信号ＩＮ１１は第２の内部マクロ
２の入力端子１３に入力される。
【００１０】（ｂ）ノーマルモード時 この場合、信号ＴＥＳＴ５と信号ＴＥＳＴ６は共にＬＯ
Ｗとなり、第１の内部マクロ１の出力端子１２から出力
されるＯＵＴ９の信号は第２のテストセレクタ回路４を
介して信号ＳＩＧＮ１０に出力され、信号ＳＩＧＮ１０
は第１のテストセレクタ回路３を介して信号ＩＮ１１に
出力され、信号ＩＮ１１は第２の内部マクロ２の入力端
子１３に入力される（図１の鎖線矢印参照）。
Ｗとなり、第１の内部マクロ１の出力端子１２から出力
されるＯＵＴ９の信号は第２のテストセレクタ回路４を
介して信号ＳＩＧＮ１０に出力され、信号ＳＩＧＮ１０
は第１のテストセレクタ回路３を介して信号ＩＮ１１に
出力され、信号ＩＮ１１は第２の内部マクロ２の入力端
子１３に入力される（図１の鎖線矢印参照）。
【００１１】図２は、本発明の第２実施の形態を示すも
ので、図１の第１実施の形態における第１のテストセレ
クタ回路３と第２のテストセレクタ回路４を、各々第１
の内部マクロ１と第２の内部マクロ２の内部に設けたも
のである。これにより、テストセレクタ回路３、４が内
部マクロ１、２内に統合できると共に、第１実施の形態
の半導体装置テスト回路と同様の機能を果たすことがで
きる。
ので、図１の第１実施の形態における第１のテストセレ
クタ回路３と第２のテストセレクタ回路４を、各々第１
の内部マクロ１と第２の内部マクロ２の内部に設けたも
のである。これにより、テストセレクタ回路３、４が内
部マクロ１、２内に統合できると共に、第１実施の形態
の半導体装置テスト回路と同様の機能を果たすことがで
きる。
【００１２】以上のように、本発明の実施の形態におけ
る半導体装置テスト回路では、ＬＳＩ内部の第１の内部
マクロ１のテストを行うに際し、第２のテストセレクタ
回路４の切替えの信号ＴＥＳＴ６をＬＯＷとしてテスト
するため、第２のテストセレクタ回路４はノーマル時
（ＬＯＷレベル）に第１の内部マクロ１の出力端子１２
からのＯＵＴ９の信号がＳＩＧＮ１０に出力されること
が検証でき、第２の内部マクロ２のテストを行うに際
し、第２のテストセレクタ回路４の切替えの信号ＴＥＳ
Ｔ５をＬＯＷとしてテストするため、第１のテストセレ
クタ回路３は、ノーマル時ＳＩＧＮ１０がＩＮ１１に出
力されることが検証でき、ＴＥＳＴ５、６の信号が共に
ＬＯＷのときには、ＯＵＴ９はＳＩＧＮ１０の信号に出
力し、ＳＩＧＮ１０はＩＮ１１の信号に出力することが
検証できる。これにより、ＬＳＩ内部の各マクロを全て
個別でテストすることにより、ノーマルモードでのテス
トパタンを使用せずに、ＬＳＩ内部のノーマル時のマク
ロ間の接続も同時に検証できる。
る半導体装置テスト回路では、ＬＳＩ内部の第１の内部
マクロ１のテストを行うに際し、第２のテストセレクタ
回路４の切替えの信号ＴＥＳＴ６をＬＯＷとしてテスト
するため、第２のテストセレクタ回路４はノーマル時
（ＬＯＷレベル）に第１の内部マクロ１の出力端子１２
からのＯＵＴ９の信号がＳＩＧＮ１０に出力されること
が検証でき、第２の内部マクロ２のテストを行うに際
し、第２のテストセレクタ回路４の切替えの信号ＴＥＳ
Ｔ５をＬＯＷとしてテストするため、第１のテストセレ
クタ回路３は、ノーマル時ＳＩＧＮ１０がＩＮ１１に出
力されることが検証でき、ＴＥＳＴ５、６の信号が共に
ＬＯＷのときには、ＯＵＴ９はＳＩＧＮ１０の信号に出
力し、ＳＩＧＮ１０はＩＮ１１の信号に出力することが
検証できる。これにより、ＬＳＩ内部の各マクロを全て
個別でテストすることにより、ノーマルモードでのテス
トパタンを使用せずに、ＬＳＩ内部のノーマル時のマク
ロ間の接続も同時に検証できる。
【００１３】
【発明の効果】以上、詳述したように、本発明によれ
ば、ＬＳＩ内部の第１および第２の内部マクロを個別に
テストすることにより、第１の内部マクロの出力端子と
第２の内部マクロの入力端子が装置動作モード時（ノー
マル時）に電気的に接続することをＬＳＩ全体のテスト
パタンを使用せずに検証することができ、したがって、
テストパタン設計の労力、時間が不要になる。
ば、ＬＳＩ内部の第１および第２の内部マクロを個別に
テストすることにより、第１の内部マクロの出力端子と
第２の内部マクロの入力端子が装置動作モード時（ノー
マル時）に電気的に接続することをＬＳＩ全体のテスト
パタンを使用せずに検証することができ、したがって、
テストパタン設計の労力、時間が不要になる。
【図１】本発明の半導体装置テスト回路の第１実施の形
態を示すブロック図である。
態を示すブロック図である。
【図２】本発明の半導体装置テスト回路の第２実施の形
態を示すブロック図である。
態を示すブロック図である。
【図３】従来の半導体装置テスト回路のブロック図であ
る。
る。
１……第１の内部マクロ、２……第２の内部マクロ、３
……第１のテストセレクタ回路、４……第２のテストセ
レクタ回路、１２……出力端子、１３……入力端子。
……第１のテストセレクタ回路、４……第２のテストセ
レクタ回路、１２……出力端子、１３……入力端子。
Claims (3)
- 【請求項１】 ＬＳＩ内部に第１の内部マクロと第２の
内部マクロとが設けられ、該第１の内部マクロと第２の
内部マクロとの接続検証を行う半導体装置テスト回路に
おいて、 前記第１の内部マクロの出力端子と第２の内部マクロの
入力端子間に設けられた第１のテストセレクタ回路およ
び第２のテストセレクタ回路を備え、前記第２のテストセレクタ回路は、該第２のテストセレ
クタ回路に入力されるモード切替え用のテスト信号がＬ
ＯＷレベルかＨＩＧＨレベルかに応じ、前記第１の内部
マクロのテストモード時及びノーマルモード時の出力信
号と前記第２の内部マクロのテストモード時のテスト信
号のいずれかを選択して前記第１のテストセレクタ回路
へ出力するように構成され、 前記第１のテストセレクタ回路は、該第１のテストセレ
クタ回路に入力されるモード切替え用のテスト信号がＬ
ＯＷレベルかＨＩＧＨレベルかに応じ、前記第２のテス
トセレクタ回路から出力される信号を選択して前記第２
の内部マクロに出力するように構成され、 前記第１のテストセレクタ回路のテスト信号がＨＩＧＨ
レベルで、かつ前記第２のテストセレクタ回路のテスト
信号がＬＯＷレベルの時に前記第１の内部マクロのテス
トを行い、前記第１のテストセレクタ回路のテスト信号
がＬＯＷレベルで、かつ前記第２のテストセレクタ回路
のテスト信号がＨＩＧＨレベルの時に前記第２の内部マ
クロのテストを行い、ノーマル時は前記第１および第２
のテストセレクタ回路のテスト信号を共にＬＯＷレベル
として、ノーマル時の前記第１の内部マクロと前記第２
の内部マクロ間の接続を検証するようにしたことを特徴
とする半導体装置テスト回路。 - 【請求項２】 前記第２のテストセレクタ回路は、前記
第１の内部マクロからの出力信号を受けるＬＯＷ端子、
及び前記第２の内部マクロのテストモード時のテスト信
号を受けるＨＩＧＨ端子を有し、前記ＬＯＷ端子は前記
第１の内部マクロの出力端子に接続され、前記ＨＩＧＨ
端子には第２の内部マクロのテストモード時にＬＳＩの
ピンからのテスト信号が入力され、前記第１のテストセ
レクタ回路は、前記第２の内部マクロのテストモード及
びノーマルモード時に第１のテ ストセレクタ回路で選択
された信号を出力するＬＯＷ端子、及び前記第１の内部
マクロのテストモード時に第１のテストセレクタ回路で
選択された信号を出力するＨＩＧＨ端子を有し、前記Ｌ
ＯＷ端子は第２の内部マクロの入力端子に接続され、前
記ＨＩＧＨ端子からの信号は前記第１の内部マクロのモ
ニタ用ＬＳＩのピンへ出力されるようになっていること
を特徴とする請求項１記載の半導体装置テスト回路。 - 【請求項３】 ＬＳＩ内部に第１の内部マクロと第２の
内部マクロとが設けられ、該第１の内部マクロと第２の
内部マクロとの接続検証を行う半導体装置テスト回路に
おいて、 前記第１の内部マクロの内部に第１のテストセレクタ回
路を設け、前記第２の内部マクロの内部に第２のテスト
セレクタ回路を設け、この第２のテストセレクタ回路の
出力端と第１のテストセレクタ回路の入力端間を接続
し、 前記第２のテストセレクタ回路は、該第２のテストセレ
クタ回路に入力されるモード切替え用のテスト信号がＬ
ＯＷレベルかＨＩＧＨレベルかに応じ、前記第１の内部
マクロのテストモード時及びノーマルモード時の出力信
号と前記第２の内部マクロのテストモード時のテスト信
号のいずれかを選択して前記第１のテストセレクタ回路
へ出力するように構成され、 前記第１のテストセレクタ回路は、該第１のテストセレ
クタ回路に入力されるモード切替え用のテスト信号がＬ
ＯＷレベルかＨＩＧＨレベルかに応じ、前記第２のテス
トセレクタ回路から出力される信号を選択して前記第２
の内部マクロに出力するように構成され、 前記第１のテストセレクタ回路のテスト信号がＨＩＧＨ
レベルで、かつ前記第２のテストセレクタ回路のテスト
信号がＬＯＷレベルの時に前記第１の内部マクロのテス
トを行い、前記第１のテストセレクタ回路のテスト信号
がＬＯＷレベルで、かつ前記第２のテストセレクタ回路
のテスト信号がＨＩＧＨレベルの時に前記第２の内部マ
クロのテストを行い、ノーマル時は前記第１および第２
のテストセレクタ回路のテスト信号を共にＬＯＷレベル
として、ノーマル時の前記第１の内部マクロと前記第２
の内部マクロ間の接続を検証するようにしたことを特徴
とする半導体装置テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10020312A JP2947251B2 (ja) | 1998-01-16 | 1998-01-16 | 半導体装置テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10020312A JP2947251B2 (ja) | 1998-01-16 | 1998-01-16 | 半導体装置テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11202031A JPH11202031A (ja) | 1999-07-30 |
| JP2947251B2 true JP2947251B2 (ja) | 1999-09-13 |
Family
ID=12023630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10020312A Expired - Fee Related JP2947251B2 (ja) | 1998-01-16 | 1998-01-16 | 半導体装置テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2947251B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3459799B2 (ja) | 1999-10-19 | 2003-10-27 | Ｎｅｃエレクトロニクス株式会社 | テスト回路およびテスト回路生成装置、テスト回路生成方法およびその記録媒体 |
-
1998
- 1998-01-16 JP JP10020312A patent/JP2947251B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11202031A (ja) | 1999-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8977918B2 (en) | IC with connections between linking module and test access ports | |
| JPH07287053A (ja) | 境界走査適応マルチ・チップ・モジュール及びその操作方法 | |
| US5487074A (en) | Boundary scan testing using clocked signal | |
| KR20080031654A (ko) | 반도체 집적 회로 및 시험 방법 | |
| US6058255A (en) | JTAG instruction decode test register and method | |
| EP1358498B1 (en) | Input/output continuity test mode circuit | |
| US6519728B2 (en) | Semiconductor integrated circuit having test circuit | |
| US7428676B2 (en) | Boundary scan device | |
| JP2861973B2 (ja) | 半導体集積論理回路のテスト回路 | |
| US20020024352A1 (en) | Semiconductor integrated circuit with test points inserted thereinto | |
| JP2947251B2 (ja) | 半導体装置テスト回路 | |
| US7089471B2 (en) | Scan testing mode control of gated clock signals for flip-flops | |
| JP3094983B2 (ja) | システムロジックのテスト回路およびテスト方法 | |
| KR100503692B1 (ko) | 고정논리값을출력하는수단의출력과회로의입력사이의접속테스팅장치 | |
| US6321355B1 (en) | Semiconductor integrated circuit and method of testing the same | |
| JP3487810B2 (ja) | バウンダリスキャン回路およびその方法 | |
| JPH11326460A (ja) | バウンダリスキャン回路 | |
| JP3037207B2 (ja) | Ｌｓｉ試験方式 | |
| JPH1038977A (ja) | 統合化集積回路 | |
| JPH06123761A (ja) | 大規模集積回路 | |
| JP2003287563A (ja) | スキャンテスト回路 | |
| JP2000040787A (ja) | 半導体集積回路装置とその試験方法 | |
| JPH1164452A (ja) | テスト容易化回路 | |
| JPH10325851A (ja) | 制御用ｉｃ搭載テスタ治具 | |
| JPH0784004A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |