JPH06123761A - 大規模集積回路 - Google Patents
大規模集積回路Info
- Publication number
- JPH06123761A JPH06123761A JP4272782A JP27278292A JPH06123761A JP H06123761 A JPH06123761 A JP H06123761A JP 4272782 A JP4272782 A JP 4272782A JP 27278292 A JP27278292 A JP 27278292A JP H06123761 A JPH06123761 A JP H06123761A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- scan path
- input
- circuit block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 特定の回路ブロックを選択的に試験できる回
路を備えた大規模集積回路を提供することにある。 【構成】 集積回路１は、回路ブロックＡ，Ｂ，Ｃ，Ｄ
を有し、この各回路ブロックに含まれるフリップフロッ
プ２を順次接続することにより、一連のスキャンパス３
を形成する回路を備える。このうち、試験すべき回路ブ
ロック（例えばＢ）の入力側のスキャンパス３を介し
て、この回路ブロックＢに外部から直接、テスト信号を
入力するセレクタ回路Ｓ2 を配設すると共に、この回路
ブロックＢの出力側のスキャンパス３に対し、この部位
のスキャンパス３を介して出力されるテスト信号を分岐
して外部に出力するセレクタ回路Ｓ3 を備えることを特
徴とする。
路を備えた大規模集積回路を提供することにある。 【構成】 集積回路１は、回路ブロックＡ，Ｂ，Ｃ，Ｄ
を有し、この各回路ブロックに含まれるフリップフロッ
プ２を順次接続することにより、一連のスキャンパス３
を形成する回路を備える。このうち、試験すべき回路ブ
ロック（例えばＢ）の入力側のスキャンパス３を介し
て、この回路ブロックＢに外部から直接、テスト信号を
入力するセレクタ回路Ｓ2 を配設すると共に、この回路
ブロックＢの出力側のスキャンパス３に対し、この部位
のスキャンパス３を介して出力されるテスト信号を分岐
して外部に出力するセレクタ回路Ｓ3 を備えることを特
徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、大規模集積回路に関
し、特に試験容易化設計の施された大規模集積回路に関
するものである。
し、特に試験容易化設計の施された大規模集積回路に関
するものである。
【０００２】
【従来の技術】図２に示すように、従来の大規模集積回
路は、回路設計の効率化のため特定の機能を有する回路
ブロックＡ，Ｂ，Ｃ及びＤのように、回路ブロック単位
で分割設計されているのが通例である。そして、この大
規模集積回路の回路試験にあたっては、テスト容易化設
計として、複数のフリップフロップ２１を順次接続して
スキャンパス２２を構成するスキャンパス方式が採用さ
れることが多い。
路は、回路設計の効率化のため特定の機能を有する回路
ブロックＡ，Ｂ，Ｃ及びＤのように、回路ブロック単位
で分割設計されているのが通例である。そして、この大
規模集積回路の回路試験にあたっては、テスト容易化設
計として、複数のフリップフロップ２１を順次接続して
スキャンパス２２を構成するスキャンパス方式が採用さ
れることが多い。
【０００３】この方式は、各フリップフロップ２１をシ
フトレジスタとして動作させるものであり、特定の入力
端子２３からテスト信号を入力し、特定の出力端子２４
からその出力信号を検出するものである。
フトレジスタとして動作させるものであり、特定の入力
端子２３からテスト信号を入力し、特定の出力端子２４
からその出力信号を検出するものである。
【０００４】
【発明が解決しようとする課題】このようなスキャンパ
ス方式では、端子数の増加防止のため、大規模集積回路
全体で１つの入力端子２３に対して１つの出力端子２４
しか備えていないスキャンチェーンから構成されるの
で、１本のスキャンパス２２が全ての回路ブロックを経
由するため、故障のある回路ブロックを特定するには長
時間を要すという欠点があった。
ス方式では、端子数の増加防止のため、大規模集積回路
全体で１つの入力端子２３に対して１つの出力端子２４
しか備えていないスキャンチェーンから構成されるの
で、１本のスキャンパス２２が全ての回路ブロックを経
由するため、故障のある回路ブロックを特定するには長
時間を要すという欠点があった。
【０００５】このため、各回路ブロック内におけるスキ
ャンパスの終端部にセレクタ回路２５を分岐接続して構
成し、回路ブロックＡ、Ｂ及びＣからのテスト信号の出
力を，出力端子２６，２７及び２８からそれぞれ検出で
きる方式も提案されている（特開昭６２−１９５１６
９）。しかし、テスト信号の入力部が一カ所であるた
め、この方式においても、特定の回路ブロックについて
選択的に試験を行うことはできなかった。
ャンパスの終端部にセレクタ回路２５を分岐接続して構
成し、回路ブロックＡ、Ｂ及びＣからのテスト信号の出
力を，出力端子２６，２７及び２８からそれぞれ検出で
きる方式も提案されている（特開昭６２−１９５１６
９）。しかし、テスト信号の入力部が一カ所であるた
め、この方式においても、特定の回路ブロックについて
選択的に試験を行うことはできなかった。
【０００６】本発明は、このような課題を解決すべくな
されたものであり、その目的は、特定の回路ブロックを
選択的に試験できる回路を備えた大規模集積回路を提供
することにある。
されたものであり、その目的は、特定の回路ブロックを
選択的に試験できる回路を備えた大規模集積回路を提供
することにある。
【０００７】
【課題を解決するための手段】本発明にかかる大規模集
積回路は、複数の回路ブロックを有し、この各回路ブロ
ックに含まれるフリップフロップを順次接続することに
より、前記各回路ブロックを経由する一連のスキャンパ
スを形成する回路を備えた大規模集積回路において、こ
のうち少なくとも１つの回路ブロックに対し、この回路
ブロックの入力側のスキャンパスを介して、この回路ブ
ロックに外部から直接、テスト信号を入力する入力部セ
レクタ回路を配設すると共に、この回路ブロックの出力
側のスキャンパスに対し、この部位のスキャンパスを介
して出力されるテスト信号を分岐し、外部に出力する出
力部セレクタ回路を配設して構成する。
積回路は、複数の回路ブロックを有し、この各回路ブロ
ックに含まれるフリップフロップを順次接続することに
より、前記各回路ブロックを経由する一連のスキャンパ
スを形成する回路を備えた大規模集積回路において、こ
のうち少なくとも１つの回路ブロックに対し、この回路
ブロックの入力側のスキャンパスを介して、この回路ブ
ロックに外部から直接、テスト信号を入力する入力部セ
レクタ回路を配設すると共に、この回路ブロックの出力
側のスキャンパスに対し、この部位のスキャンパスを介
して出力されるテスト信号を分岐し、外部に出力する出
力部セレクタ回路を配設して構成する。
【０００８】
【作用】回路ブロックの入力側のスキャンパスに対して
入力部セレクタ回路を設けることにより、この回路ブロ
ックに、直接、テスト信号を入力することができる。ま
た、この回路ブロックの出力側のスキャンパスに対して
出力部セレクタ回路を設けることにより、この回路ブロ
ックから出力されるテスト信号を分流して、直接検出す
ることができる。
入力部セレクタ回路を設けることにより、この回路ブロ
ックに、直接、テスト信号を入力することができる。ま
た、この回路ブロックの出力側のスキャンパスに対して
出力部セレクタ回路を設けることにより、この回路ブロ
ックから出力されるテスト信号を分流して、直接検出す
ることができる。
【０００９】このように、所定の回路ブロックの入力側
と出力側のスキャンパスに対し、入力部セレクタ回路
と、出力部セレクタ回路を配設することにより、特定の
回路ブロックに、直接テスト信号を入力でき、また、こ
のテスト結果として出力されるテスト信号を、他の回路
ブロックを経由せずに、直接検出することができる。
と出力側のスキャンパスに対し、入力部セレクタ回路
と、出力部セレクタ回路を配設することにより、特定の
回路ブロックに、直接テスト信号を入力でき、また、こ
のテスト結果として出力されるテスト信号を、他の回路
ブロックを経由せずに、直接検出することができる。
【００１０】
【実施例】以下、本発明の実施例を添付図面に基づいて
説明する。
説明する。
【００１１】図１に、本実施例にかかる大規模集積回路
（以下、集積回路という）１を模式化したブロック図を
示す。
（以下、集積回路という）１を模式化したブロック図を
示す。
【００１２】集積回路１は、回路設計の効率化のため、
特定の機能を有する回路ブロックＡ，Ｂ，Ｃ及びＤとし
て、回路ブロック単位で分割設計されている。そして、
この集積回路１は、回路ブロックの故障試験を行うにあ
たり、テスト容易化設計を施している。即ち、テスト動
作信号を受けた場合に、各回路ブロックに含まれるフリ
ップフロップ２が図示したような一連の接続状態とな
り、この一連のフリップフロップ２によってシフトレジ
スタを構成すべくスキャンパス３が形成される回路を備
えている。
特定の機能を有する回路ブロックＡ，Ｂ，Ｃ及びＤとし
て、回路ブロック単位で分割設計されている。そして、
この集積回路１は、回路ブロックの故障試験を行うにあ
たり、テスト容易化設計を施している。即ち、テスト動
作信号を受けた場合に、各回路ブロックに含まれるフリ
ップフロップ２が図示したような一連の接続状態とな
り、この一連のフリップフロップ２によってシフトレジ
スタを構成すべくスキャンパス３が形成される回路を備
えている。
【００１３】回路ブロックＡの出力部には、セレクタ回
路Ｓ1 が設けられており、このセレクタ回路Ｓ1 は、ス
キャンパス３の出力と回路ブロックＡ内の他の内部回路
の出力とを受け、いずれか一方を選択的に出力するもの
である。また、このセレクタ回路Ｓ1 の出力は、出力バ
ッファｂ1 を介して入出力端子Ｔ1 に与えられる。
路Ｓ1 が設けられており、このセレクタ回路Ｓ1 は、ス
キャンパス３の出力と回路ブロックＡ内の他の内部回路
の出力とを受け、いずれか一方を選択的に出力するもの
である。また、このセレクタ回路Ｓ1 の出力は、出力バ
ッファｂ1 を介して入出力端子Ｔ1 に与えられる。
【００１４】一方、回路ブロックＢの入力部には、セレ
クタ回路Ｓ2 が設けられており、このセレクタ回路Ｓ2
は、入出力端子Ｔ1 から入力バッファｂ2 を介して与え
られる信号と回路ブロックＡを出たスキャンパス３の出
力とが与えられ、このうちいずれか一方を選択的に出力
するものである。
クタ回路Ｓ2 が設けられており、このセレクタ回路Ｓ2
は、入出力端子Ｔ1 から入力バッファｂ2 を介して与え
られる信号と回路ブロックＡを出たスキャンパス３の出
力とが与えられ、このうちいずれか一方を選択的に出力
するものである。
【００１５】また、回路ブロックＢの出力部には、セレ
クタ回路Ｓ3 が設けられており、このセレクタ回路Ｓ3
は、回路ブロックＢを出るスキャンパス３の出力と、回
路ブロックＢ内の他の内部回路の出力とを受け、いずれ
か一方を選択的に出力するものである。また、このセレ
クタ回路Ｓ3 の出力は、出力バッファｂ3 を介して入出
力端子Ｔ2 に与えられる。
クタ回路Ｓ3 が設けられており、このセレクタ回路Ｓ3
は、回路ブロックＢを出るスキャンパス３の出力と、回
路ブロックＢ内の他の内部回路の出力とを受け、いずれ
か一方を選択的に出力するものである。また、このセレ
クタ回路Ｓ3 の出力は、出力バッファｂ3 を介して入出
力端子Ｔ2 に与えられる。
【００１６】一方、回路ブロックＣの入力部には、セレ
クタ回路Ｓ4 が設けられており、このセレクタ回路Ｓ4
は、入出力端子Ｔ2 から入力バッファｂ4 を介して与え
られる信号と回路ブロックＢを出たスキャンパス３の出
力とが与えられ、このうちいずれか一方を選択的に出力
するものである。
クタ回路Ｓ4 が設けられており、このセレクタ回路Ｓ4
は、入出力端子Ｔ2 から入力バッファｂ4 を介して与え
られる信号と回路ブロックＢを出たスキャンパス３の出
力とが与えられ、このうちいずれか一方を選択的に出力
するものである。
【００１７】この回路ブロックＣの出力部には、セレク
タ回路Ｓ5 が設けられており、このセレクタ回路Ｓ
5 は、この回路ブロックＣを出るスキャンパス３の出力
と、回路ブロックＣ内の他の内部回路の出力とを受け、
いずれか一方を選択的に出力するものである。また、こ
のセレクタ回路Ｓ5 の出力は、出力バッファｂ5 を介し
て入出力端子Ｔ3 に与えられる。
タ回路Ｓ5 が設けられており、このセレクタ回路Ｓ
5 は、この回路ブロックＣを出るスキャンパス３の出力
と、回路ブロックＣ内の他の内部回路の出力とを受け、
いずれか一方を選択的に出力するものである。また、こ
のセレクタ回路Ｓ5 の出力は、出力バッファｂ5 を介し
て入出力端子Ｔ3 に与えられる。
【００１８】また、回路ブロックＤの入力部には、セレ
クタ回路Ｓ6 が設けられており、このセレクタ回路Ｓ6
は、入出力端子Ｔ3 から入力バッファｂ6 を介して与え
られる信号と、回路ブロックＣを出たスキャンパス３の
出力とが与えられ、このうちいずれか一方を選択的に出
力するものである。
クタ回路Ｓ6 が設けられており、このセレクタ回路Ｓ6
は、入出力端子Ｔ3 から入力バッファｂ6 を介して与え
られる信号と、回路ブロックＣを出たスキャンパス３の
出力とが与えられ、このうちいずれか一方を選択的に出
力するものである。
【００１９】この回路ブロックＤの出力部には、セレク
タ回路Ｓ7 が設けられており、このセレクタ回路Ｓ
7 は、この回路ブロックＤを出るスキャンパス３の出力
と、回路ブロックＤ内の他の内部回路の出力とを受け、
いずれか一方を選択的に出力するものである。また、こ
のセレクタ回路Ｓ7 の出力は、出力バッファｂ7 を介し
て出力端子Ｔｏに与えられる。
タ回路Ｓ7 が設けられており、このセレクタ回路Ｓ
7 は、この回路ブロックＤを出るスキャンパス３の出力
と、回路ブロックＤ内の他の内部回路の出力とを受け、
いずれか一方を選択的に出力するものである。また、こ
のセレクタ回路Ｓ7 の出力は、出力バッファｂ7 を介し
て出力端子Ｔｏに与えられる。
【００２０】このように構成する集積回路１では、従来
の大規模集積回路における試験方式とは異なり、特定の
回路ブロック毎に、単独で試験を実施することができ
る。
の大規模集積回路における試験方式とは異なり、特定の
回路ブロック毎に、単独で試験を実施することができ
る。
【００２１】例えば、回路ブロックＡについて故障試験
を実施する場合には、セレクタ回路Ｓ1 を切り替え、ス
キャンパス３の信号を出力するようにセットする。これ
により、入力端子Ｔｉから与えられたテスト信号が、回
路ブロックＡ内の各フリップフロップ２を経由し、セレ
クタ回路Ｓ1 、出力バッファｂ1 を介して入出力端子Ｔ
1 に与えられる。
を実施する場合には、セレクタ回路Ｓ1 を切り替え、ス
キャンパス３の信号を出力するようにセットする。これ
により、入力端子Ｔｉから与えられたテスト信号が、回
路ブロックＡ内の各フリップフロップ２を経由し、セレ
クタ回路Ｓ1 、出力バッファｂ1 を介して入出力端子Ｔ
1 に与えられる。
【００２２】また、例えば、回路ブロックＢについて故
障試験を実施する場合には、入力バッファｂ2 から与え
られる信号を出力するようにセレクタ回路Ｓ2 を切り替
える。また、スキャンパス３の信号を出力するようにセ
レクタ回路Ｓ3 を切り替える。これにより、入力端子Ｔ
1 からテスト信号を入力すれば、このテスト信号は、入
力バッファｂ2 −セレクタ回路Ｓ2 −フリップフロップ
２−セレクタ回路Ｓ3−出力バッファｂ3 を経由し、入
出力端子Ｔ2 に与えられる。
障試験を実施する場合には、入力バッファｂ2 から与え
られる信号を出力するようにセレクタ回路Ｓ2 を切り替
える。また、スキャンパス３の信号を出力するようにセ
レクタ回路Ｓ3 を切り替える。これにより、入力端子Ｔ
1 からテスト信号を入力すれば、このテスト信号は、入
力バッファｂ2 −セレクタ回路Ｓ2 −フリップフロップ
２−セレクタ回路Ｓ3−出力バッファｂ3 を経由し、入
出力端子Ｔ2 に与えられる。
【００２３】なお、他の回路ブロックの故障試験を行う
場合にも、同様に実施すれば良い。また、本実施例で示
した各セレクタ回路は、マルチプレクサ、或いは所定の
論理回路を用いるなど、信号切り替え機能をもつ回路素
子であれば何等限定するものではない。
場合にも、同様に実施すれば良い。また、本実施例で示
した各セレクタ回路は、マルチプレクサ、或いは所定の
論理回路を用いるなど、信号切り替え機能をもつ回路素
子であれば何等限定するものではない。
【００２４】このように、本実施例の集積回路１では、
所定の回路ブロックに対しテスト信号を直接入力し、そ
のテスト結果となるテスト信号の出力を、他の回路ブロ
ックを介せずに直接に検出できるので、任意の回路ブロ
ックを単独で試験することができる。また、入出力端子
Ｔ1 ，Ｔ2 ，Ｔ3 ，及び出力端子Ｔ4 は、テスト動作時
以外の状態では、通常の回路ブロックの出力端子として
利用できるので、テストピン数の増加を防止できる。
所定の回路ブロックに対しテスト信号を直接入力し、そ
のテスト結果となるテスト信号の出力を、他の回路ブロ
ックを介せずに直接に検出できるので、任意の回路ブロ
ックを単独で試験することができる。また、入出力端子
Ｔ1 ，Ｔ2 ，Ｔ3 ，及び出力端子Ｔ4 は、テスト動作時
以外の状態では、通常の回路ブロックの出力端子として
利用できるので、テストピン数の増加を防止できる。
【００２５】
【発明の効果】以上説明したように本発明によれば、回
路ブロックの入力側のスキャンパスに対し、この回路ブ
ロックに外部から直接、テスト信号を入力する入力部セ
レクタ回路を配設すると共に、この回路ブロックの出力
側のスキャンパスに対し、この部位のスキャンパスを介
して出力されるテスト信号を分岐する出力部セレクタ回
路を配設する構成を採用した。従って、この回路ブロッ
クに対し、テスト信号を直接入力し、そのテスト結果と
なるテスト信号の出力を、他の回路ブロックを介せずに
直接に検出できるので、特定の回路ブロックのみを選択
的に試験でき、これによって、故障のある回路ブロック
を容易に特定でき、故障試験を効率的に実施することが
可能となる。
路ブロックの入力側のスキャンパスに対し、この回路ブ
ロックに外部から直接、テスト信号を入力する入力部セ
レクタ回路を配設すると共に、この回路ブロックの出力
側のスキャンパスに対し、この部位のスキャンパスを介
して出力されるテスト信号を分岐する出力部セレクタ回
路を配設する構成を採用した。従って、この回路ブロッ
クに対し、テスト信号を直接入力し、そのテスト結果と
なるテスト信号の出力を、他の回路ブロックを介せずに
直接に検出できるので、特定の回路ブロックのみを選択
的に試験でき、これによって、故障のある回路ブロック
を容易に特定でき、故障試験を効率的に実施することが
可能となる。
【図１】本発明にかかる大規模集積回路を模式化したブ
ロック図である。
ロック図である。
【図２】従来の大規模集積回路を模式化したブロック図
である。
である。
１…大規模集積回路、２…フリップフロップ、３…スキ
ャンパス、Ｓ1 ，Ｓ3，Ｓ5 …セレクタ回路（出力部セ
レクタ回路）、Ｓ2 ，Ｓ4 ，Ｓ6 …セレクタ回路（入力
部セレクタ回路）。
ャンパス、Ｓ1 ，Ｓ3，Ｓ5 …セレクタ回路（出力部セ
レクタ回路）、Ｓ2 ，Ｓ4 ，Ｓ6 …セレクタ回路（入力
部セレクタ回路）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｔ 8427−4Ｍ
Claims (1)
- 【請求項１】 複数の回路ブロックを有し、この各回路
ブロックに含まれるフリップフロップを順次接続するこ
とにより、前記各回路ブロックを経由する一連のスキャ
ンパスを形成する回路を備えた大規模集積回路におい
て、 このうち少なくとも１つの前記回路ブロックに対し、こ
の回路ブロックの入力側のスキャンパスを介して、この
回路ブロックに外部から直接、テスト信号を入力する入
力部セレクタ回路を配設すると共に、 この回路ブロックの出力側のスキャンパスに対し、この
部位のスキャンパスを介して出力されるテスト信号を分
岐し、外部に出力する出力部セレクタ回路を配設するこ
とを特徴とする大規模集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4272782A JPH06123761A (ja) | 1992-10-12 | 1992-10-12 | 大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4272782A JPH06123761A (ja) | 1992-10-12 | 1992-10-12 | 大規模集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06123761A true JPH06123761A (ja) | 1994-05-06 |
Family
ID=17518677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4272782A Pending JPH06123761A (ja) | 1992-10-12 | 1992-10-12 | 大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06123761A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7225358B2 (en) | 2002-08-09 | 2007-05-29 | Renesas Technology Corp. | Semiconductor integrated circuit device having operation test function |
-
1992
- 1992-10-12 JP JP4272782A patent/JPH06123761A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7225358B2 (en) | 2002-08-09 | 2007-05-29 | Renesas Technology Corp. | Semiconductor integrated circuit device having operation test function |
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