JP3055639B2 - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JP3055639B2 JP3055639B2 JP3348630A JP34863091A JP3055639B2 JP 3055639 B2 JP3055639 B2 JP 3055639B2 JP 3348630 A JP3348630 A JP 3348630A JP 34863091 A JP34863091 A JP 34863091A JP 3055639 B2 JP3055639 B2 JP 3055639B2
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- Japan
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- ram
- circuit
- data
- integrated circuit
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- Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【産業上の利用分野】本発明は論理集積回路に関し、特
に複数のＲＡＭを含んで構成された論理集積回路に関す
る。
に複数のＲＡＭを含んで構成された論理集積回路に関す
る。
【０００２】
【従来の技術】図２は、従来の論理集積回路の回路図で
ある。
ある。
【０００３】従来、この種の集積回路は図２に示されて
いるような構成となっていた。図において従来の集積回
路０１０は複数のＲＡＭ００１とランダムロジック００
６・００７とセレクター００４・００５を有している。
尚、０１１はデータ入力端子、０１２はアドレス入力端
子、０１３はライトイネーブル端子、０１４は選択入力
端子、０１５はデータ出力端子である。
いるような構成となっていた。図において従来の集積回
路０１０は複数のＲＡＭ００１とランダムロジック００
６・００７とセレクター００４・００５を有している。
尚、０１１はデータ入力端子、０１２はアドレス入力端
子、０１３はライトイネーブル端子、０１４は選択入力
端子、０１５はデータ出力端子である。
【０００４】かかる構成からなる従来の論理集積回路０
１０は、通常はセレクター００４・００５を選択入力端
子０１４の信号により、ランダムロジック００６の出力
をＲＡＭ００１のデータ入力端子に伝播する構成とラン
ダムロジック００７の入力をそのまま出力端子０１５に
伝播する構成となっている。
１０は、通常はセレクター００４・００５を選択入力端
子０１４の信号により、ランダムロジック００６の出力
をＲＡＭ００１のデータ入力端子に伝播する構成とラン
ダムロジック００７の入力をそのまま出力端子０１５に
伝播する構成となっている。
【０００５】ＲＡＭのテスト時にはこのセレクター００
４・００５がＲＡＭのデータ入力端子をＲＡＭ００１の
データ入力端子に伝播させ、そのＲＡＭ００１の出力は
出力端子０１５に伝播する構成となっており、あたかも
入力端子０１１・アドレス端子０１２・ライトイネーブ
ル端子０１３・出力端子０１５がＲＡＭ００１に直接繋
がってるようなるため、ＲＡＭ００１を完全にテストす
る事ができる。
４・００５がＲＡＭのデータ入力端子をＲＡＭ００１の
データ入力端子に伝播させ、そのＲＡＭ００１の出力は
出力端子０１５に伝播する構成となっており、あたかも
入力端子０１１・アドレス端子０１２・ライトイネーブ
ル端子０１３・出力端子０１５がＲＡＭ００１に直接繋
がってるようなるため、ＲＡＭ００１を完全にテストす
る事ができる。
【０００６】図３は、従来のテスト端子を減らした論理
集積回路の回路図である。
集積回路の回路図である。
【０００７】又、ＲＡＭのテスト端子を減らした場合の
従来の論理集積回路は図３に示すような構成となってい
た。図２と同等部分は、同等符号により示されている。
従来の論理集積回路は図３に示すような構成となってい
た。図２と同等部分は、同等符号により示されている。
【０００８】図において、図２に加えてＡＮＤ回路００
２とＯＲ回路００３とを含んで構成されている。ＲＡＭ
００１のデータ入力は全て１本のデータ入力端子０１１
から接続され、アドレス入力もアドレス入力端子０１３
を全てのＲＡＭ００１に共通に接続される。
２とＯＲ回路００３とを含んで構成されている。ＲＡＭ
００１のデータ入力は全て１本のデータ入力端子０１１
から接続され、アドレス入力もアドレス入力端子０１３
を全てのＲＡＭ００１に共通に接続される。
【０００９】ＲＡＭ００１の全ての出力をＡＮＤ回路０
０２とＯＲ回路００３により論理積・論理和をとりセレ
クター００８によりどちらかが、出力端子０１５に出力
される。
０２とＯＲ回路００３により論理積・論理和をとりセレ
クター００８によりどちらかが、出力端子０１５に出力
される。
【００１０】
【発明が解決しようとする課題】上述した従来の論理集
積回路はＲＡＭの端子を全て外部に出さないと、ＲＡＭ
のテストが出来ないため、ＲＡＭが複数個有った場合、
外部に端子を多数必要とし、通常のピン数では足りなく
なる場合があるという課題がある。
積回路はＲＡＭの端子を全て外部に出さないと、ＲＡＭ
のテストが出来ないため、ＲＡＭが複数個有った場合、
外部に端子を多数必要とし、通常のピン数では足りなく
なる場合があるという課題がある。
【００１１】又、ピン数を減らすようにした従来の論理
集積回路ではＲＡＭの入力を一つにまとめてしまったの
で、もし不良が発生した場合、どのデータ入力が悪いの
か解析する事が出来ず、又、論理積と論理和なる信号を
一度に出力できないため、テストパターンが通常の２倍
必要となる課題がある。
集積回路ではＲＡＭの入力を一つにまとめてしまったの
で、もし不良が発生した場合、どのデータ入力が悪いの
か解析する事が出来ず、又、論理積と論理和なる信号を
一度に出力できないため、テストパターンが通常の２倍
必要となる課題がある。
【００１２】本発明は上述の課題に鑑みてなされたもの
であり、ＲＡＭをテストするための端子数を減らして、
かつ不良解析が完全に実施できる論理集積回路を提供す
ることを目的としている。
であり、ＲＡＭをテストするための端子数を減らして、
かつ不良解析が完全に実施できる論理集積回路を提供す
ることを目的としている。
【００１３】
【課題を解決するための手段】本発明の論理集積回路
は、ＲＡＭを有しＲＡＭのテスト可能な論理集積回路に
おいて、数ビット毎にまとめて該論理集積回路の入力端
子より接続される前記ＲＡＭのデータ入力と、前記ＲＡ
Ｍに接続されるそれぞれ複数本のアドレス入力およびラ
イトイネーブル入力と、前記ＲＡＭの出力を全て論理積
・論理和をとるＡＮＤ回路およびＯＲ回路と、前記ＡＮ
Ｄ回路およびＯＲ回路の出力を外部端子に接続する論理
的接続を有する。
は、ＲＡＭを有しＲＡＭのテスト可能な論理集積回路に
おいて、数ビット毎にまとめて該論理集積回路の入力端
子より接続される前記ＲＡＭのデータ入力と、前記ＲＡ
Ｍに接続されるそれぞれ複数本のアドレス入力およびラ
イトイネーブル入力と、前記ＲＡＭの出力を全て論理積
・論理和をとるＡＮＤ回路およびＯＲ回路と、前記ＡＮ
Ｄ回路およびＯＲ回路の出力を外部端子に接続する論理
的接続を有する。
【００１４】
【作用】上記の構成によれば、論理集積回路内のＲＡＭ
に入力端子から数ビット毎にまとめたデータ入力と、そ
れぞれ複数本のアドレス入力、ライトイネーブル入力を
調整入力して、ＲＡＭの出力は全てＡＮＤ回路、ＯＲ回
路によって論理積・論理和をとり、外部端子へは論理的
接続処理されるので、ＲＡＭテストについて端子数を減
らしても論理積・論理和の結果と信号入力の組合わせか
ら完全な不良解析が可能となる。
に入力端子から数ビット毎にまとめたデータ入力と、そ
れぞれ複数本のアドレス入力、ライトイネーブル入力を
調整入力して、ＲＡＭの出力は全てＡＮＤ回路、ＯＲ回
路によって論理積・論理和をとり、外部端子へは論理的
接続処理されるので、ＲＡＭテストについて端子数を減
らしても論理積・論理和の結果と信号入力の組合わせか
ら完全な不良解析が可能となる。
【００１５】
【実施例】次に、本発明の一実施例について図を用いて
説明する。
説明する。
【００１６】図１は本発明による論理集積回路の一実施
例の構成を示すブロック図である。なお従来例と同等部
分は同一符号で示されている。
例の構成を示すブロック図である。なお従来例と同等部
分は同一符号で示されている。
【００１７】図において、本発明の論理集積回路０１０
は従来のそれに変えて、セレクター００５を有し、その
入力はＡＮＤ回路００２の出力・ＯＲ回路００３の出力
かランダムロジック００７の出力かを選択するための選
択信号０１４を有している。ＲＡＭ００１のデータ入力
はデータ入力端子０１１から４ビット毎に接続されてい
る。又、ＲＡＭ００１の複数のアドレス入力信号はアド
レス入力端子０１２にそれぞれ共通に接続されており、
複数のライトイネーブル入力信号はそれぞれライトイネ
ーブル端子０１３に接続されている。
は従来のそれに変えて、セレクター００５を有し、その
入力はＡＮＤ回路００２の出力・ＯＲ回路００３の出力
かランダムロジック００７の出力かを選択するための選
択信号０１４を有している。ＲＡＭ００１のデータ入力
はデータ入力端子０１１から４ビット毎に接続されてい
る。又、ＲＡＭ００１の複数のアドレス入力信号はアド
レス入力端子０１２にそれぞれ共通に接続されており、
複数のライトイネーブル入力信号はそれぞれライトイネ
ーブル端子０１３に接続されている。
【００１８】ＲＡＭ００１のデータ出力は全ての論理積
・論理和をＡＮＤ回路００２・ＯＲ回路００３にてと
り、それらの出力をセレクター００５にて、ランダムロ
ジック回路００７と選択信号０１４により選択出来るよ
うな構成となっている。
・論理和をＡＮＤ回路００２・ＯＲ回路００３にてと
り、それらの出力をセレクター００５にて、ランダムロ
ジック回路００７と選択信号０１４により選択出来るよ
うな構成となっている。
【００１９】通常動作の場合は、選択入力端子０１４の
信号は通常モードにした時はセレクター００４・００５
はランダムロジック００６・００７の信号を出力に伝播
させるため、ＲＡＭを集積回路の一部として使用する事
が出来る。ここで選択入力端子０１４の信号をテストモ
ードにするとセレクター００４・００５は入力データ端
子０１１・入力アドレス端子０１２・ライトイネーブル
端子０１３とＲＡＭ００１の入力、ＲＡＭ００１の出力
の全論理積・論理和をとるＡＮＤ回路００２・ＯＲ回路
００３の出力を出力データ端子０１５に伝播させるた
め、ＲＡＭ００１はテストが容易に出来るようになる。
信号は通常モードにした時はセレクター００４・００５
はランダムロジック００６・００７の信号を出力に伝播
させるため、ＲＡＭを集積回路の一部として使用する事
が出来る。ここで選択入力端子０１４の信号をテストモ
ードにするとセレクター００４・００５は入力データ端
子０１１・入力アドレス端子０１２・ライトイネーブル
端子０１３とＲＡＭ００１の入力、ＲＡＭ００１の出力
の全論理積・論理和をとるＡＮＤ回路００２・ＯＲ回路
００３の出力を出力データ端子０１５に伝播させるた
め、ＲＡＭ００１はテストが容易に出来るようになる。
【００２０】ここで全てライトイネーブル端子０１３の
信号をアクティブにしながら入力データ端子の信号を全
て“Ｌ”又は“Ｈ”にしてアドレス入力を徐々に加算す
ればＲＡＭ００１の出力の論理積と論理和を同時に観測
しているため、ＲＡＭのテストが１回でテストできる。
信号をアクティブにしながら入力データ端子の信号を全
て“Ｌ”又は“Ｈ”にしてアドレス入力を徐々に加算す
ればＲＡＭ００１の出力の論理積と論理和を同時に観測
しているため、ＲＡＭのテストが１回でテストできる。
【００２１】又、ここでもし不良が発生した場合、ライ
トイネーブル信号０１３のうち一本だけをアクティブに
すれば、ＲＡＭ００１のデータ入力の上位４ビットだけ
が書込まれるため、データ入力のビットをそれぞれ１ビ
ット毎に他の信号と異なる信号にしてテストすれば、ど
のデータに不良が発生したか解析する事が出来る。又、
ここで不良が再現されない場合はもう一方のライトイネ
ーブル信号０１３をアクティブにして同様の事を実施す
れば不良を解析する事が出来る。
トイネーブル信号０１３のうち一本だけをアクティブに
すれば、ＲＡＭ００１のデータ入力の上位４ビットだけ
が書込まれるため、データ入力のビットをそれぞれ１ビ
ット毎に他の信号と異なる信号にしてテストすれば、ど
のデータに不良が発生したか解析する事が出来る。又、
ここで不良が再現されない場合はもう一方のライトイネ
ーブル信号０１３をアクティブにして同様の事を実施す
れば不良を解析する事が出来る。
【００２２】
【発明の効果】以上説明したように本発明は、ＲＡＭの
出力を論理積・論理和を同時に出力し、入力はライトイ
ネーブル端子の区切られている単位でまとめているた
め、ＲＡＭのテストするための端子数を減らしながらＲ
ＡＭを完全にテストすると共に、不良が発生した場合の
不良解析が実施できるという効果がある。
出力を論理積・論理和を同時に出力し、入力はライトイ
ネーブル端子の区切られている単位でまとめているた
め、ＲＡＭのテストするための端子数を減らしながらＲ
ＡＭを完全にテストすると共に、不良が発生した場合の
不良解析が実施できるという効果がある。
【図１】本発明の一実施例による論理集積回路の回路図
である。
である。
【図２】従来の論理集積回路の回路図である。
【図３】従来のテスト端子を減らした論理集積回路の回
路図である。
路図である。
００１ ＲＡＭ ００２ ＡＮＤ回路 ００３ ＯＲ回路 ００４・００５ セレクター ００６・００７ ランダムロジック ０１０ 論理集積回路 ０１１ データ入力端子 ０１２ アドレス入力端子 ０１３ ライトイネーブル端子 ０１４ 選択信号端子 ０１５ データ出力端子
Claims (2)
- 【請求項１】 ビットグループ毎に独立してデータを書
き込むことが可能なＲＡＭと、 各々が前記ビットグループ間の互いに対応するビットの
全てのデータ入力端子に接続され、これらのデータ入力
端子に共通のデータを供給する複数のデータ入力線と、 各々が前記ビットグループの各々のライトイネーブル端
子に接続される複数のライトイネーブル線と、 前記ＲＡＭの複数のアドレス端子に接続される複数のア
ドレス線と、 前記ＲＡＭの全ての重みのビットの出力データ端子から
出力される出力データの論理和をとる論理和回路と、 前記ＲＡＭの全ての重みのビットの出力データ端子から
出力される出力データの論理積をとる論理積回路と、 を備えることを特徴とする論理集積回路。 - 【請求項２】 請求項１に記載の論理集積回路におい
て、 前記ＲＡＭに供給する信号を出力する第１のランダムロ
ジック回路と、 外部に出力する信号を出力する第２のランダムロジック
回路と、 前記複数のデータ入力線、前記複数のライトイネーブル
線及び前記複数のアドレス線の組又は前記第１のランダ
ムロジックの出力を択一的に切り替えて前記ＲＡＭに供
給する第１のセレクタと、 前記論理和回路の出力と前記論理積回路の出力の組又は
前記第２のランダムロジック回路の出力を択一的に切り
替えて外部に出力する第２のセレクタと、 前記第１及び第２のセレクタの制御端子に接続される制
御信号線と、 を更に備えることを特徴とする論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3348630A JP3055639B2 (ja) | 1991-12-06 | 1991-12-06 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3348630A JP3055639B2 (ja) | 1991-12-06 | 1991-12-06 | 論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05157818A JPH05157818A (ja) | 1993-06-25 |
| JP3055639B2 true JP3055639B2 (ja) | 2000-06-26 |
Family
ID=18398290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3348630A Expired - Lifetime JP3055639B2 (ja) | 1991-12-06 | 1991-12-06 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3055639B2 (ja) |
-
1991
- 1991-12-06 JP JP3348630A patent/JP3055639B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05157818A (ja) | 1993-06-25 |
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