KR100230411B1

KR100230411B1 - 반도체 장치

Info

Publication number: KR100230411B1
Application number: KR1019970006241A
Authority: KR
Inventors: 강호열
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-02-27
Filing date: 1997-02-27
Publication date: 1999-11-15
Also published as: KR19980069261A

Abstract

복수의 회로들을 포함하는 반도체 장치에 있어서, 멀티플렉서를 이용하여 각 회로들의 동작을 테스트하는 기능이 향상된 반도체 장치가 개시되어 있다. 본 발명의 반도체 장치는, 복수의 회로들 중에서 해당되는 두 개의 회로들 사이에 위치하고, 전송 제어 신호에 의해서 제어되어, 해당되는 두 개의 회로들로부터 출력되는 출력 신호들을 서로 다른 회로로 입력시키거나, 테스트 데이터들을 입력시키고 또한 그 출력들을 모니터 할 수 있도록 구성되어 있는 복수의 멀티플렉서들을 구비한다. 본 발명에 의하면, 회로가 복잡해짐에 따라, 각각의 회로들을 테스트하기 위하여 각 회로들의 내부에 테스트 회로를 설계하지 않아도 각각의 회로들을 멀티플렉서들을 통하여 제어가 가능하도록 구성되어 있으므로 레이 아웃의 면적을 최소화하면서 각각의 회로들의 테스트 기능이 향상될 수 있는 효과를 가진다.

Description

반도체 장치

본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치를 구성하고 있는 각 회로들의 테스트 기능이 향상된 반도체 장치에 관한 것이다.

반도체 장치의 제조 공정 기술이 점차로 발전되어 감에 따라. 반도체 장치를 구성하고 있는 회로는 더욱 복잡해지고 있다. 따라서 반도체 장치의 각 내부 회로들을 테스트할 수 있는 기능에 대한 필요성은 더욱 더해지고 있다. 그러나 종래의 방법으로는 점차로 복잡해지고 있는 회로들을 테스트하는 데 있어서, 테스트의 주요 요건인 관찰 능력(Observability)과 제어 능력(Controllability)을 뒷받침하기가 어려워지고 있다. 즉 종래의 기술로는 테스트를 위하여 각각의 회로들을 제어할 수가 없으므로 논리 회로의 시뮬레이션과 폴트(Fault) 시뮬레이션 등을 수행할 때에 많은 어려움이 따르게 되었다.

도 1은 종래의 반도체 장치에 있어서, 각 내부 회로들 사이의 신호들의 구성을 나타내고 있는 블록도이다.

도 1을 참조하면, 종래의 반도체 장치의 각 내부 회로들 사이의 신호들의 구성은 해당되는 두 내부 회로들(100,110)로부터 각각 출력되는 신호들(A,B, ...)과 신호들(C,D,...)이 상호 교환되어 입력되도록 되어 있다. 즉 내부 회로(100)로부터 출력되는 신호들(A,B, ...)은 내부 회로(110)에 입력되어 있고, 내부 회로(110)로부터 출력되는 신호들(C,D, ...)은 내부 회로(100)에 입력되어 있다. 따라서, 내부 회로(100)의 동작은 내부 회로(110)를 통하여 관찰할 수 있고 내부 회로(110)의 동작은 내부 회로(100)를 통하여 관찰할 수 있다.

그러나, 이와 같은 종래의 방법에 있어서는, 칩 내부 회로가 복잡해 질수록 각 내부 회로들의 동작들을 관찰하고 제어하는 일도 따라서 복잡해진다. 결국에는 고집적화와 다기능화를 요구하는 현 디지탈 로직 회로들의 양상들을 고려해 볼 때, 종래의 방식은 칩 내부 회로가 복잡해 질수록 제품의 품질을 저하시키게 된다.

따라서 본 발명의 목적은 반도체 장치에 있어서, 제어 능력(Controllability) 및 관찰 능력(Observability) 등의 테스트 능력(Testability)이 향상된 반도체 장치를 제공하는 데 있다.

도 1은 종래의 반도체 장치에 있어서 각각의 회로들 사이에 형성되어 있는 신호들의 구성을 나타내고 있는 블록도이다.

도 2는 본 발명의 실시예에 따른 반도체 장치에 있어서 각각의 회로들 사이에 형성되어 있는 신호들의 구성을 나타내고 있는 블록도이다.

도 3은 도 2에 있어서 제 1 멀티플렉서들의 구체적인 일 실시예에 따른 회로의 회로도이다.

도 4는 도 2에 있어서 제 2 멀티플렉서들의 구체적인 일 실시예에 따른 회로의 회로도이다.

도 5는 도 2에 있어서 제 3 멀티플렉서들의 구체적인 일 실시예에 따른 회로의 회로도이다.

<도면의 부호에 대한 자세한 설명>

IN: 입력 신호, OUT: 출력 신호,

A,B, ..., C,D, ...: 출력 신호들, TRANSFER: 전송 제어 신호,

TESTIN: 테스트 데이터, M1,M2: 모니터링 데이터.

상기 목적을 달성하기 위하여 본 발명에 따른 반도체 장치는,

각각 복수의 출력 신호들을 출력하는 복수의 회로들;

각각, 상기 복수의 회로들 중에서 해당되는 두 회로들 사이에 위치하고, 전송 제어 신호에 의해서 제어되어, 상기 해당되는 두 회로들 중에서 하나의 회로로부터 출력되는 복수의 출력 신호들과 테스트 데이터 중에서 선택하여 상기 해당되는 두 회로들 중에서 다른 회로로 입력시키는 복수의 제 1 멀티플렉서들;

각각, 상기 해당되는 두 회로들 사이에 위치하고, 상기 전송 제어 신호에 의해서 제어되어 상기 해당되는 두 회로들 중에서 상기 다른 하나의 회로로부터 출력되는 복수의 출력 신호들과 테스트 데이터 중에서 선택하여 상기 해당되는 두 회로들 중에서 상기 하나의 회로로 입력시키는 복수의 제 2 멀티플렉서들; 및

상기 전송 제어 신호에 의해서 제어되어, 상기 해당되는 두 회로들로부터 출력되는 복수의 출력 신호들을 입력하여 상기 하나의 회로로부터 출력되는 출력 신호와 상기 다른 하나의 회로로부터 출력되는 출력 신호 중에서 선택하여 출력하는 복수의 제 3 멀티플렉서를 구비하는 것을 특징으로 한다.

이어서 본 발명의 구체적인 실시예에 대하여 첨부한 도면들을 참고하여 상세히 설명하기로 한다.

도 2는 본 발명의 실시예에 따른 반도체 장치에 있어서 각각의 내부 회로들 사이에 형성되어 있는 신호들의 구성을 나타내고 있는 블록도이다.

도 2를 참고하면, 본 발명의 실시예에 따른 반도체 장치는 내부 회로들(200,210), 제 1 멀티플렉서들(222,224), 제 2 멀티플렉서들(242,244) 및 제 3 멀티플렉서들(262,264)을 구비한다.

내부 회로들(200,210)은 칩 내부를 구성하고 있는 회로들의 일부이다.

제 1 멀티플렉서들(222,224)은 각각, 내부 회로(200)와 내부 회로(210) 사이에 위치하고, 전송 제어 신호(TRANSFER)에 의해서 제어되어, 내부 회로(200)로부터 출력되는 출력 신호들(A,B, ...)과 테스트 데이터(TESTIN) 중에서 선택하여 내부 회로(210)로 입력시킨다.

제 2 멀티플렉서들(242,244)은 각각, 내부 회로(200)와 내부 회로(210) 사이에 위치하고, 전송 제어 신호(TRANSFER)에 의해서 제어되어, 내부 회로(210)로부터 출력되는 출력 신호들(C,D, ...)과 테스트 데이터(TESTIN) 중에서 선택하여 내부 회로(200)로 입력시킨다.

제 3 멀티플렉서들(262,264)은 각각, 전송 제어 신호(TRANSFER)에 의해서 제어되어, 내부 회로(200)와 내부 회로(210)로부터 출력되는 출력 신호들(A,B, ...)과 출력 신호들(C,D, ...) 중에서 선택하여 출력한다.

도 3은 도 2에 있어서 제 1 멀티플렉서들(222,224)의 구체적인 일실시예에 따른 회로의 회로도이다.

도 3을 참조하면, 도 2에 있어서 제 1 멀티플렉서들(222,224)의 구체적인 일실시예에 따른 회로는 인버터(300) 및 전송게이트들(302,304,312,314)을 구비한다.

전송게이트(302)는 전송제어신호(TRANSFER)가 로우('L') 레벨일 경우에 턴 온 되어 내부 회로(200)로부터 출력되는 신호들(A,B, ...) 중에서 신호(A)를 입력하여 이를 신호(A0)로서 출력한다.

전송게이트(304)는 전송제어 신호(TRANSFER)가 하이('H') 레벨일 경우에 턴 온 되어 테스트 데이터(TESTIN)를 입력하여 이를 신호(A0)로서 출력한다.

전송게이트(312)는 전송제어신호(TRANSFER)가 로우('L') 레벨일 경우에 턴 온 되어 내부 회로(200)로부터 출력되는 신호들(A,B, ...) 중에서 신호(B)를 입력하여 이를 신호(B0)로서 출력한다.

전송게이트(314)는 전송제어 신호(TRANSFER)가 하이('H') 레벨일 경우에 턴 온 되어 테스트 데이터(TESTIN)를 입력하여 이를 신호(B0)로서 출력한다.

도 3으로부터 알 수 있는 바와 같이, 제 1 멀티플렉서들(222,224)은 전송제어신호(TRANSFER)가 로우('L') 레벨일 경우에는 정상적인 동작을 수행하여 내부 회로(200)로부터의 출력 신호들(A,B, ...)을 내부 회로(210)로 입력한다. 그리고 제 1 멀티플렉서들(222,224)은 전송제어신호(TRANSFER)가 하이('H') 레벨일 경우에는 테스트 데이터(TESTIN)를 내부 회로(210)로 입력한다.

도 4는 도 2에 있어서 제 2 멀티플렉서들(242,244)의 구체적인 일실시예에 따른 회로의 회로도이다.

도 4를 참조하면, 도 2에 있어서 제 2 멀티플렉서들(242,244)의 구체적인 일실시예에 따른 회로는 인버터(340) 및 전송게이트들(342,344,352,354)을 구비한다.

전송게이트(342)는 전송제어신호(TRANSFER)가 로우('L') 레벨일 경우에 턴 온 되어 내부 회로(210)로부터 출력되는 신호들(C,D, ...) 중에서 신호(C)를 입력하여 이를 신호(C0)로서 출력한다.

전송게이트(344)는 전송제어 신호(TRANSFER)가 하이('H') 레벨일 경우에 턴 온 되어 테스트 데이터(TESTIN)를 입력하여 이를 신호(C0)로서 출력한다.

전송게이트(352)는 전송제어신호(TRANSFER)가 로우('L') 레벨일 경우에 턴 온 되어 내부 회로(210)로부터 출력되는 신호들(C,D, ...) 중에서 신호(D)를 입력하여 이를 신호(D0)로서 출력한다.

전송게이트(354)는 전송제어 신호(TRANSFER)가 하이('H') 레벨일 경우에 턴 온 되어 테스트 데이터(TESTIN)를 입력하여 이를 신호(D0)로서 출력한다.

도 4로부터 알 수 있는 바와 같이, 제 2 멀티플렉서들(242,244)은 전송제어신호(TRANSFER)가 로우('L') 레벨일 경우에는 정상적인 동작을 수행하여 내부 회로(210)로부터의 출력 신호들(C,D, ...)을 내부 회로(200)로 입력한다. 그리고 제 2 멀티플렉서들(242,244)은 전송제어신호(TRANSFER)가 하이('H') 레벨일 경우에는 테스트 데이터(TESTIN)를 내부 회로(200)로 입력한다.

도 5는 도 2에 있어서 제 3 멀티플렉서들(262,264)의 구체적인 일실시예에 따른 회로의 회로도이다.

도 5를 참조하면, 도 2에 있어서 제 3 멀티플렉서들(262,264)의 구체적인 일실시예에 따른 회로는 인버터(360) 및 전송게이트들(362,364,372,374)을 구비한다.

전송게이트(362)는 전송제어신호(TRANSFER)가 로우('L') 레벨일 경우에 턴 온 되어 내부 회로(200)로부터 출력되는 신호들(A,B, ...) 중에서 신호(A)를 입력하여 이를 신호(M1)로서 출력한다.

전송게이트(364)는 전송제어 신호(TRANSFER)가 하이('H') 레벨일 경우에 턴 온 되어 내부 회로(210)로부터 출력되는 신호들(C,D, ...) 중에서 신호(C)를 입력하여 이를 신호(M1)로서 출력한다.

전송게이트(372)는 전송제어신호(TRANSFER)가 로우('L') 레벨일 경우에 턴 온 되어 내부 회로(200)로부터 출력되는 신호들(A,B, ...) 중에서 신호(B)를 입력하여 이를 신호(M2)로서 출력한다.

전송게이트(374)는 전송제어 신호(TRANSFER)가 하이('H') 레벨일 경우에 턴 온 되어 내부 회로(210)로부터 출력되는 신호들(C,D, ...) 중에서 신호(D)를 입력하여 이를 신호(M2)로서 출력한다

도 5로부터 알 수 있는 바와 같이, 제 3 멀티플렉서들(262,264)은 전송제어신호(TRANSFER)가 로우('L') 레벨일 경우에는 정상적인 동작을 수행하여 내부 회로(200)로부터의 출력 신호들(A,B, ...)을 출력한다. 그리고 제 1 멀티플렉서들(262,264)은 전송제어신호(TRANSFER)가 하이('H') 레벨일 경우에는 내부 회로(210)로부터의 출력 신호들(C,D, ...)을 출력한다.

이상의 도 2 내지 도 5를 참조하면, 본 발명의 실시예에 따른 반도체 장치는 전송제어신호(TRANSFER)가 로우('L') 레벨일 경우에는 정상적으로 동작을 하여 내부 회로(200)의 출력 신호들(A,B, ...)이 내부 회로(210)로 입력되고 내부 회로(210)로부터의 출력 신호들(C,D, ...)이 내부 회로(200)로 입력된다. 또한 전송제어신호(TRANSFER)가 로우('L') 레벨일 경우에는 제 3 멀티플렉서들(262,264)을 통하여 내부 회로(200)로부터 출력되는 신호들(A,B, ...)을 모니터링(Monitoring)할 수 있다. 테스트 모드로 동작할 때, 즉 전송제어신호(TRANSFER)가 하이('H') 레벨일 경우에는 테스트 데이터(TESTIN)를 내부 회로(200)와 내부 회로(210)로 입력하고 제 3 멀티플렉서들(262,264)을 통하여 내부 회로(210)로부터 출력되는 신호들(C,D, ...)을 모니터링할 수 있다.

이와 같이 칩 회로를 구성하고 있는 내부 회로들(200,210) 사이에 제 1 내지 제 3 멀티플렉서들(222,224,242,244,262,264)을 구비하여 전송제어신호(TRANSFER)에 따라 내부 회로들(200,210)의 동작을 제어하고 관찰할 수 있다. 즉, 칩 회로를 구성하고 있는 내부 회로들 사이의 테스트 능력을 높이기 위하여, 각 내부 회로의 내부에 테스트를 위한 회로를 설계하지 않고 내부 회로들 사이에 멀티플렉서들을 구비하므로써, 레이아웃의 부담을 최소화하면서 테스트를 위한 제어능력(Controllability)과 관찰능력(Observability)을 높일 수 있게 되었다.

본 발명은 칩 회로를 구성하고 있는 내부 회로들 사이의 테스트 능력을 높이기 위하여, 각 내부 회로의 내부에 테스트를 위한 회로를 설계하지 않고 내부 회로들 사이에 멀티플렉서들을 구비하므로써, 레이아웃의 부담을 최소화하면서 테스트를 위한 제어능력(Controllability)과 관찰능력(Observability)을 높일 수 있는 효과를 가진다.

Claims

반도체 장치에 있어서,

각각 복수의 출력 신호들을 출력하는 복수의 회로들;

각각, 상기 복수의 회로들 중에서 해당되는 두 회로들 사이에 위치하고, 전송 제어 신호에 의해서 제어되어, 상기 해당되는 두 회로들 중에서 하나의 회로로부터 출력되는 상기 복수의 출력 신호들과 테스트 데이터 중에서 선택하여 상기 해당되는 두 회로들 중에서 다른 회로로 입력시키는 복수의 제 1 멀티플렉서들;

각각, 상기 해당되는 두 회로들 사이에 위치하고, 상기 전송 제어 신호에 의해서 제어되어 상기 해당되는 두 회로들 중에서 상기 다른 하나의 회로로부터 출력되는 상기 복수의 출력 신호들과 테스트 데이터 중에서 선택하여 상기 해당되는 두 회로들 중에서 상기 하나의 회로로 입력시키는 복수의 제 2 멀티플렉서들; 및

상기 전송 제어 신호에 의해서 제어되어, 상기 해당되는 두 회로들로부터 출력되는 복수의 출력 신호들을 입력하여 상기 하나의 회로로부터 출력되는 출력 신호와 상기 다른 하나의 회로로부터 출력되는 출력 신호 중에서 선택하여 출력하는 복수의 제 3 멀티플렉서를 구비하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 복수의 제 1 멀티플렉서들은 상기 해당되는 두 회로들 중에서 상기 하나의 회로로부터 출력되는 출력 신호들의 수와 동일한 수의 상기 제 1 멀티플렉서들로써 구성되어 있는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 복수의 제 1 멀티플렉서들은 각각

두 개의 입력 단자들 및 하나의 출력 단자;

상기 전송 제어 신호에 의해서 제어되어, 상기 두 개의 입력 단자 중에서 하나로부터의 신호를 입력하여 상기 출력 단자로 전송하는 제 1 전송 게이트; 및

상기 전송 제어 신호에 의해서 제어되어, 상기 두 개의 입력 단자 중에서 다른 하나로부터의 신호를 입력하여 상기 출력 단자로 전송하는 제 2 전송 게이트를 구비하고,

상기 제 1 전송 게이트와 상기 제 2 전송 게이트는 상기 전송 제어 신호에 의해서 제어되어 동시에 턴 온 되지 않는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 복수의 제 2 멀티플렉서들은 상기 해당되는 두 회로들 중에서 상기 다른 하나의 회로로부터 출력되는 출력 신호들의 수와 동일한 수의 상기 제 2 멀티플렉서들로써 구성되어 있는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 복수의 제 2 멀티플렉서들은 각각

두 개의 입력 단자들 및 하나의 출력단자;

상기 전송 제어 신호에 의해서 제어되어, 상기 두 개의 입력 단자 중에서 하나로부터의 신호를 입력하여 상기 출력 단자로 전송하는 제 1 전송 게이트; 및

상기 전송 제어 신호에 의해서 제어되어, 상기 두 개의 입력 단자 중에서 다른 하나로부터의 신호를 입력하여 상기 출력 단자로 전송하는 제 2 전송 게이트를 구비하고,

상기 제 1 전송 게이트와 상기 제 2 전송 게이트는 상기 전송 제어 신호에 의해서 제어되어 동시에 턴 온 되지 않는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제 3 멀티플렉서들은 상기 해당되는 두 개의 회로들 중에서 상기 하나의 회로로부터 출력되는 출력 신호들의 수와 동일한 수의 상기 제 3 멀티플렉서들로써 구성되어 있는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 복수의 제 3 멀티플렉서들은 각각

두 개의 입력 단자들 및 하나의 출력 단자;

상기 전송 제어 신호에 의해서 제어되어, 상기 두 개의 입력 단자 중에서 하나로부터의 신호를 입력하여 상기 출력 단자로 전송하는 제 1 전송 게이트; 및

상기 전송 제어 신호에 의해서 제어되어, 상기 두 개의 입력 단자 중에서 다른 하나로부터의 신호를 입력하여 상기 출력 단자로 전송하는 제 2 전송 게이트를 구비하고,

상기 제 1 전송 게이트와 상기 제 2 전송 게이트는 상기 전송 제어 신호에 의해서 제어되어 동시에 턴 온 되지 않는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 복수의 제 1 멀티플렉서들은 각각 상기 전송 제어 신호가 하이 레벨일 경우에 정상적으로 동작하여 상기 해당되는 두 회로들 중에서 상기 하나의 회로로부터 출력되는 신호들을 상기 다른 회로로 입력시키고, 상기 전송 제어 신호가 로우 레벨일 경우에는 상기 테스트 데이터를 상기 다른 회로로 입력시키는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 복수의 제 2 멀티플렉서들은 각각 상기 전송 제어 신호가 하이 레벨일 경우에 정상적으로 동작하여 상기 해당되는 두 회로들 중에서 상기 다른 회로로부터 출력되는 신호들을 상기 하나의 회로로 입력시키고, 상기 전송 제어 신호가 로우 레벨일 경우에는 상기 테스트 데이터를 상기 하나의 회로로 입력시키는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 복수의 제 3 멀티플렉서들은 각각 상기 전송 제어 신호가 하이 레벨일 경우에는 상기 해당되는 두 개의 회로들 중에서 상기 하나의 회로로부터 출력되는 출력 신호들을 출력하고 상기 전송 제어 신호가 로우 레벨일 경우에는 상기 해당되는 두 개의 회로들 중에서 상기 다른 회로로부터 출력되는 출력 신호들을 출력하는 것을 특징으로 하는 반도체 장치.