KR19990047438A

KR19990047438A - 핀 공유를 이용한 바이패스 회로를 구비하는 반도체 장치

Info

Publication number: KR19990047438A
Application number: KR1019970065847A
Authority: KR
Inventors: 심규찬
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-12-04
Filing date: 1997-12-04
Publication date: 1999-07-05

Abstract

본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 핀 공유를 이용하여 주변 회로 블록의 테스트 능력을 향상 시킬 수 있는 바이패스 회로(Bypass Circuit)를 구비하는 반도체 장치에 관한 것으로 구조적으로 복잡한 회로 블록을 포함하고 있는 회로의 경우 핀 공유를 이용한 바이패스 회로를 내장하여 테스트하고자 하는 주변 로직을 독립적으로 테스트 할 수 있다.

Description

핀 공유를 이용한 바이패스 회로를 구비하는 반도체 장치(SEMICONDUCTOR APPARATUS HAVING BYPASS CIRCUIT WITH PIN SHARING)

본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 핀 공유를 이용하여 주변 회로 블록의 테스트 능력을 향상 시킬 수 있는 바이패스 회로(Bypass Circuit)를 구비하는 반도체 장치에 관한 것이다.

도 1 내지 도 3은 본 발명의 배경을 설명하기 위한 도면이다.

도 1을 참조하여, 블록 베이스의 디자인(Block-Based Design)을 고려해 보면, 이 회로(10)의 정상 동작(Normal Operation)은 입력에서 출력까지 블록 A, B, C(13, 14, 15)를 거치게 된다. 도면에 도시된 점선 11, 12는 이 회로(10)가 테스트 모드(Test Mode)시 회로의 입/출력이 블록 B(14)로 연결되는 패스(Path)를 의미한다. 이러한 회로의 디자인에서 보통 블록 B(14)는 회로의 핵심이 되는 부분으로 블록 A(13), 블록 C(15)는 주변 블록으로 생각할 수 있는데 코어(Core) 또는 메모리(Memory) 등의 매크로 블록(Macro Block)이 내장되는 회로의 경우는 이러한 회로 구성이 빈번하게 사용된다. 이와 같은 구성을 갖는 회로(10)의 테스트는 전형적으로 블록 단위로 이루어지는 경우가 많다. 특히, 중요한 블록 B(14)의 테스트는 내부 로직(Logic)의 복잡성(Complexity)이나 사이즈(Size) 등의 이유로 첨부 도면 도 2와 같이 회로의 입/출력을 참조부호 20으로 표시된 패스를 통해서 직접 수행할 수 있다.

예를 들어, 바운더리 스캔 회로(Boundary Scan Circuit)가 포함되어 있지 않은 코어의 테스트는 주변 블록을 이용한 통제가 매우 어려우므로 코어 자체만을 위해 개발된 테스트 벡터(Test Vector)를 외부에서 직접 인가하고, 직접 모니터링(Monitoring) 할 수밖에 없다. 또한, 메모리 블록(Memory Block)의 경우엔 주변 블록을 통한 테스트 알고리즘(Test Algorithm)을 적용하는 것이 대단히 비효율적이므로, 따로 BIST(Built In Self Test) 방식을 쓰지 않는 한 직접 엑세스(Direct Access)하는 방식으로 테스트 할 수밖에 없다.

그러나 상기와 같은 구성에서 블록 B(14)의 테스트는 쉽게 이루어지나, 나머지 블록의 테스트는 블록 B(14)를 통해야 하기 때문에 매우 어렵게 된다. 대개 구조적으로 복잡한 블록 B(14)는 주변 블록들의 테스트 능력(Testability)을 현저하게 떨어뜨릴 수 있는 데, 구체적으로 블록 A(13)는 관찰 능력(Observability)의 문제를, 블록 C(15)는 제어 능력Controllability)의 문제를 갖게 된다. 따라서, 이러한 경우에 블록 B(14)에 상관없이 주변 로직을 독립적으로 테스트 할 수 있도록 블록 B(14)를 바이패스(Bypass)할 수 있는 방법이 요구된다.

물론 도 3에 도시된 바와 같이, 블록 A(13)의 관찰 능력과, 블록 C(15)의 제어 능력을 동시에 만족시킬 수 있도록 블록 A(13)의 출력과 블록 C(15)의 입력을 참조 부호 16, 17과 같이 외부 핀으로 직접 빼내는 것이다. 그러나, 이 경우 추가적인 핀이 요구되므로 회로에 따라서는 과중한 핀의 오버 헤드(Pin Overhead) 많아지게 되어 사실상 그 실용성이 떨어지게 된다.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서 핀 공유(Pin Sharing)를 이용하여 주변 회로 블록의 테스트 능력을 향상 시킬 수 있는 바이패스 회로를 구비하는 반도체 장치를 제공하는데 있다.

도 1 내지 도 3은 본 발명의 배경을 설명하기 위한 도면;

도 4는 본 발명의 제 1 실시예를 보여주는 반도체 장치의 회로 적인 블록도;

도 5는 도 4에 도시된 블록들을 테스트하는 경로를 보여주는 블록도;

도 6은 본 발명의 제 2 실시예를 보여주는 반도체 장치의 회로 적인 블록도; 그리고

도 7은 도 6에 도시된 블록들을 테스트하는 경로를 보여주는 블록도 이다.

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 제 1 의 회로 블록과, 제 2 의 회로 블록과, 제 3 의 회로 블록을 포함하되, 상기 제 1 의 회로 블록의 입력 비트 수와 상기 제 3의 회로 블록의 입력 비트 수가 동일하고, 상기 제 1 의 회로 블록의 출력 비트 수와 상기 제 3의 회로 블록의 출력 비트 수가 동일하게 구성되는 독립적인 회로 블록들을 포함하는 반도체 장치는: 상기 제 1 의 회로 블록의 입력이 상기 제 3 의 회로 블록의 입력으로 되게 제 1 의 패스와; 상기 제 1 의 회로 블록의 출력이 상기 제 3 의 회로 블록의 출력으로 되는 제 2 의 패스를 포함한다.

본 발명의 다른 특징에 의하면, 제 1 의 회로 블록과, 제 2 의 회로 블록과, 제 3 의 회로 블록을 다수개의 특정 기능을 수행하는 독립적인 회로 블록들을 포함하는 반도체 장치는: 상기 제 1 의 회로 블록의 출력이 상기 제 3 의 회로 블록의 출력으로 되는 패스와; 상기 제 1 의 회로 블록의 입/출력 신호를 각각 입력받아 선택적으로 상기 제 3 의 회로 블록으로 입력하는 멀티플렉서를 포함한다.

(실시예)

이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

도 4는 본 발명의 제 1 실시예를 보여주는 반도체 장치의 회로 적인 블록도 이고, 도 5는 도 4에 도시된 블록들을 테스트하는 경로를 보여주는 블록이다.

도 4 내지 도 5를 참조하여, 블록 B(34)를 바이패스하여 블록 A(33)의 출력에서 회로(30)의 출력으로, 그리고 회로(30)의 입력에서 블록 C(35)의 입력으로 직접 연결해 주면, 테스트 모드 신호(Test Mode Signal) 이외에는 아무런 핀의 오버 헤드(Pin Overhead) 없이 블록 A(33)와, 블록 C(35)를 도 5와 같이 각각 테스트 할 수 있다. 즉, 블록 A(33)를 테스트하는 경로는 참조부호 40으로 표시된 경로로, 블록 C(35)를 테스트하는 경로는 참조부호 42로 표시되는 경로로 테스트한다. 여기서 블록 C(35)의 입/출력단에는 새롭게 연결되는 신호와 기존의 신호를 선택하기 위한 멀티플렉서(Multiplexor)(미도시됨)가 구비되며, 이 멀티플렉서는 테스트 모드 신호로 제어된다. 이러한 경우는 블록 A(33)와 블록 C(35)의 입/출력 신호의 비트 수 I, N 과 M, O가 동일 한 비트 수인 경우이다.

도 6은 본 발명의 제 2 실시예를 보여주는 반도체 장치의 회로 적인 블록도 이고, 도 7은 도 6에 도시된 블록들을 테스트하는 경로를 보여주는 블록도 이다.

도 6 내지 도 7을 참조하여, 블록 A(53)의 출력 비트 수 M 과 블록 C(55)의 출력 비트 수 O 가 서로 다를 경우에는 다음과 같이 바이패스 회로를 구성할 수 있다.

먼저 블록 A(53)의 출력 비트 수 M이 블록 C(55)의 출력 비트 수 O 보다 큰 경우 즉, M > O 인 경우 블록 A(53)의 출력 신호의 일부 또는 전부를 EOR 게이트(Exclusive-OR Gate)를 이용하여 블록 C(55)의 출력 비트 수 O 와 동일하게 신호를 만들어 멀티플렉서로 입력되게 한다. 물론, 블록 A(53)의 출력 비트 수 M 이 블록 C(55)의 출력 비트 수 O 보다 상당히 클 경우에는 EOR 게이트 트리(Excusive-Or Tree)가 형성될 수도 있다.

그리고 블록 A(53)의 출력 비트 수 M 이 블록 C(55)의 출력 비트 수 O 보다 작은 경우, 즉 M < O 인 경우 블록 A(53)의 출력 비트의 일부 또는 전부에서 FAN-OUT STEM을 구성해 블록 C(55)의 출력 비트 수와 동일하게 신호를 만들어 멀티플렉서에 연결한다. 또는, 원래 M 비트의 신호와 더불어 (M-O)개의 고정된 비트 수를 갖는 신호를 멀티플렉서에 입력되게 연결할 수 있다.

회로(50)에 입력되는 비트 수 I가 블록 C(55)의 입력 비트 수 N 보다 작을 경우, FAN-OUT STEM을 구성해 N 비트의 신호를 만들어서 멀티플렉서에 입력되도록 연결할 수 있으나, 회로(50)의 입력을 통한 블록 C(55)의 제어가 제한적일 수 있다. 이 경우, 도 6과 같이, 블록 A(53)의 출력에서 블록 C(55)의 입력으로 직접 연결되는 바이 패스 회로를 부가하여 블록 C의 제어 능력을 더 개선할 수 있다.

블록 A(53)의 출력 비트 수 M 과 블록 C(55)의 입력 비트 수 N이 서로 다른 경우는 상술한 바와 같은 방법을 이용하면 된다. 이러한 구성에서 블록 A(53)와 블록 C의 테스트는 도 7과 같이 세 개의 테스트 모드(Test Mode)로 동작된다. 즉, 블록 A(53), 블록 C(55)를 동시에 테스트하는 모드와, 블록 A(53)만 테스트하는 모드 그리고 블록 C(55) 만을 테스트하는 모드 이 3 가지 모드로 이루어질 수 있다. 참조부호 62로 표시되는 화살표는 블록 A(53)와 블록 C(55)를 테스트하는 경로이고, 참조부호 61은 블록 A(53)만을 테스트하는 경로이며, 참조부호 63은 블록 C(55)만을 테스트하는 경로를 보여 준다.

이상과 같은 본 발명에 의하면, 구조적으로 복잡한 회로 블록을 포함하고 있는 반도체 장치의 경우에도 핀을 공유하여 테스트 할 수 있으며, 이를 위한 바이패스 회로를 내장하여 내부에 구비되는 주변 로직을 독립적으로 테스트 할 수 있다.

Claims

제 1 의 회로 블록(33)과, 제 2 의 회로 블록(34)과, 제 3 의 회로 블록(35)을 포함하되, 상기 제 1 의 회로 블록(33)의 입력 비트 수(I)와 상기 제 3의 회로 블록(35)의 입력 비트 수(N)가 동일하고, 상기 제 1 의 회로 블록(33)의 출력 비트 수(M)와 상기 제 3의 회로 블록(35)의 출력 비트 수(O)가 동일하게 구성되는 독립적인 회로 블록들을 포함하는 반도체 장치에 있어서:

상기 제 1 의 회로 블록(33)의 입력이 상기 제 3 의 회로 블록(35)의 입력으로 되게 제 1 의 패스와;

상기 제 1 의 회로 블록(33)의 출력이 상기 제 3 의 회로 블록(35)의 출력으로 되는 제 2 의 패스를 포함하는 것을 특징으로 하는 반도체 장치.
제 1 의 회로 블록(53)과, 제 2 의 회로 블록(54)과, 제 3 의 회로 블록(55)을 다수개의 특정 기능을 수행하는 독립적인 회로 블록들을 포함하는 반도체 장치에 있어서:

상기 제 1 의 회로 블록(53)의 출력이 상기 제 3 의 회로 블록(55)의 출력으로 되는 패스와;

상기 제 1 의 회로 블록(53)의 입/출력 신호를 각각 입력받아 선택적으로 상기 제 3 의 회로 블록(55)으로 입력하는 멀티플렉서(56)를 포함하는 것을 특징으로 하는 반도체 장치.