KR950021604A - 경계 검색 컴플라이언트 멀티 칩 모듈 및 이 멀티 칩 모듈 작동방법 - Google Patents

경계 검색 컴플라이언트 멀티 칩 모듈 및 이 멀티 칩 모듈 작동방법 Download PDF

Info

Publication number
KR950021604A
KR950021604A KR1019940037123A KR19940037123A KR950021604A KR 950021604 A KR950021604 A KR 950021604A KR 1019940037123 A KR1019940037123 A KR 1019940037123A KR 19940037123 A KR19940037123 A KR 19940037123A KR 950021604 A KR950021604 A KR 950021604A
Authority
KR
South Korea
Prior art keywords
chip
tdi
module
input
compliant
Prior art date
Application number
KR1019940037123A
Other languages
English (en)
Other versions
KR100208306B1 (ko
Inventor
타헤어 자왈라 나즈미
야우 치왕
Original Assignee
알. 비. 레비
에이 티 앤드 티 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 알. 비. 레비, 에이 티 앤드 티 코포레이션 filed Critical 알. 비. 레비
Publication of KR950021604A publication Critical patent/KR950021604A/ko
Application granted granted Critical
Publication of KR100208306B1 publication Critical patent/KR100208306B1/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318558—Addressing or selecting of subparts of the device under test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G01R31/318513—Test of Multi-Chip-Moduls
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals

Abstract

각 칩이 경계 검색 구조인 n형 반도체 칩(141-14n)을 갖는 멀티 칩 모듈(10)은 바이패스 회로(36, 36′및 36″)를 부가하여 회로 보드 및 매크로 소자로써 경계 검색 컴플라이언트 된다. 모듈(10)이 매크로 소자 같은 경계 검색 컴플라이언트가 될때의 선택 기간동안, 바이패스 회로는 시험 데이터 입력(18)을 각 n-1칩의 시험 데이터 출력(34)으로 바이패스 하기 위해 동작한다. 선택된 기간 이외의 기간동안, 바이패스 회로는 상기 칩의 시험 데이터 입력에 제공된 시험 정보를 허용하여 칩을 통해 쉬프트 되게 하고, 시험 데이터 출력에 나타나서 회로 보오드 같은 모듈의 경계 검색 컴플라이언트를 용이하게 한다.

Description

경계 검색 컴플라이언트 멀티 칩 모듈 및 이 멀티 칩 작동방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 바이패스 회로의 제1실시예를 도시하는 제1도의 일부 모듈에 대한 블럭 개략도
제3도는 본 발명에 따른 바이패스 회로의 제2양호한 실시예를 도시하는 멀티 칩 모듈의 블럭 개략도,
제4도는 제3도의 바이패스(bypass)회로에 대한 블럭 개략도.

Claims (10)

  1. 시험 데이타 입력(TDI)과 시험 데이터 출력(TDO)을 갖는 경계 칩 모듈 컴플라이언트(Boundary-scan-compliant)멀티 칩 모듈에 있어서, n형 반도체 칩(141-14n)을 통하여 쉬프트될때 그것의 데이타 출력(TDO)에 나타나는 시험 정보 비트열(명령과 시험 데이터를 포함)을 칩이 수신할 수 있도록 시험 데이터 입력(TDI)을 포함하는 경계 검색 구조(Boundary-scan-architecture)를 가지며, 경계 검색 체인에 결합되어 이 체인의 첫번째 칩이 그것의 TDI에 있는 신호를 모듈의 TDC를 거쳐 수신하고, 그 체인의 최종 칩이 그것의 TDO에서 궁극적으로 제공된 신호를 그 모듈의 TDO로 제공하고, 그 체인의 각 다른 칩이 업스트림(upstream)칩의 TDO에 결합된 TDI를갖는 n형 반도체 칩(141-14n)(n은 정수), 및 적어도 n-1의 상기 반도체 칩과 관련되어 시험 입력 비트의 열이 선택된 기간동안 각각의 상기 n형 반도체 칩의 TDI에서 TDO까지 직접 바이패스되게 하여 상기 n형 반도체 칩이 상기 선택된 기간동안 단일 경계 검색 컴플라이언트 소자로써 나타타는 바이패스 회로(36, 36′,36″)를 구비하는 것을 특징으로 하는 경계 검색 컴플라이언트 멀티 칩 모듈.
  2. 제1항에 있어서, 상기 바이패스 회로는 상기 n-1칩들중 각각 1개와 관련된 n-1다중화기(42, 42′,42″)구비하는데, 상기 각 다중화기는 각각의 상기 칩의 TDI에 결합된 제1입력 및 각각의 상기 칩의 TDO에 결합되어 각각의 다중화기 입력에 있는 신호 존재를 다운스트립 칩(dwnstream chip)의 TDI에 결합된 출력으로 통과하게 하는 제2입력을 구비하는 것을 특징으로 하는 경계 검색 컴플라이언트 멀티 칩 모듈.
  3. 제1항에 있어서, 상기 바이패스 회로는 경계 검색 회로(16)와, 경계검색 회로의 TDO에 결합된 제1입력 및 경계 검색 체인과 n칩의 마지막의 TDO에 결합된 제2입력을 갖는 다중화기(42′)및, 경계 검색 회로의 명령 레지스터에 포함된 명령과 모듈이 매크로 소자 및 회로 보드중 각각 한개로써 경계 검색 컴플라이언트가 될 수 있는지 여부를 설정하기 위해서 디코더에 제공된 경계 검색 컴플라이언트 가능 신호의 상태에 따라서 다중화기용제어 신호를 발생하는 디코더(40′)를 구비하는데, 상기 검색 회로(16)는 선택된 전송용 시험 정보를 경계 검색 체인의 n형 반도체 칩으로 수신하기 위하여 모듈의 TDI를 형성하는 시험 데이터 입력(TDI)(18)과, 상기 경계 검색 회로의 TDI에 제공되는 시험 정보의 열내에 포함된 명령을 기억하는 명령 레지스터(20)과, 시험 정보의 열에 포함된 정보의 비크를 기억하기 위한 바이패스 레지스터(24)및, 상기 명령 레지스터 및 바이패스 레지스터가 경계 검색 체인안에 n칩들중 첫번째 칩의 TDI에 선택적으로 제공되는 시험 데이터 출력(TDO)(34)을 구비하며, 상기 다중화기는 입력의 각각 하나에 있는 신호를 이 다중화기에 제공된 제어 신호에 응답하여 그것의 출력(모듈용 시험 데이터 출력으로써 작용)으로 통과시키는 것을 특징으로 하는 경계 검색 컴플라이언트 멀티 칩 모듈.
  4. 제1항에 있어서, 상기 바이패스 회로는 모듈의; TDI에 가장 인접한 TDI를 갖는 체인의 칩중 특정한 한개가 갖는 정수(integral)인 것을 특징으로 하는 경계 검색 컴플라이언트 멀티 칩 모듈.
  5. 제5항에 있어서, 상기 바이패스 회로는 칩의 TDO에 결합된 제1입력과 경계 검색 체인의 최종 1개의 칩의 TDI에 결합된 제2입력을 가지며, 입력들중 각각 한개의 입력에 있는 신호를 다중화하기에 제공된 제어 신호에 응답하여 출력(모듈 시험 데이터 출력으로써 작용)으로 통과시키는 다중화기(42″)및, 모듈의 TDI에 제공되는 시험 정보내에 포함된 시험 명령에 따라서 다중화기용 제어 신호를 발생하는 명령 검출 논리(40″)를 구비하는 것을 특징으로 하는 경계 검색 컴플라이언트 멀티 칩 모듈.
  6. 제5항에 있어서, 상기 명령 검출 논리 회로는 디코더를 구비하는 것을 특징으로 하는 검색 컴플라이언트 멀티 칩 모듈.
  7. 제5항에 있어서, 상기 명령 검출 논리 회로는 제1입력, 칩에 의해 수신된 시험 명령이 제공된 제2입력, 및 출력을 갖는 2개의 입력 AND게이트(46)및, AND게이트의 출력에 결합된 입력 및 AND게이트의 제2입력에 결합된 출력을 갖으며, 다중화기를 제어하기 의하여 제어 신호를 발생하는 D형 플립플롭(48″)을 구비하는 것을 특징으로 하는 경계 검색 컴플라이언트 멀티 칩 모듈.
  8. 각각의 n형 반도체 칩을 통하여 쉬프트될 경우, 시험 동안 매크로 소자 같은모듈 경계 검색 컴플라이언트가 되게 하기 위해, 시험 데이터 출력(TDO)에 나타나는 시험 정보비트(명령과 시험 데이터를 포함)의 열을 상기 칩이 수신할 수 있도록 시험 데이터 입력(TDI)을 포함하는 경계 검색 구조인 각각의 n형 반도체 칩(141-14n)(n은 정수)을 가지는 멀티 칩 모듈 방법에 있어서, 선택된 기간동안 각각의 상기 n-1칩을 통하여 시험 정보를 쉬프트하지 않도록 선택된 기간동안 적어도 n-1칩의 TDO로 직접 TDI를 바이패싱하는 단계를 구비하는 것을 특징으로 하는 멀티 칩 모듈 작동 방법.
  9. 제8항에 있어서, 상기 바이패싱 단계는 상기 선택 기간동안 시험 정보가 각각의 상기 n칩을 통하여 쉬프트되지 않도록 선택된 기간동안 TDI를 각 n칩의 TDO로 직접 바이패생하는 단계 및, 경계 검색 구조인 바이패스 회로안에 각n칩을 통하여 다른 방법으로 쉬프트될 수 있는 시험 정보를 통과시키는 것을 특징으로 하는 멀티 칩 모듈 작동 방법.
  10. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940037123A 1993-12-27 1994-12-27 경계 주사적응 멀티 칩 모듈 KR100208306B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17277893A 1993-12-27 1993-12-27
US172,778 1993-12-27
US172778 1993-12-27

Publications (2)

Publication Number Publication Date
KR950021604A true KR950021604A (ko) 1995-07-26
KR100208306B1 KR100208306B1 (ko) 1999-07-15

Family

ID=22629198

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940037123A KR100208306B1 (ko) 1993-12-27 1994-12-27 경계 주사적응 멀티 칩 모듈

Country Status (5)

Country Link
US (1) US5673276A (ko)
EP (1) EP0662616A3 (ko)
JP (1) JP3096597B2 (ko)
KR (1) KR100208306B1 (ko)
TW (1) TW253031B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990047438A (ko) * 1997-12-04 1999-07-05 윤종용 핀 공유를 이용한 바이패스 회로를 구비하는 반도체 장치

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719879A (en) * 1995-12-21 1998-02-17 International Business Machines Corporation Scan-bypass architecture without additional external latches
US6324614B1 (en) * 1997-08-26 2001-11-27 Lee D. Whetsel Tap with scannable control circuit for selecting first test data register in tap or second test data register in tap linking module for scanning data
US6018815A (en) * 1996-10-18 2000-01-25 Samsung Electronics Co., Ltd. Adaptable scan chains for debugging and manufacturing test purposes
JP3287539B2 (ja) * 1996-11-13 2002-06-04 富士通株式会社 テスト機構を有する処理システム
US5900753A (en) * 1997-03-28 1999-05-04 Logicvision, Inc. Asynchronous interface
US5943490A (en) * 1997-05-30 1999-08-24 Quickturn Design Systems, Inc. Distributed logic analyzer for use in a hardware logic emulation system
US5960191A (en) * 1997-05-30 1999-09-28 Quickturn Design Systems, Inc. Emulation system with time-multiplexed interconnect
JPH1183956A (ja) * 1997-06-30 1999-03-26 Texas Instr Inc <Ti> 集積回路
US6658615B2 (en) * 1998-06-30 2003-12-02 Texas Instruments Incorporated IC with IP core and user-added scan register
US6408413B1 (en) * 1998-02-18 2002-06-18 Texas Instruments Incorporated Hierarchical access of test access ports in embedded core integrated circuits
US6163864A (en) * 1998-06-10 2000-12-19 Compaq Computer Corporation Method for cost-effective production testing of input voltage levels of the forwarded clock interface of high performance integrated circuits
JP3966453B2 (ja) 1999-05-26 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路
JP2003014819A (ja) * 2001-07-03 2003-01-15 Matsushita Electric Ind Co Ltd 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法
DE60218498T2 (de) 2001-09-20 2007-11-08 Koninklijke Philips Electronics N.V. Elektronisches gerät
US6825683B1 (en) * 2002-04-18 2004-11-30 Cypress Semiconductor Corporation System and method for testing multiple integrated circuits that are in the same package
US7246282B2 (en) 2003-06-25 2007-07-17 Hewlett-Packard Development Company, L.P. Bypassing a device in a scan chain
US7509533B1 (en) * 2003-06-30 2009-03-24 Sun Microsystems, Inc. Methods and apparatus for testing functionality of processing devices by isolation and testing
WO2005069025A1 (en) * 2004-01-13 2005-07-28 Koninklijke Philips Electronics N.V. Jtag test architecture for multi-chip pack
WO2006067661A2 (en) * 2004-12-20 2006-06-29 Koninklijke Philips Electronics N.V. A testable multiprocessor system and a method for testing a processor system
US7519883B1 (en) * 2005-04-05 2009-04-14 Advanced Micro Devices, Inc. Method of configuring a system and system therefor
US7657807B1 (en) * 2005-06-27 2010-02-02 Sun Microsystems, Inc. Integrated circuit with embedded test functionality
TW200708750A (en) 2005-07-22 2007-03-01 Koninkl Philips Electronics Nv Testable integrated circuit, system in package and test instruction set
DE102005041614B4 (de) * 2005-09-01 2014-11-06 Infineon Technologies Ag Halbleiter-Bauelement-Testsystem mit Test-Schnittstellen-Einrichtung
US7906982B1 (en) 2006-02-28 2011-03-15 Cypress Semiconductor Corporation Interface apparatus and methods of testing integrated circuits using the same
US8319542B2 (en) * 2006-09-29 2012-11-27 Fujitsu Limited Integrated circuit including bypass signal path
US7661048B2 (en) * 2007-06-29 2010-02-09 Alcatel-Lucent Usa Inc. Apparatus and method for embedded boundary scan testing
TWI394125B (zh) 2008-04-11 2013-04-21 Chunghwa Picture Tubes Ltd 背光模組
US7904770B2 (en) * 2008-09-09 2011-03-08 Qualcomm Incorporated Testing circuit split between tiers of through silicon stacking chips
US10776233B2 (en) 2011-10-28 2020-09-15 Teradyne, Inc. Programmable test instrument
US9759772B2 (en) 2011-10-28 2017-09-12 Teradyne, Inc. Programmable test instrument
US9026872B2 (en) * 2012-08-16 2015-05-05 Xilinx, Inc. Flexible sized die for use in multi-die integrated circuit
US9547034B2 (en) 2013-07-03 2017-01-17 Xilinx, Inc. Monolithic integrated circuit die having modular die regions stitched together
US10311001B2 (en) * 2017-10-09 2019-06-04 Getac Technology Corporation Electronic device and communication method thereof
US11293979B2 (en) * 2019-10-22 2022-04-05 Peter Shun Shen Wang Method of and an arrangement for analyzing manufacturing defects of multi-chip modules made without known good die
US11249134B1 (en) * 2020-10-06 2022-02-15 Qualcomm Incorporated Power-collapsible boundary scan
CN114113990B (zh) * 2021-08-31 2023-08-04 西南电子技术研究所（中国电子科技集团公司第十研究所） 嵌入式边界扫描控制器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855669A (en) * 1987-10-07 1989-08-08 Xilinx, Inc. System for scan testing of logic circuit networks
US5084874A (en) * 1988-09-07 1992-01-28 Texas Instruments Incorporated Enhanced test circuit
US4996691A (en) * 1988-09-21 1991-02-26 Northern Telecom Limited Integrated circuit testing method and apparatus and integrated circuit devices for use therewith
JP2626920B2 (ja) * 1990-01-23 1997-07-02 三菱電機株式会社 スキャンテスト回路およびそれを用いた半導体集積回路装置
JP2627464B2 (ja) * 1990-03-29 1997-07-09 三菱電機株式会社 集積回路装置
US5355369A (en) * 1991-04-26 1994-10-11 At&T Bell Laboratories High-speed integrated circuit testing with JTAG
US5412260A (en) * 1991-05-03 1995-05-02 Lattice Semiconductor Corporation Multiplexed control pins for in-system programming and boundary scan state machines in a high density programmable logic device
US5448576A (en) * 1992-10-29 1995-09-05 Bull Hn Information Systems Inc. Boundary scan architecture extension
US5404358A (en) * 1993-02-04 1995-04-04 Bull Hn Information Systems Inc. Boundary scan architecture analog extension

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990047438A (ko) * 1997-12-04 1999-07-05 윤종용 핀 공유를 이용한 바이패스 회로를 구비하는 반도체 장치

Also Published As

Publication number Publication date
JPH07287053A (ja) 1995-10-31
KR100208306B1 (ko) 1999-07-15
JP3096597B2 (ja) 2000-10-10
US5673276A (en) 1997-09-30
EP0662616A2 (en) 1995-07-12
EP0662616A3 (en) 1999-03-03
TW253031B (ko) 1995-08-01

Similar Documents

Publication Publication Date Title
KR950021604A (ko) 경계 검색 컴플라이언트 멀티 칩 모듈 및 이 멀티 칩 모듈 작동방법
US5412260A (en) Multiplexed control pins for in-system programming and boundary scan state machines in a high density programmable logic device
KR890012233A (ko) 데이타 처리 시스템과 이를 이용한 비디오 처리 시스템
KR880014475A (ko) 반도체 집적회로장치
DE69808927T2 (de) Kostengünstiges cmos testgerät mit hoher kanaldichte
KR880003247A (ko) 반도체 집적회로장치
KR950033511A (ko) 장치의 경계-탐색 포트를 사용해서 그 장치를 부분 · 탐색 검사하는 방법
KR870002582A (ko) 테스트 패턴 발생회로를 갖는 반도체 기억장치
KR870004384A (ko) 신호 처리 회로
KR940001340A (ko) 셀프- 타임드 메모리 어레이를 갖는 완전 테스트 가능한 칩
JPH0374796B2 (ko)
KR950034777A (ko) 반도체 기억장치
KR880009381A (ko) 반도체 집적회로장치
KR960009092A (ko) 테스트가능한 블록을 갖는 반도체 집적회로
KR880003248A (ko) 반도체 집적회로장치
KR910010695A (ko) 테스트 용이화 회로
US4317198A (en) Rate converting bit stream demultiplexer and multiplexer
US20020071334A1 (en) Testing of high speed DDR interface using single clock edge triggered tester data
KR910017759A (ko) 순서동작형 논리회로 디바이스
KR970051415A (ko) 반도체 메모리 장치의 병합 데이타 출력 모드 선택 방법
KR950001534A (ko) 주사 체인내에 비주사가능한 부분의 상태를 포함하기 위한 방법 및 장치
US6578168B1 (en) Method for operating a boundary scan cell design for high performance I/O cells
KR970011582B1 (ko) 대규모 집적 회로 장치
DE69030209D1 (de) Durch Ereigniss befähigte Prüfarchitektur für integrierte Schaltungen
US6567944B1 (en) Boundary scan cell design for high performance I/O cells

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee