KR960009092A - 테스트가능한 블록을 갖는 반도체 집적회로 - Google Patents

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KR960009092A
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아키라 모토하라
사다미 다케오카
데쯔시 기시
마사이쯔 나카지마
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모리시다 요이치
마쯔시다 덴키 산교 가부시키가이샤
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor

Abstract

1개의 LSI 내부에서 서로 종속 접속된 3개의 클록, 즉 입력모듈과 마크로모듈과 출력모듈의 개별 테스트를 실시한다. 마크로모듈과 출력모듈 사이에 설치된 제1멀티플렉서와, 입력모듈과 마크로모듈 사이에 접속된 제2멀티플렉서와 제1제어 레지스터로 제1테스트 회로를 구성한다. 제2테스트 회로는 제3과 제4멀티플렉서와 제2제어 레지스터로 위와 같이 구성된다. 복수 비트의 테스트용 입력신호를 제1멀티플렉서로, 제1제어 레지스터의 유지신호를 제3멀티플렉서로 각각 공급하고, 제2제어 레지스터의 유지신호를 테스트용 출력신호로 관측한다. 이로써, 테스트용 부가회로가 작고 부가배선이 작은 반도체 집적회로의 테스트 기술이 제공된다.

Description

테스트가능한 블록을 갖는 반도체 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 관한 반도체 집적회로의 구성을 나타내는 회로도.

Claims (7)

  1. 서로 종속 접속된 제1, 제2와 제3블록과, 이 제1, 제2와 제3블록 테스트를 실행하기 위한 테스트 유닛을 갖는 반도체 집적회로에 있어서, 상기 테스트 유닛은, 상기 반도체 집적회로의 외부에서 공급된 테스트용 입력 신호와 상기 제2블록 출력신호의 일부 중 한쪽을 선택하고, 이 선택한 신호를 상기 제3불록으로 공급하기 위한 제1멀티플렉서와, 상기 제1멀티플렉서가 선택한 신호롸 상기 제1블록의 출력신호 일부 중 한쪽을 선택하기 위한 제2멀티플렉서와, 상기 제2멀티플렉서가 선택한 신호를 클록신호에 동기하여 유지하고, 이 유지한 신호를 상기 제2블록으로 공급하기 위한 제1제어 레지스터와, 상기 제1레지스터에 유지된 신호와 상기 제2블록 출력신호의 다른 일부 중 한쪽을 선택하고, 이 선택한 신호를 상기 제3블록으로 공급하기 위한 제3멀티플렉서와, 상기 제3멀티플렉서가 선택한 신호와 상기 제1블록 출력신호의 다른 일부 중 한쪽을 선택하기 위한 제4멀티플렉서와, 상기 제4멀티플렉서가 선택한 신호를 상기 클록신호에 동기하여 유지하고, 이 유지한 신호를 상기 제2블록으로 공급하기 위한 제2제어 레지스터를 구비한 것을 특징으로 하는 반도체 집적회로.
  2. 서로 종속된 제1, 제2와 제3블록과, 이 제1, 제2와 제3블록의 테스트를 실행하기 위한 테스트 유닛을 갖는 반도체 집적회로에 있어서, 상기 제3블록은, 조합 회로와, 보통 모드에서는 각각 상기 조합 회로 중 대응하는 신호를 유지하도록 클록신호에 동기하여 동작할 수 있는 복수의 플립플롭을 구비하고, 상기 테스트 유닛은, 상기 반도체 집적회로의 외부에서 공급된 테스트용 입력신호와 상기 제1블록의 출력신호 중 한쪽을 선택하고, 이 선택한 신호를 상기 제2블록으로 공급하기 위한 멀티플렉서와, 상기 반도체 집적회로의 외부에서 공급된 스캐닝 신호를 상기 클럭신호에 동기하여 유지하도록 상기 제3블록 안의 상기 복수의 플립플롭을 서로 종속 접속하여 이루어지는 시프트 레지스터와, 상기 시프트 레지스터에 유지된 스캐닝 신호와 상기 멀티플렉서가 선택한 상기 제1블록의 출력신호를 비교하기 ㅜ이한 비교회로를 구비한 것을 특징으로 하는 반도체 집적회로.
  3. 제2항에 있어서, 상기 테스트 유닛은, 상기 제2블록의 출력신호와 상기 제3블록의 출력신호 중 한쪽을 선택하고, 이 선택한 신호를 외부로 출력하기 위한 멀티플렉서를 더 구비한 것을 특징으로 하는 반도체 집적회로.
  4. 테스트가능한 블록을 갖는 반도체 집적회로에 있어서, 상기 블록은 조합 회로와 각각 클록신호에 동기하여 동작하는 제1 및 제2플립플롭을 구비하고, 보통 모드에서는 상기 제1플립플롭은 상기 클록신호의 상승에지에 동기하고, 상기 제2플립플롭은 상기 클록신호의 하강에지에 동기하여, 각각 상기 조합 회로중 대응하는 신호를 유지하도록 동작하고, 테스트 모드에서는 상기 제1과 제2플립플롭은 1개의 시프트 레지스터를 구성하도록 서로 종속 접속되고, 상기 조합 회로의 테스트를 위해 상기 반도체 집적회로의 외부에서 공급된 스캐닝 신호가 상기 시프트 레지스터에 유지되도록, 모두 상기 콜록신호의 상승에지에 동기하여 동작하는 것을 특징으로 하는 반도체 집적회로.
  5. 제4항에 있어서, 상기 제2플립플롭은, 상기 제1플립플롭과 같은 내부 구조를 갖는 제3플립플롭과, 보통 모드에서는 상기 클릭신호를 반전하여 상기 제3플립플롭으로 공급하고, 테스트 모드에서는 상기 클록신호를 그대로 상기 제3플립플롭으로 공급하기 위한 논리 게이틀를 구비한 것을 특징으로 하는 반도체 집적회로.
  6. 테스트가능한 블록을 갖는 반도체 집적회로에 있어서, 상기 블록은 조합 회로와, 각 클록신호에 동기하여 동작하는 제1과 제2플립플롭을 구비하고, 보통 모드에서 상기 제1플립플롭은 상기 클록신호의 하강에지에 동기하고, 상기 제2플립플롭은 상기 클릭신호의 상승에지에 동기하여, 각각 상기 조합 회로 중 대응하는 신호를 유지하도록 동작하고, 테스트 모드에서는 상기 제1과 제2플립플롭은 하나의 시프트 레지스터를 구성하도록 서로 종속 접속되고, 상기 조합 회로의 테스트를 위해 상기 반도체 집적회로의 외부에서 공급된 스캐닝 신호가 상기 시프트 레지스터에 유지되도록, 모두 상기 클록신호의 하강에지에 동기하여 동작하는 것을 특징으로 하는 반도체 집적회로.
  7. 제6항에 있어서, 상기 제2플립플롭은, 상기 제1플립플롭과 같은 내부구조를 갖는 제3플립플롭과, 보통 모드에서는 상기 클록신호를 반전하여 상기 제3플립플롭으로 공급하고, 테스트 모드에서는 상기 클록신호를 그대로 상기 제3플립플롭으로 공급하기 위한 논리 게이트를 구비한 것을 특징으로 하는 반도체 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950024872A 1994-08-29 1995-08-11 테스트 가능한 블록을 갖는 반도체 집적회로 KR0181546B1 (ko)

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