CN101144847B - 集成电路和指定集成电路的方法 - Google Patents

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Abstract

本发明涉及一种在集成电路上使用至少一个LBIST引擎执行测试用例的方法，该集成电路具有多个根据预定方案互连的存储元件(10、12)和逻辑电路(14、16、18；30)。LBIST引擎至少部分地由出于功能目的提供并在集成电路中可用的存储元件(28，虚线)和/或逻辑电路(30，虚线)来构建。至少一个扫描链(28，实线)形成为一系列选定存储元件(10、12)，并且其他存储元件(28，虚线)在测试模式中用于LBIST引擎或所述LBIST引擎的一部分。扫描链(28，实线)由测试图形驱动，并且LBIST测试用例测试所述逻辑电路(30，实线)的与所述扫描链(20；28，实线)的所述存储元件对应的那些部分。

Description

集成电路和指定集成电路的方法
技术领域
本发明涉及在集成电路上使用至少一个逻辑内建自测试(LBIST)引擎来执行测试用例的方法。本发明还涉及具有多个存储元件和/或逻辑电路及至少一个LBIST引擎的集成电路。此外，本发明涉及使用LBIST引擎指定相应集成电路的方法。
背景技术
集成半导体电路包括多个存储元件和逻辑电路。在生产过程中，必须对集成电路进行测试，以检测集成电路上的缺陷。这种方法的一个实例是级敏扫描设计(LSSD)测试。由此LSSD测试者生成测试图形，所述图形被扫描入由存储元件形成的扫描链中。在另一个实例中，内建自测试(BIST)引擎或逻辑内建自测试(LBIST)引擎形成了集成电路的一部分。
对于LBIST引擎，集成电路必须提供伪随机图形发生器(PRPG)、多输入特征寄存器(MISR)、掩蔽和加权存储元件以及胶合逻辑。PRPG生成随机图形。将所述随机图形驱动到扫描链中。扫描链由多个存储元件形成。将来自扫描链的结果串行地压缩到MISR中。扫描链的长度决定测试用例的时间。
图4示出了根据现有技术的具有扫描链的在测试中的集成电路的一部分的示意图。集成电路包括多个存储元件10和12。在该实例中，存储元件10和12为主从式并包括两个触发器元件L1和L2。存储元件10和12包括数据输出DO、扫描输入SI、扫描输出SO、至少一个扫描时钟输入SC和混合时钟输入MC。此外，存储元件10包括数据输入DI和功能时钟输入FC。存储元件10为可扫描存储元件。存储元件12是所谓的只扫描存储元件。所述只扫描存储元件用于存储系统功能所必需的固定信息。
在出于测试和扫描目的的非功能模式中，将所有存储元件10和12经由其扫描输入SI和扫描输出SO串行地连接到扫描链20。
集成电路还包括逻辑电路14。将逻辑电路14的输入端口连接到若干存储元件10和12的数据输出DO。将逻辑电路14的输出端口与其他存储元件10和12的一个或多个数据输入DI相连。
在功能模式中，运行功能时钟输入FC以对可扫描存储元件10计时。在非功能模式中，扫描时钟输入SC用于使数据移过扫描链20中的存储元件10和12。在扫描输入SI处捕获扫描数据并将其传送至扫描输出SO。
图5示出了根据现有技术的具有LBIST引擎的集成电路的功能图。集成电路包括伪随机图形发生器(PRPG)22、加权存储元件24、加权和相移逻辑26、N个扫描链28、掩蔽存储元件32、掩蔽逻辑34和多输入特征寄存器(MISR)36。在各扫描链28之间是逻辑电路30。扫描链由存储元件形成。扫描链28中的存储元件的输出馈入逻辑电路30。
在该实例中，扫描链(0)和扫描链(1)之间的逻辑电路30由扫描链(0)中的存储元件来馈入。此逻辑电路30的输出被扫描链(1)捕获。出于简化的原因，扫描链(0)的输入和扫描链(1)的输出未在图5中示出。实际上，扫描链28和逻辑电路30之间的布线连接仅取决于将存储元件分配到扫描链28和将逻辑门分配到逻辑电路30。
PRPG 22生成要驱动到扫描链28中的随机图形。串行地将来自扫描链28的结果压缩到MISR 36中并在完成后读出。
在上述的当前技术下，集成电路上的LBIST引擎需要其他电路。在集成电路的正常操作(即，功能模式)下，LBIST引擎保持空闲。例如，典型的集成电路具有若干LBIST引擎。每个LBIST引擎都需要许多存储元件。存储元件的数量取决于预定的测试时间。
本发明的目标是提供一种用于执行LBIST测试用例的改进的方法和相应的改进的集成电路。
发明内容
本发明的核心思想是将集成电路上的可用功能电路用于LBIST测试引擎。通常在功能模式中使用的选定存储元件和逻辑电路在测试模式中被用作LBIST引擎或其一部分。
本发明具有减少LBIST面积的优点。节省的面积可用于其他LBIST引擎。那些形成LBIST引擎的一部分的存储元件和逻辑电路可再次重新用于功能系统。
附图说明
在以下的详细书面说明中，本发明的上述以及其他目标、特性和优点将是显而易见的。
在所附权利要求书中提出了被认为是本发明特性的新颖和创新的特性。通过参考以下结合附图的对优选实施例的详细说明，将最佳地理解发明自身、其优选实施例及其优点，这些附图是：
图1示出了根据本发明的优选实施例修改的具有逻辑内建自测试引擎的集成电路的示意图；
图2示出了根据本发明的优选实施例的逻辑内建自测试引擎的功能图；
图3示出了根据本发明的用于指定和测试具有逻辑内建自测试引擎的集成电路的方法的流程图；
图4示出了根据现有技术的在测试中的具有扫描链的集成电路的一部分的示意图；以及
图5示出了根据现有技术的逻辑内建自测试引擎的功能图。
具体实施方式
图1示出了根据本发明修改的具有逻辑内建自测试(LBIST)引擎的集成电路的一部分的示意图。所述集成电路包括多个存储元件10和12。每个存储元件10和12都代表1位状态。在该实例中，每个存储元件10和12都是具有两个触发器元件L1和L2的主从类型。
每个存储元件10和12包括扫描输入SI、扫描输出SO、数据输出DO、扫描时钟输入SC和混合时钟输入MC。此外，存储元件10包括数据输入DI和功能时钟输入FC。扫描时钟输入SC和功能时钟输入FC为触发器元件L1的输入。混合时钟输入MC为触发器元件L2的输入。存储元件10为可扫描的存储元件。存储元件12是所谓的只扫描存储元件。所述只扫描存储元件用于存储系统功能所必需的固定信息。
在功能模式下，为功能时钟输入FC和混合时钟输入MC提供时钟信号。将混合时钟输入MC上的时钟信号和功能时钟输入FC上的时钟信号反相。在测试模式中，为扫描时钟输入SC和混合时钟输入MC提供时钟信号。同样将混合时钟输入MC上的时钟信号和扫描时钟输入SC上的时钟信号反相。
将存储元件10或12的扫描输出SO连接到下一个存储元件10或12的扫描输入SI。通过这种方式，将所有存储元件10和12串行地连接到扫描链20。扫描链20及其存储元件10和12形成移位寄存器。
所述集成电路还包括多个功能逻辑电路14。在图1中显示了所述功能逻辑电路14之一。将功能逻辑电路14的输入端口连接到若干存储元件10和12的数据输出DO。将功能逻辑电路14的输出端口连接到另一个存储元件10的数据输入DI。功能逻辑电路14的输出端口的状态取决于所述功能逻辑电路14的输入端口的状态。功能逻辑电路14的行为可以例如由真值表来表示。在功能模式中，功能逻辑电路14用于正常操作。在测试模式中，测试功能逻辑电路14。
所述集成电路包括多个LBIST逻辑电路16和18。LBIST逻辑电路16互连到扫描链20并形成所述扫描链20的一部分。LBIST逻辑电路16的输入端口连接到存储元件20之一的扫描输出SO。LBIST逻辑电路16的输出端口连接到存储元件10之一的扫描输入SI。LBIST逻辑电路18的输入端口连接到存储元件10的一个或几个扫描输出SO。LBIST逻辑电路18由扫描输出SO驱动。LBIST逻辑电路18的输出端口用作LBIST相关的输出。
由干扫描路径垂直干系统路径，所以可以在不修改或改变重新使用的电路的系统功能的情况下实现提出的方法。最初仅将LBIST逻辑电路16和18的元件提供为功能模式的逻辑电路。根据本发明，LBIST逻辑电路16和18在测试模式期间是LBIST引擎的一部分。在功能模式中，LBIST逻辑电路16和18另外用作正常操作的逻辑电路。
在测试模式中，将存储元件10和12经由扫描链20的扫描输入SI和扫描输出SO串行地连接到扫描链20。
在功能模式中，运行功能时钟输入FC以对可扫描存储元件10的触发器L1计时。在非功能模式中，扫描时钟输入SC用于将数据移过扫描链20中的存储元件10和12的触发器L1。在扫描输入SI处捕获扫描数据并将其发送至扫描输出SO。混合时钟MC用于将触发器L1的输出捕获到触发器L2的输入中。
图4示出了根据现有技术的集成电路的一部分的示意图。该公知的集成电路包括与图1中根据本发明的集成电路相同的组件，除了LBIST逻辑电路16和LBIST逻辑电路18以外。因此，扫描链20仅由存储元件10和12形成。
图1和图4的比较表明了本发明与现有技术之间的差别。在现有技术中，完整的LBIST引擎额外地位于集成电路的芯片上。所述LBIST引擎仅用于LBIST测试用例。
根据本发明的集成电路包括LBIST逻辑电路16和18，它们在测试模式中用作测试引擎的一部分，并且在功能模式中用作正常的逻辑电路。LBIST逻辑电路16形成了扫描链20的一部分。LBIST逻辑电路16可例如用作PRPG 22。
LBIST逻辑电路18由扫描输出SO驱动。LBIST逻辑电路18的输出可以例如馈入扫描链20。
LBIST逻辑电路16和LBIST逻辑电路18使用存储元件和逻辑电路来构建。这些存储元件和逻辑电路的至少一部分为功能模式提供并因此已在芯片上可用。
图2示出了根据本发明的优选实施例的具有LBIST引擎的集成电路的示意图。所述集成电路包括伪随机图形发生器(PRPG)22、加权存储元件24、加权和相移逻辑26、N个扫描链28、掩蔽存储元件32、掩蔽逻辑34和多输入特征寄存器(MISR)36。在各扫描链28之间是与下方扫描链28对应的逻辑电路30。扫描链28由存储元件形成。扫描链28中的存储元件的输出馈入逻辑电路30。
PRPG 22是线性反馈移位寄存器(LFSR)。PRPG 22生成要驱动到扫描链的由实线表示的部分中的随机图形。来自扫描链28的该部分的结果被串行地压缩到MI SR 36中并在完成后读出。
加权存储元件24由芯片上的可用存储元件构建。所述存储元件也在功能模式中使用。加权存储元件24包含与随机图形中的两个逻辑状态0和1的概率有关的信息。
加权和相移逻辑26由芯片上可用的逻辑电路构建。加权和相移逻辑26提供随机图形的相移。所述相移可以例如由“异或”门来执行。加权和相移逻辑26还根据加权存储元件24中的加权准则对随机图形进行操作。这可以例如由“与”门执行。
掩蔽存储元件32由芯片上的可用存储元件构建。所述掩蔽存储元件32包含有关选择准则的信息。掩蔽逻辑34由芯片上的可用逻辑电路构建。例如，所述逻辑电路包括多个“与”门。
在该实例中，扫描链(0)和扫描链(1)之间的逻辑电路30由扫描链(0)中的存储元件馈入且其输出被扫描链(1)捕获。为了简化，未在图2中示出扫描链(0)的输入和扫描链(1)的输出。实际上，扫描链28和逻辑电路30之间的布线连接仅取决于将存储元件分配到扫描链28及将逻辑门分配到逻辑电路30。
扫描链28的由虚线表示的那些部分中的存储元件用于实现LBIST测试引擎，即，PRPG 22、加权存储元件24、加权和相移逻辑26、掩蔽存储元件32、掩蔽逻辑34和MISR 36。
LBIST测试引擎在逻辑电路30的由实线表示的那些部分上运行。随后LSSD引擎可以在逻辑电路30的由虚线表示的其余部分上运行。
作为本发明的实例，在芯片上多次实例化的逻辑宏是适合的宏。
图5示出了根据现有技术的具有LBIST引擎的集成电路的示意图。在该公知LBIST引擎中，使用随机图形馈入完整的扫描链28。LBIST测试用例在完整的逻辑电路30上运行。
图2和图5的比较表明了本发明与现有技术之间的差别。根据本发明，扫描链28的一部分用作LBIST引擎或LBIST引擎的一部分。根据本发明，LBIST引擎仅测试逻辑电路30的一部分。所述逻辑电路的由虚线表示的其余部分可以例如由LSSD引擎来测试。
图3示出了根据本发明的用于指定具有LBIST引擎的集成电路的方法的流程图。为具有给定结构的存储元件和逻辑电路的集成电路提供所述方法。
在第一步骤40，标识适合的宏。所述宏由存储元件和逻辑电路(它们根据预定方案来互连)形成。适合的宏的选择准则是芯片特定的。例如，重要的准则可以是所述宏不是关键宏。其他准则可以是宏在芯片上使用了多次。由此应以能够建立多个LBIST引擎的方式来分布宏。
在第二步骤42，选择宏中的存储元件以便重新配置。LBIST引擎的功能所需的存储元件数取决于PRPG 22、加权存储元件24、掩蔽存储元件32、掩蔽逻辑34和MISR 36的大小。如果选择的宏具有多于所需的存储元件，则可以自由选择。存储元件的选择准则是宏特定的。优选地，只扫描存储元件应当用于PRPG 22的功能，因为只扫描存储元件在功能模式中不更改它们的值。因此，无需阻止这些存储元件的输出进入加权和相移逻辑24。这又阻止了不必要的切换活动以便降低功耗并可无需操作。使用可扫描的存储元件将需要额外的逻辑门来保护。
在下一步骤44中，确定选定存储元件的影响锥面(cone ofinfluence)，这意味着确定了在同一时钟周期中影响它们的所有电路元件。用于LBIST引擎的存储元件不再是在LBIST测试用例期间驱动逻辑电路30的扫描链的一部分。可以可选地保护这些存储元件的输出以防止它们驱动正在由LBIST引擎测试的功能逻辑。
在步骤46中，将选定的存储元件保存在单独的扫描链中。在LBIST测试用例期间，PRPG 22通常需要以起始值进行扫描。最后，来自MISR 36的特征必须被扫描出芯片。以PRPG 22中的可用起始值数来重复此过程。优选地，仅将具有LBIST功能的存储元件置于单独的扫描链中，以便降低扫描时间并由此降低测试时间。
上述步骤40、42、44和46形成了用于指定具有LBIST引擎的集成电路的发明方法的优选实施例。以下步骤涉及测试用例。
LBIST测试用例在其他步骤48中运行。选定存储元件作为LBIST引擎的一部分来操作。LBIST测试用例不测试所述选定存储元件。
在最后的步骤50中，LSSD测试用例运行。LBIST扫描链中的选定存储元件现在是LSSD扫描链的一部分。LSSD测试用例测试所述选定存储元件。
将LSSD可测试的存储元件连接到所谓的LSSD扫描链。LSSD扫描链由LSSD引擎使用确定的图形进行扫描。在LSSD测试用例期间，无需任何LBIST功能。因此，现在也可以像其他存储元件一样测试上述步骤中的选定存储元件。
还可以将本发明嵌入计算机程序产品中，所述产品包括使能实现本文所述的方法的所有特性。此外，当加载到计算机系统中时，所述计算机程序产品能够执行这些方法。
尽管参考附图在此说明了本发明的示例性实施例，但是应理解，本发明并不限于这些精确的实施例，并且本领域的技术人员在不偏离本发明的范围或精神的情况下，可以在其中做出各种其他更改和修改。所有此类更改和修改都旨在被包括在如所附权利要求限定的本发明的范围之内。
标号列表
10：可扫描存储元件
12：只扫描存储元件
14：功能逻辑电路
16：LBIST逻辑电路
18：LBIST逻辑电路
20：扫描链
22：伪随机图形发生器(PRPG)
24：加权存储元件
26：加权和相移逻辑
28：扫描链
30：逻辑电路
32：掩蔽存储元件
34：掩蔽逻辑
36：多输入特征寄存器(MISR)
40：标识适合的宏的步骤
42：选择存储元件的步骤
44：确定影响锥面的步骤
46：将存储元件保存在扫描链中的步骤
48：运行LBIST测试用例的步骤
50：运行LSSD测试用例的步骤
DI：数据输入
SI：扫描输入
DO：数据输出
SO：扫描输出
FC：功能时钟输入
SC：扫描时钟输入
MC：混合时钟输入
L1：触发器
L2：触发器

Claims (59)

1.一种用于在集成电路上使用至少一个逻辑内建自测试引擎执行测试用例的方法，所述集成电路具有多个根据预定方案互连的存储元件(10、12)和逻辑电路(14、16、18；30)，其中
所述逻辑内建自测试引擎至少部分地由出于功能目的提供并在所述集成电路中可用的存储元件和逻辑电路来构建，
至少一个扫描链形成为一系列选定存储元件(10、12)，
所述存储元件(10、12)中除去所述选定存储元件(10、12)之外的其余的存储元件在测试模式中用于所述逻辑内建自测试引擎或所述逻辑内建自测试引擎的一部分，
所述扫描链由测试图形驱动，以及
逻辑内建自测试测试用例测试所述逻辑电路的与所述扫描链的所述存储元件对应的那些部分。
2.如权利要求1中所述的方法，其中所述逻辑电路的剩余部分在所述测试模式中用于所述逻辑内建自测试引擎或所述逻辑内建自测试引擎的一部分。
3.如权利要求1或2中任一项所述的方法，其中所述逻辑电路的剩余部分在功能模式中用于功能目的。
4.如权利要求1或2中任一项所述的方法，其中所述其余的存储元件在功能模式中用于功能目的。
5.如权利要求3中所述的方法，其中所述其余的存储元件在功能模式中用于功能目的。
6.如权利要求1或2中任一项所述的方法，其中所述扫描链由随机测试图形驱动。
7.如权利要求3中所述的方法，其中所述扫描链由随机测试图形驱动。
8.如权利要求4中所述的方法，其中所述扫描链由随机测试图形驱动。
9.如权利要求5中所述的方法，其中所述扫描链由随机测试图形驱动。
10.如权利要求1或2中任一项所述的方法，其中所述测试图形在测试模式中由相移逻辑(26)移位，其中加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
11.如权利要求3中所述的方法，其中所述测试图形在测试模式中由相移逻辑(26)移位，其中加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
12.如权利要求4中所述的方法，其中所述测试图形在测试模式中由相移逻辑(26)移位，其中加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
13.如权利要求5中所述的方法，其中所述测试图形在测试模式中由相移逻辑(26)移位，其中加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
14.如权利要求6中所述的方法，其中所述测试图形在测试模式中由相移逻辑(26)移位，其中加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
15.如权利要求7中所述的方法，其中所述测试图形在测试模式中由相移逻辑(26)移位，其中加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
16.如权利要求8中所述的方法，其中所述测试图形在测试模式中由相移逻辑(26)移位，其中加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
17.如权利要求9中所述的方法，其中所述测试图形在测试模式中由相移逻辑(26)移位，其中加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
18.如权利要求1或2中任一项所述的方法，其中所述测试图形在所述测试模式中由加权逻辑(26)加权，其中所述加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
19.如权利要求3所述的方法，其中所述测试图形在所述测试模式中由加权逻辑(26)加权，其中所述加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
20.如权利要求4所述的方法，其中所述测试图形在所述测试模式中由加权逻辑(26)加权，其中所述加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
21.如权利要求5所述的方法，其中所述测试图形在所述测试模式中由加权逻辑(26)加权，其中所述加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
22.如权利要求6所述的方法，其中所述测试图形在所述测试模式中由加权逻辑(26)加权，其中所述加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
23.如权利要求7所述的方法，其中所述测试图形在所述测试模式中由加权逻辑(26)加权，其中所述加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
24.如权利要求8所述的方法，其中所述测试图形在所述测试模式中由加权逻辑(26)加权，其中所述加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
25.如权利要求9所述的方法，其中所述测试图形在所述测试模式中由加权逻辑(26)加权，其中所述加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
26.如权利要求10所述的方法，其中所述测试图形在所述测试模式中由加权逻辑(26)加权，其中所述加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
27.如权利要求11所述的方法，其中所述测试图形在所述测试模式中由加权逻辑(26)加权，其中所述加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
28.如权利要求12所述的方法，其中所述测试图形在所述测试模式中由加权逻辑(26)加权，其中所述加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
29.如权利要求13所述的方法，其中所述测试图形在所述测试模式中由加权逻辑(26)加权，其中所述加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
30.如权利要求14所述的方法，其中所述测试图形在所述测试模式中由加权逻辑(26)加权，其中所述加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
31.如权利要求15所述的方法，其中所述测试图形在所述测试模式中由加权逻辑(26)加权，其中所述加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
32.如权利要求16所述的方法，其中所述测试图形在所述测试模式中由加权逻辑(26)加权，其中所述加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
33.如权利要求17所述的方法，其中所述测试图形在所述测试模式中由加权逻辑(26)加权，其中所述加权逻辑(26)的逻辑电路在功能模式中用于功能目的。
34.如权利要求18中所述的方法，其中在所述测试模式期间将加权准则存储在加权存储元件(24)中，其中所述加权存储元件(24)的逻辑电路在功能模式中用于功能目的。
35.如权利要求1或2中任一项所述的方法，其中将来自所述扫描链的结果串行地压缩到寄存器(36)中。
36.如权利要求3所述的方法，其中将来自所述扫描链的结果串行地压缩到寄存器(36)中。
37.如权利要求4所述的方法，其中将来自所述扫描链的结果串行地压缩到寄存器(36)中。
38.如权利要求6所述的方法，其中将来自所述扫描链的结果串行地压缩到寄存器(36)中。
39.如权利要求10所述的方法，其中将来自所述扫描链的结果串行地压缩到寄存器(36)中。
40.如权利要求18所述的方法，其中将来自所述扫描链的结果串行地压缩到寄存器(36)中。
41.如权利要求34所述的方法，其中将来自所述扫描链的结果串行地压缩到寄存器(36)中。
42.一种集成电路，所述集成电路具有多个根据预定方案互连的存储元件(10、12)和逻辑电路(14、16、18；30)以及至少一个逻辑内建自测试引擎，其中
所述逻辑内建自测试引擎包括出于功能目的提供并在所述集成电路中的存储元件和/或逻辑电路，
至少一个扫描链形成为一系列选定存储元件(10、12)，
所述逻辑内建自测试引擎或所述逻辑内建自测试引擎的一部分在测试模式中包括所述存储元件(10、12)中除去所述选定存储元件(10、12)之外的其余的存储元件，
扫描链连接到图形发生器(22)，以及
所述逻辑电路的一部分连接到所述扫描链的存储元件。
43.如权利要求42中所述的集成电路，其中所述逻辑内建自测试引擎或所述逻辑内建自测试引擎的一部分在所述测试模式中包括所述逻辑电路的其余部分。
44.如权利要求43所述的集成电路，其中所述逻辑电路的其余部分在功能模式中出于功能目的而提供。
45.如权利要求42所述的集成电路，其中其余的存储元件在功能模式中出于功能目的而提供。
46.如权利要求43或44中任一项所述的集成电路，其中其余的存储元件在功能模式中出于功能目的而提供。
47.如权利要求42所述的集成电路，其中每个存储元件(10、12)包括扫描输入(SI)和扫描输出(SO)，以便所述存储元件(10、12)经由所述扫描输入(SI)和扫描输出(SO)串行地连接或可串行地连接。
48.如权利要求43、44中任一项所述的集成电路，其中每个存储元件(10、12)包括扫描输入(SI)和扫描输出(SO)，以便所述存储元件(10、12)经由所述扫描输入(SI)和扫描输出(SO)串行地连接或可串行地连接。
49.如权利要求43或44中任一项所述的集成电路，其中所述逻辑电路的其余部分连接或可连接到级敏扫描设计引擎。
50.如权利要求46所述的集成电路，其中所述逻辑电路的其余部分连接或可连接到级敏扫描设计引擎。
51.如权利要求48所述的集成电路，其中所述逻辑电路的其余部分连接或可连接到级敏扫描设计引擎。
52.如权利要求42、43、44或45中任一项所述的集成电路，其中所述其余的存储元件连接或可连接到级敏扫描设计引擎。
53.如权利要求46所述的集成电路，其中所述其余的存储元件连接或可连接到级敏扫描设计引擎。
54.如权利要求47所述的集成电路，其中所述其余的存储元件连接或可连接到级敏扫描设计引擎。
55.如权利要求48所述的集成电路，其中所述其余的存储元件连接或可连接到级敏扫描设计引擎。
56.如权利要求49所述的集成电路，其中所述其余的存储元件连接或可连接到级敏扫描设计引擎。
57.一种指定具有逻辑内建自测试引擎的集成电路的方法，其中所述集成电路包括多个根据预定方案互连的存储元件(10、12)和功能逻辑电路(14)，并且其中所述方法包括以下步骤：
标识所述集成电路上的适当的宏，
选择用于所述逻辑内建自测试引擎的存储元件，
确定影响锥面，以及
将选定存储元件(10、12)保持在单独的扫描链中。
58.如权利要求57中所述的方法，其中运行级敏扫描设计测试用例以便测试逻辑电路的与选择所述存储元件对应的那些部分。
59.如权利要求1、2、42、43、44、57或58中任一项所述的方法，其中所述方法以硬件、软件或硬件和软件的组合来实现。
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