JPH08201484A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH08201484A JPH08201484A JP7031347A JP3134795A JPH08201484A JP H08201484 A JPH08201484 A JP H08201484A JP 7031347 A JP7031347 A JP 7031347A JP 3134795 A JP3134795 A JP 3134795A JP H08201484 A JPH08201484 A JP H08201484A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- clock
- output
- data
- normal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318552—Clock circuits details
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】論理設計者がスキャン法を意識することなく設
計可能とし、レイアウト設計者もスキャンレジスタの配
置を特に意識することを不要とし、スキャン用のクロッ
クドライバ設計工数も削減でき、設計容易とする。 【構成】スキャン付Ｆ／Ｆ専用セル１は、スキャン付Ｆ
／Ｆ２にスキャン専用のクロックＳＣＫを設け、スキャ
ンモードＳＭにより、ノーマルデータＤとスキャンデー
タＳＤの切り替え及びノーマルクロックＣＫとスキャン
クロックＳＣＫの切り替えを行い、スキャンクロック端
子ＳＣＫに、スキャンクロックからのスキャンデータの
遅延時間ｔｄに対し、ｔｃ＜ｔｄの遅延時間ｔｃの小バ
ッファ３を挿入する。スキャン付きＦ／Ｆ専用セル１の
スキャン出力はノーマル出力とする。
計可能とし、レイアウト設計者もスキャンレジスタの配
置を特に意識することを不要とし、スキャン用のクロッ
クドライバ設計工数も削減でき、設計容易とする。 【構成】スキャン付Ｆ／Ｆ専用セル１は、スキャン付Ｆ
／Ｆ２にスキャン専用のクロックＳＣＫを設け、スキャ
ンモードＳＭにより、ノーマルデータＤとスキャンデー
タＳＤの切り替え及びノーマルクロックＣＫとスキャン
クロックＳＣＫの切り替えを行い、スキャンクロック端
子ＳＣＫに、スキャンクロックからのスキャンデータの
遅延時間ｔｄに対し、ｔｃ＜ｔｄの遅延時間ｔｃの小バ
ッファ３を挿入する。スキャン付きＦ／Ｆ専用セル１の
スキャン出力はノーマル出力とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にスキャン機能を有するフリップフロップに関す
る。
し、特にスキャン機能を有するフリップフロップに関す
る。
【０００２】
【従来の技術】半導体集積回路装置のテストを効率よく
行うためには、設計段階からテスト容易性を充分考慮
し、テスト容易な構成にしておくことが重要である。近
年、半導体集積回路装置におけるゲート規模の増大に伴
い外部端子数も飛躍的に増大しているものの、半導体集
積回路装置を測定するためのテスタやパッケージの制限
等から、ゲート規模で比較すれば外部端子は格段に少な
い。
行うためには、設計段階からテスト容易性を充分考慮
し、テスト容易な構成にしておくことが重要である。近
年、半導体集積回路装置におけるゲート規模の増大に伴
い外部端子数も飛躍的に増大しているものの、半導体集
積回路装置を測定するためのテスタやパッケージの制限
等から、ゲート規模で比較すれば外部端子は格段に少な
い。
【０００３】このため、半導体集積回路装置の外部端子
からその内部回路を直接観測する手段として、内部回路
に付加回路を設け、外部端子数を左程増大させることな
く、テストを容易化することが必要とされている。
からその内部回路を直接観測する手段として、内部回路
に付加回路を設け、外部端子数を左程増大させることな
く、テストを容易化することが必要とされている。
【０００４】従来、テスト容易化設計の一例としては図
４で説明するスキャン法が最も広く知られている。
４で説明するスキャン法が最も広く知られている。
【０００５】図４を参照して、回路内のフリップフロッ
プ（単に「Ｆ／Ｆ」と略記する）にスキャン機能を設
け、Ｆ／Ｆ４４〜４９を直列に接続し、シフトレジスタ
を構成する。
プ（単に「Ｆ／Ｆ」と略記する）にスキャン機能を設
け、Ｆ／Ｆ４４〜４９を直列に接続し、シフトレジスタ
を構成する。
【０００６】テストパターンはスキャンイン端子より、
Ｆ／Ｆ４４〜４９からなるシフトレジスタにシリアルに
入力される。すなわち、組み合わせ回路４２をテストす
るためにスキャンイン端子からＦ／Ｆ４４〜４６にテス
トパターンを設定しておく。
Ｆ／Ｆ４４〜４９からなるシフトレジスタにシリアルに
入力される。すなわち、組み合わせ回路４２をテストす
るためにスキャンイン端子からＦ／Ｆ４４〜４６にテス
トパターンを設定しておく。
【０００７】Ｆ／Ｆ４４〜４６に設定されたテストパタ
ーンは、組み合わせ回路４２にパラレルに入力され、組
み合わせ回路４２の応答出力が、Ｆ／Ｆ４７〜４９に保
持される。
ーンは、組み合わせ回路４２にパラレルに入力され、組
み合わせ回路４２の応答出力が、Ｆ／Ｆ４７〜４９に保
持される。
【０００８】そこで、次にＦ／Ｆ４７〜４９の保持デー
タをシリアルにスキャンアウト端子から読み出す。スキ
ャンアウト端子に出力されたデータと前もって用意して
おいた期待値とを比較することにより、組み合わせ回路
４２の良否の判定が可能となる。
タをシリアルにスキャンアウト端子から読み出す。スキ
ャンアウト端子に出力されたデータと前もって用意して
おいた期待値とを比較することにより、組み合わせ回路
４２の良否の判定が可能となる。
【０００９】
【従来例１】従来のスキャン法の代表的な例として、Ｉ
ＢＭ社により提案された回路（「第１の従来例」とい
う）を図５を用いて以下に説明する。図５には、スキャ
ンレジスタの構成と、スキャンテスト時にスキャンレジ
スタを複数直列に接続してなるシフトレジスタの構成が
示されている。なお、ここでは、スキャン機能付きフリ
ップフロップをスキャンレジスタという。
ＢＭ社により提案された回路（「第１の従来例」とい
う）を図５を用いて以下に説明する。図５には、スキャ
ンレジスタの構成と、スキャンテスト時にスキャンレジ
スタを複数直列に接続してなるシフトレジスタの構成が
示されている。なお、ここでは、スキャン機能付きフリ
ップフロップをスキャンレジスタという。
【００１０】図５を参照して、スキャンレジスタ５１
は、マスタラッチ（マスタ部）５２とスレーブラッチ
（スレーブ部）５３とから構成され、マスタ部５２には
ノーマルデータＤとスキャンテスト用データ（「スキャ
ンデータ」ともいう）ＳＤの切り替え回路が備えられ、
スレーブ部５３はスキャンデータの転送を受け持つ。ス
キャンイネーブルＳＥはノーマル時とスキャンテスト時
の切り替えを行う信号である。ノーマルクロックＣＫと
スレーブクロックＳＣとはそれぞれスキャンデータの転
送を行うためのクロックであり、例えばノーマルクロッ
クＣＫの立ち上がりによりマスタ部５２はスキャンデー
タＳＤをラッチし、スレーブ部５３はマスタ部５２にラ
ッチされたデータをスレーブクロックＳＣの立ち上がり
でラッチする。
は、マスタラッチ（マスタ部）５２とスレーブラッチ
（スレーブ部）５３とから構成され、マスタ部５２には
ノーマルデータＤとスキャンテスト用データ（「スキャ
ンデータ」ともいう）ＳＤの切り替え回路が備えられ、
スレーブ部５３はスキャンデータの転送を受け持つ。ス
キャンイネーブルＳＥはノーマル時とスキャンテスト時
の切り替えを行う信号である。ノーマルクロックＣＫと
スレーブクロックＳＣとはそれぞれスキャンデータの転
送を行うためのクロックであり、例えばノーマルクロッ
クＣＫの立ち上がりによりマスタ部５２はスキャンデー
タＳＤをラッチし、スレーブ部５３はマスタ部５２にラ
ッチされたデータをスレーブクロックＳＣの立ち上がり
でラッチする。
【００１１】スキャンレジスタＡ、Ｂ、Ｃの各スレーブ
部からのスキャン出力Ｓｏａ、Ｓｏｂ、Ｓｏｃはそれぞ
れ次段のスキャンレジスタのマスタ部５２のスキャンデ
ータ入力端子ＳＤ１、ＳＤ２、ＳＤ３（但しＳＤ３はス
キャンレジスタＣの次段のスキャンレジスタ（不図示）
のスキャンデータ入力端子）に入力され、最終段のスキ
ャンレジスタのスレーブ部からのスキャン出力Ｓｏｕｔ
として出力される。
部からのスキャン出力Ｓｏａ、Ｓｏｂ、Ｓｏｃはそれぞ
れ次段のスキャンレジスタのマスタ部５２のスキャンデ
ータ入力端子ＳＤ１、ＳＤ２、ＳＤ３（但しＳＤ３はス
キャンレジスタＣの次段のスキャンレジスタ（不図示）
のスキャンデータ入力端子）に入力され、最終段のスキ
ャンレジスタのスレーブ部からのスキャン出力Ｓｏｕｔ
として出力される。
【００１２】スキャンレジスタＡ、Ｂ、Ｃの各ノーマル
データＤは任意の組み合わせ回路からの入力であり、各
スキャンレジスタのノーマル出力Ｎｏａ、Ｎｏｂ、Ｎｏ
ｃはそれぞれ他の任意の組み合わせ回路に接続される。
また、スキャンレジスタＡ、Ｂ、Ｃのノーマル出力Ｎｏ
ａ、Ｎｏｂ、Ｎｏｃはスキャンレジスタのマスタ部５２
の出力でありスレーブ部５３の入力となっている。
データＤは任意の組み合わせ回路からの入力であり、各
スキャンレジスタのノーマル出力Ｎｏａ、Ｎｏｂ、Ｎｏ
ｃはそれぞれ他の任意の組み合わせ回路に接続される。
また、スキャンレジスタＡ、Ｂ、Ｃのノーマル出力Ｎｏ
ａ、Ｎｏｂ、Ｎｏｃはスキャンレジスタのマスタ部５２
の出力でありスレーブ部５３の入力となっている。
【００１３】図６を参照して、図５の回路のタイミング
動作を説明する。
動作を説明する。
【００１４】スキャンテスト時にはスキャンイネーブル
（ＳＥ＝“１”）となり、相反するノンオーバラップ
（互いに重ならない）のノーマルクロックＣＫとスレー
ブクロックＳＣの２相のクロックが入力される。
（ＳＥ＝“１”）となり、相反するノンオーバラップ
（互いに重ならない）のノーマルクロックＣＫとスレー
ブクロックＳＣの２相のクロックが入力される。
【００１５】ノーマルクロックＣＫでスキャンレジスタ
のマスタ部５２にデータを取り込み、スレーブクロック
ＳＣでスキャンデータを転送する。
のマスタ部５２にデータを取り込み、スレーブクロック
ＳＣでスキャンデータを転送する。
【００１６】まず、各スキャンレジスタＡ、Ｂ、Ｃのス
キャンデータがそれぞれ、ＳＤ０＝ｄ０、ＳＤ１＝ｄ
１、ＳＤ２＝ｄ２であるものとする。
キャンデータがそれぞれ、ＳＤ０＝ｄ０、ＳＤ１＝ｄ
１、ＳＤ２＝ｄ２であるものとする。
【００１７】ノーマルクロックＣＫが入力され各データ
が取り込まれる。この時、各スキャンレジスタＡ、Ｂ、
Ｃのノーマル出力は、Ｎｏａ＝ｄ０、Ｎｏｂ＝ｄ１、Ｎ
ｏｃ＝ｄ２となる。
が取り込まれる。この時、各スキャンレジスタＡ、Ｂ、
Ｃのノーマル出力は、Ｎｏａ＝ｄ０、Ｎｏｂ＝ｄ１、Ｎ
ｏｃ＝ｄ２となる。
【００１８】続いて、スレーブクロックＳＣが入力され
スキャン出力は次段のスキャンレジスタに転送される。
すなわち、各スキャンレジスタＡ、Ｂ、Ｃのスキャン出
力は、Ｓｏａ＝ｄ０、Ｓｏｂ＝ｄ１、Ｓｏｃ＝ｄ２とな
る。従って、スキャンレジスタＢ、Ｃ等のスキャンデー
タは、ＳＤ１＝ｄ０、ＳＤ２＝ｄ１、ＳＤ３＝ｄ２（Ｓ
Ｄ３は、Ｓｏｃに接続される次段レジスタのスキャンデ
ータ入力であり不図示）となり、１ビットシフト（スキ
ャン）したことになる。
スキャン出力は次段のスキャンレジスタに転送される。
すなわち、各スキャンレジスタＡ、Ｂ、Ｃのスキャン出
力は、Ｓｏａ＝ｄ０、Ｓｏｂ＝ｄ１、Ｓｏｃ＝ｄ２とな
る。従って、スキャンレジスタＢ、Ｃ等のスキャンデー
タは、ＳＤ１＝ｄ０、ＳＤ２＝ｄ１、ＳＤ３＝ｄ２（Ｓ
Ｄ３は、Ｓｏｃに接続される次段レジスタのスキャンデ
ータ入力であり不図示）となり、１ビットシフト（スキ
ャン）したことになる。
【００１９】クロック入力毎に上記した動作が繰り返さ
れ、スキャンデータがシフトし、スキャン出力Ｓｏｕｔ
にスキャンデータが出力される。
れ、スキャンデータがシフトし、スキャン出力Ｓｏｕｔ
にスキャンデータが出力される。
【００２０】
【従来例２】図７及び図８を用いてスキャン法の第２の
従来例を以下に説明する。
従来例を以下に説明する。
【００２１】図７を参照して、スキャン付きＦ／Ｆ７７
は、図５で説明したスキャンレジスタとほぼ同様の構成
とされ、スキャンモードＳＭはスキャンイネーブルＳＥ
と同様に機能する信号である。
は、図５で説明したスキャンレジスタとほぼ同様の構成
とされ、スキャンモードＳＭはスキャンイネーブルＳＥ
と同様に機能する信号である。
【００２２】図７を参照して、本従来例のスキャン付き
Ｆ／Ｆでは、前記第１の従来例（図５参照）のスキャン
ク専用クロック（スレーブクロックＳＣ）は設けられて
いず、スキャンテスト時にもノーマルクロックＣＫが用
いられている。また、スキャン出力もノーマル出力Ｎｏ
ｕｔから取り出している。
Ｆ／Ｆでは、前記第１の従来例（図５参照）のスキャン
ク専用クロック（スレーブクロックＳＣ）は設けられて
いず、スキャンテスト時にもノーマルクロックＣＫが用
いられている。また、スキャン出力もノーマル出力Ｎｏ
ｕｔから取り出している。
【００２３】図７に示すように、本実施例では、ノーマ
ルクロックＣＫはクロックドライバ７８ａ〜７８ｃによ
り分配されており、Ｆ／Ｆ７０〜７２はいずれもクロッ
クドライバ７８ａの出力であるＣＫａのクロック線から
クロックを取り込み、Ｆ／Ｆ７３〜７５はいずれもクロ
ックドライバ７８ｂの出力であるＣＫｂのクロック線か
らクロックを取り込んでいる。そして、ノーマルクロッ
クＣＫを複数のクロックドライバ７８ａ、７８ｂで分配
して得たクロックＣＫａとクロックＣＫｂの間ではクロ
ックスキューｔｅが生じている（図８参照）。
ルクロックＣＫはクロックドライバ７８ａ〜７８ｃによ
り分配されており、Ｆ／Ｆ７０〜７２はいずれもクロッ
クドライバ７８ａの出力であるＣＫａのクロック線から
クロックを取り込み、Ｆ／Ｆ７３〜７５はいずれもクロ
ックドライバ７８ｂの出力であるＣＫｂのクロック線か
らクロックを取り込んでいる。そして、ノーマルクロッ
クＣＫを複数のクロックドライバ７８ａ、７８ｂで分配
して得たクロックＣＫａとクロックＣＫｂの間ではクロ
ックスキューｔｅが生じている（図８参照）。
【００２４】遅延素子７６の遅延時間をｔｙとして、ｔ
ｅ＜ｔｙとなるように遅延素子７６をＦ／Ｆ７２とＦ／
Ｆ７３の間に挿入し、クロックＣＫａとＣＫｂの間でク
ロックスキューｔｅが生じても、Ｆ／Ｆ７２のホールド
時間を長くしてデータがすり抜けないようにしている。
ｅ＜ｔｙとなるように遅延素子７６をＦ／Ｆ７２とＦ／
Ｆ７３の間に挿入し、クロックＣＫａとＣＫｂの間でク
ロックスキューｔｅが生じても、Ｆ／Ｆ７２のホールド
時間を長くしてデータがすり抜けないようにしている。
【００２５】図８を参照して、図７に示す回路のタイミ
ング動作を説明する。
ング動作を説明する。
【００２６】スキャンテスト時はスキャンモード（ＳＭ
＝“１”）となる。
＝“１”）となる。
【００２７】まず、各Ｆ／Ｆ７１〜７４のスキャンデー
タを、それぞれＳＤ７１＝ｄ７１、ＤＳ７２＝ｄ７２、
ＳＤ７３＝ｄ７３、ＳＤ７４＝ｄ７４とする。
タを、それぞれＳＤ７１＝ｄ７１、ＤＳ７２＝ｄ７２、
ＳＤ７３＝ｄ７３、ＳＤ７４＝ｄ７４とする。
【００２８】ノーマルクロックＣＫによりクロックＣＫ
ａの立ち上がりによりＦ／Ｆ７０〜７２に各データが取
り込まれ、ＳＤ７２＝ｄ７１となる。図８において、ｔ
ｄはクロックＣＫａの立ち上がりからＦ／Ｆのデータ出
力までの遅延時間（伝搬遅延時間）である。
ａの立ち上がりによりＦ／Ｆ７０〜７２に各データが取
り込まれ、ＳＤ７２＝ｄ７１となる。図８において、ｔ
ｄはクロックＣＫａの立ち上がりからＦ／Ｆのデータ出
力までの遅延時間（伝搬遅延時間）である。
【００２９】図８に示すように、Ｆ／Ｆ７３の入力信号
は遅延素子７６によりｔｙ遅れる。このため、クロック
ＣＫｂの立ち上がりから、（ｔｄ＋ｔｙ）後に、Ｆ／Ｆ
７３のスキャンデータ入力ＳＤ３は、ＳＤ７３＝ｄ７２
となる。
は遅延素子７６によりｔｙ遅れる。このため、クロック
ＣＫｂの立ち上がりから、（ｔｄ＋ｔｙ）後に、Ｆ／Ｆ
７３のスキャンデータ入力ＳＤ３は、ＳＤ７３＝ｄ７２
となる。
【００３０】Ｆ／Ｆ７４のスキャンデータＳＤ７４は、
クロックＣＫｂの立ち上がりによりＳＤ７４＝ｄ７３と
なる。このようにして、データは１ビットシフト（スキ
ャン）動作する。
クロックＣＫｂの立ち上がりによりＳＤ７４＝ｄ７３と
なる。このようにして、データは１ビットシフト（スキ
ャン）動作する。
【００３１】
【従来例３】また、特開平３−４６８２１号公報には、
スキャンパス法におけるＦ／Ｆのクロック分配スキュー
による誤動作という問題を解消するために、複数のブロ
ックに分割した回路の各ブロック内のフリップフロップ
を直列に接続し、この同一ブロック内のフリップフロッ
プのクロック入力には同一のクロック信号を供給するシ
フトパスを有し、各ブロックのシフトパス間に若番から
順次増加する遅延時間を持たせて偶数番目のブロックに
は第１のクロックを入力し奇数段目のブロックには第１
のクロックとは位相の異なる第２のクロックを入力して
構成することを特徴とした半導体集積回路（「第３の従
来例」という）が提案されている。このような構成によ
り、クロックスキューによるデータのすり抜けを防止し
ている。
スキャンパス法におけるＦ／Ｆのクロック分配スキュー
による誤動作という問題を解消するために、複数のブロ
ックに分割した回路の各ブロック内のフリップフロップ
を直列に接続し、この同一ブロック内のフリップフロッ
プのクロック入力には同一のクロック信号を供給するシ
フトパスを有し、各ブロックのシフトパス間に若番から
順次増加する遅延時間を持たせて偶数番目のブロックに
は第１のクロックを入力し奇数段目のブロックには第１
のクロックとは位相の異なる第２のクロックを入力して
構成することを特徴とした半導体集積回路（「第３の従
来例」という）が提案されている。このような構成によ
り、クロックスキューによるデータのすり抜けを防止し
ている。
【００３２】
【発明が解決しようとする課題】前記第１の従来例で
は、ノーマルクロックとスレーブクロック（スキャンク
ロック）の２相のクロックを発生するクロックドライバ
回路が必要とされるという問題がある。
は、ノーマルクロックとスレーブクロック（スキャンク
ロック）の２相のクロックを発生するクロックドライバ
回路が必要とされるという問題がある。
【００３３】また、前記第２の従来例では、遅延素子が
多数必要となり、チップサイズの増大を招くとともに、
また論理設計者がスキャンレジスタの構成を考慮し設計
を行なう必要がある。
多数必要となり、チップサイズの増大を招くとともに、
また論理設計者がスキャンレジスタの構成を考慮し設計
を行なう必要がある。
【００３４】さらに、前記第３の従来例では、前記第１
の従来例と同様に、２相のクロック発生回路が必要とさ
れ、また前記第２の従来例と同様に論理設計者がスキャ
ンレジスタの構成を考慮し設計する必要がある他、レイ
アウト設計時にスキャンレジスタの配置配線も考慮する
必要があるというように各種問題を有している。
の従来例と同様に、２相のクロック発生回路が必要とさ
れ、また前記第２の従来例と同様に論理設計者がスキャ
ンレジスタの構成を考慮し設計する必要がある他、レイ
アウト設計時にスキャンレジスタの配置配線も考慮する
必要があるというように各種問題を有している。
【００３５】従って、本発明は上記問題点を解消し、論
理設計者がテスト容易化設計のスキャン法を全く意識す
ることなしに設計が可能となるとともに、レイアウト設
計者もスキャンレジスタの配置を意識する必要がなく、
さらに、スキャン用のクロックドライバの設計工数も削
減でき、設計を容易とするスキャン機能を有するフリッ
プフロップを備えた半導体集積回路を提供することを目
的とする。
理設計者がテスト容易化設計のスキャン法を全く意識す
ることなしに設計が可能となるとともに、レイアウト設
計者もスキャンレジスタの配置を意識する必要がなく、
さらに、スキャン用のクロックドライバの設計工数も削
減でき、設計を容易とするスキャン機能を有するフリッ
プフロップを備えた半導体集積回路を提供することを目
的とする。
【００３６】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、スキャン機能を有するフリップフロップ
と、前記フリップフロップのスキャンクロック端子に、
スキャンクロック入力からのスキャンデータ出力までの
遅延時間（ｔｄ）に対し、ｔｃ＜ｔｄの関係が成り立つ
遅延時間（ｔｃ）のバッファを付加したスキャン機能付
きフリップフロップ専用セルを有し、前記フリップフロ
ップを直列に接続しシフトレジスタを構成するフリップ
フロップ群を有することを特徴とする半導体集積回路装
置を提供する。
め、本発明は、スキャン機能を有するフリップフロップ
と、前記フリップフロップのスキャンクロック端子に、
スキャンクロック入力からのスキャンデータ出力までの
遅延時間（ｔｄ）に対し、ｔｃ＜ｔｄの関係が成り立つ
遅延時間（ｔｃ）のバッファを付加したスキャン機能付
きフリップフロップ専用セルを有し、前記フリップフロ
ップを直列に接続しシフトレジスタを構成するフリップ
フロップ群を有することを特徴とする半導体集積回路装
置を提供する。
【００３７】本発明は、好ましい態様として、フリップ
フロップのスキャンデータ出力をノーマル出力とするこ
とを特徴とする。
フロップのスキャンデータ出力をノーマル出力とするこ
とを特徴とする。
【００３８】あるいは、本発明は、好ましい態様とし
て、スキャンデータをノーマル出力とは別のスキャン出
力端子から行ない、フリップフロップのスキャン出力端
子に所定の遅延時間を有する遅延素子を付加した構成と
してもよい。
て、スキャンデータをノーマル出力とは別のスキャン出
力端子から行ない、フリップフロップのスキャン出力端
子に所定の遅延時間を有する遅延素子を付加した構成と
してもよい。
【００３９】
【作用】本発明によれば、各Ｆ／Ｆのスキャンクロック
端子に遅延時間ｔｃをもたせ、スキャンクロックからの
スキャンデータの遅延時間ｔｄに対し、ｔｃ＜ｔｄの関
係が成立するスキャン機能付き専用セルを通常のセルラ
イブラリに用意することによりセットアップ時間が確保
され、論理設計者はシフト（スキャン）動作におけるデ
ータのすり抜け等を全く考慮する必要がなくなり、Ｆ／
Ｆをつなぐするだけでよく、設計を容易化するものであ
る。また、本発明によれば、レイアウト的にもスキャン
クロック信号線とスキャンデータ出力線の配線遅延はほ
ぼ同じと考えてよいため、各Ｆ／Ｆがどこに配置されて
もシフト（スキャン）動作は保証される。
端子に遅延時間ｔｃをもたせ、スキャンクロックからの
スキャンデータの遅延時間ｔｄに対し、ｔｃ＜ｔｄの関
係が成立するスキャン機能付き専用セルを通常のセルラ
イブラリに用意することによりセットアップ時間が確保
され、論理設計者はシフト（スキャン）動作におけるデ
ータのすり抜け等を全く考慮する必要がなくなり、Ｆ／
Ｆをつなぐするだけでよく、設計を容易化するものであ
る。また、本発明によれば、レイアウト的にもスキャン
クロック信号線とスキャンデータ出力線の配線遅延はほ
ぼ同じと考えてよいため、各Ｆ／Ｆがどこに配置されて
もシフト（スキャン）動作は保証される。
【００４０】さらに、本発明によれば、クロックドライ
バの設計に関してもスキャン専用のクロックドライバを
設計する必要がなくなる。
バの設計に関してもスキャン専用のクロックドライバを
設計する必要がなくなる。
【００４１】そして、本発明によれば、Ｆ／Ｆのスキャ
ン出力に更に遅延素子を付加し、スキャンクロックから
スキャン出力までの遅延時間ｔｄを更に大として、ｔｃ
＜ｔｄの関係の成立を確保しており、スキャンテスト時
において遅延時間は増大するものの、誤動作を確実に回
避している。
ン出力に更に遅延素子を付加し、スキャンクロックから
スキャン出力までの遅延時間ｔｄを更に大として、ｔｃ
＜ｔｄの関係の成立を確保しており、スキャンテスト時
において遅延時間は増大するものの、誤動作を確実に回
避している。
【００４２】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００４３】
【実施例１】本発明の第１の実施例を図１及び図２を用
いて以下に説明する。図１は、本発明の第１の実施例に
係るスキャン付きＦ／Ｆ専用セルと、これを直列に接続
した構成を示す図であり、図２は、本発明の第１の実施
例の動作を説明するタイミング図である。
いて以下に説明する。図１は、本発明の第１の実施例に
係るスキャン付きＦ／Ｆ専用セルと、これを直列に接続
した構成を示す図であり、図２は、本発明の第１の実施
例の動作を説明するタイミング図である。
【００４４】図１を参照して、スキャン付きＦ／Ｆ専用
セル１は、スキャン付きＦ／Ｆ２にスキャン専用のクロ
ックＳＣＫを設け、スキャンモードＳＭにより、ノーマ
ルデータＤとスキャンデータＳＤの切り替え、及び、ノ
ーマルクロックＣＫとスキャンクロックＳＣＫを切り替
えを行う。
セル１は、スキャン付きＦ／Ｆ２にスキャン専用のクロ
ックＳＣＫを設け、スキャンモードＳＭにより、ノーマ
ルデータＤとスキャンデータＳＤの切り替え、及び、ノ
ーマルクロックＣＫとスキャンクロックＳＣＫを切り替
えを行う。
【００４５】スキャンクロックＳＣＫに、スキャンクロ
ックからのスキャンデータの遅延時間ｔｄ（図２に示す
ように、スキャンクロックＳＣＫの立ち上がりからスキ
ャンデータが出力されるまでの伝搬遅延時間）に対し
て、ｔｃ＜ｔｄの関係が成り立つ遅延時間ｔｃを有する
小バッファ３を挿入する。本実施例においては、スキャ
ン出力はノーマル出力Ｎｏｕｔと同じであり同一端子か
ら出力される。
ックからのスキャンデータの遅延時間ｔｄ（図２に示す
ように、スキャンクロックＳＣＫの立ち上がりからスキ
ャンデータが出力されるまでの伝搬遅延時間）に対し
て、ｔｃ＜ｔｄの関係が成り立つ遅延時間ｔｃを有する
小バッファ３を挿入する。本実施例においては、スキャ
ン出力はノーマル出力Ｎｏｕｔと同じであり同一端子か
ら出力される。
【００４６】スキャンテスト時に、シフトレジスタを構
成するために、Ｆ／ＦのＡ、Ｂ、Ｃを直列に接続し、
Ａ、Ｂ、ＣのＦ／ＦにはスキャンモードＳＭ、ノーマル
クロックＣＫが共通に接続されている。
成するために、Ｆ／ＦのＡ、Ｂ、Ｃを直列に接続し、
Ａ、Ｂ、ＣのＦ／ＦにはスキャンモードＳＭ、ノーマル
クロックＣＫが共通に接続されている。
【００４７】スキャンクロックＳＣＫは、各Ｆ／Ｆ毎に
小バッファ３が設けられているため、ｔｃずつ遅れる
が、本来スキャンテスト時は、低速動作であるため問題
にならない。
小バッファ３が設けられているため、ｔｃずつ遅れる
が、本来スキャンテスト時は、低速動作であるため問題
にならない。
【００４８】各Ｆ／ＦのＡ、Ｂ、ＣのノーマルデータＤ
は任意の組み合わせ回路から入力され、ノーマル出力Ｎ
ｏｕｔは他の任意の組み合わせ回路に接続される。
は任意の組み合わせ回路から入力され、ノーマル出力Ｎ
ｏｕｔは他の任意の組み合わせ回路に接続される。
【００４９】図２を参照して、本実施例のタイミング動
作を以下に説明する。
作を以下に説明する。
【００５０】スキャンテスト時は、スキャンモード（Ｓ
Ｍ＝“１”）となり、スキャンデータＳＤ、スキャンク
ロックＳＣＫを選択する。
Ｍ＝“１”）となり、スキャンデータＳＤ、スキャンク
ロックＳＣＫを選択する。
【００５１】まず、各Ｆ／ＦのＡ、Ｂ、Ｃのスキャンデ
ータが、それぞれＳＤａ＝ｄ１、ＳＤｂ＝ｄ２、ＳＤｃ
＝ｄ３であるものとする。
ータが、それぞれＳＤａ＝ｄ１、ＳＤｂ＝ｄ２、ＳＤｃ
＝ｄ３であるものとする。
【００５２】スキャンクロックＳＣＫの立ち上がりによ
り、各Ｆ／Ｆに入力されるスキャンクロックは、ｔｃず
つ遅れて立ち上がり、それぞれＳＤａ＝ｄ０、ＳＤｂ＝
ｄ１、ＳＤｃ＝ｄ３となり、１ビットシフト（スキャ
ン）動作する。
り、各Ｆ／Ｆに入力されるスキャンクロックは、ｔｃず
つ遅れて立ち上がり、それぞれＳＤａ＝ｄ０、ＳＤｂ＝
ｄ１、ＳＤｃ＝ｄ３となり、１ビットシフト（スキャ
ン）動作する。
【００５３】ところで、各Ｆ／Ｆのスキャンデータの遅
延時間ｔｄが、ｔｃ＜ｔｄを満さないと、Ｆ／Ｆのホー
ルド時間がなくなり、データのすり抜けを起こし誤動作
することになるが、本実施例では、小バッファ３の遅延
時間ｔｃをスキャンクロックからのスキャンデータの遅
延時間ｔｄよりも小としたことにより各Ｆ／Ｆのホール
ド時間が確保されており、データのすり抜け等の誤動作
は回避される。
延時間ｔｄが、ｔｃ＜ｔｄを満さないと、Ｆ／Ｆのホー
ルド時間がなくなり、データのすり抜けを起こし誤動作
することになるが、本実施例では、小バッファ３の遅延
時間ｔｃをスキャンクロックからのスキャンデータの遅
延時間ｔｄよりも小としたことにより各Ｆ／Ｆのホール
ド時間が確保されており、データのすり抜け等の誤動作
は回避される。
【００５４】
【実施例２】本発明の第２の実施例を図３を用いて説明
する。図３は、本発明の第２の実施例に係るスキャン機
能を有するフリップフロップの構成を示す図である。
する。図３は、本発明の第２の実施例に係るスキャン機
能を有するフリップフロップの構成を示す図である。
【００５５】図２を参照して、スキャン付きＦ／Ｆ専用
セル１１は、スキャン付きＦ／Ｆ１２に、前記第１の実
施例と同様に、スキャン専用のクロックＳＣＫを設け、
スキャンモードＳＭにより、ノーマルデータＤとスキャ
ンデータＳＤの切り替え、及び、ノーマルクロックＣＫ
とスキャンクロックＳＣＫを切り替えを行う。
セル１１は、スキャン付きＦ／Ｆ１２に、前記第１の実
施例と同様に、スキャン専用のクロックＳＣＫを設け、
スキャンモードＳＭにより、ノーマルデータＤとスキャ
ンデータＳＤの切り替え、及び、ノーマルクロックＣＫ
とスキャンクロックＳＣＫを切り替えを行う。
【００５６】スキャンクロックＳＣＫに、スキャンクロ
ックからのスキャンデータの遅延時間ｔｄに対し、ｔｃ
＜ｔｄの関係が成り立つ小バッファ１４を挿入するとと
もにこの条件を確実に満足するようにデータ出力に遅延
素子１３を設け、スキャンクロックからスキャン出力ま
での遅延時間ｔｄを大きくしている。
ックからのスキャンデータの遅延時間ｔｄに対し、ｔｃ
＜ｔｄの関係が成り立つ小バッファ１４を挿入するとと
もにこの条件を確実に満足するようにデータ出力に遅延
素子１３を設け、スキャンクロックからスキャン出力ま
での遅延時間ｔｄを大きくしている。
【００５７】このように、本実施例ではスキャン出力は
遅くなるため、スキャン出力をそのままノーマル出力と
しては使用できず、スキャン出力Ｓｏｕｔをノーマル出
力Ｎｏｕｔとは別にしている。
遅くなるため、スキャン出力をそのままノーマル出力と
しては使用できず、スキャン出力Ｓｏｕｔをノーマル出
力Ｎｏｕｔとは別にしている。
【００５８】すなわち、図３に示すように、スキャン付
きＦ／Ｆ専用セルＡ、Ｂ、Ｃのスキャン出力Ｓｏｕｔは
次段のスキャン付きＦ／Ｆ専用セルのスキャンデータＳ
Ｄｂ、ＳＤｃ等に接続されている。また、スキャン付き
Ｆ／Ｆ専用セルＡ、Ｂ、Ｃのノーマル出力Ｎｏｕｔは前
記第１の実施例とは相違して、次段のスキャン付きＦ／
Ｆ専用セルのスキャンデータに入力されることなく、他
の任意の組み合わせ回路に接続される。
きＦ／Ｆ専用セルＡ、Ｂ、Ｃのスキャン出力Ｓｏｕｔは
次段のスキャン付きＦ／Ｆ専用セルのスキャンデータＳ
Ｄｂ、ＳＤｃ等に接続されている。また、スキャン付き
Ｆ／Ｆ専用セルＡ、Ｂ、Ｃのノーマル出力Ｎｏｕｔは前
記第１の実施例とは相違して、次段のスキャン付きＦ／
Ｆ専用セルのスキャンデータに入力されることなく、他
の任意の組み合わせ回路に接続される。
【００５９】シフトレジスタの構成及びタイミング動作
は前記第１の実施例と同じであり、説明を省略する。
は前記第１の実施例と同じであり、説明を省略する。
【００６０】前記第１及び第２の実施例は、内部回路の
テスト容易化のためのスキャン法として使用する他に、
バウンダリスキャン等のフリップフロップを有する入出
力バッファ回路にも有用である。
テスト容易化のためのスキャン法として使用する他に、
バウンダリスキャン等のフリップフロップを有する入出
力バッファ回路にも有用である。
【００６１】以上本発明を上記各実施例に即して説明し
たが、本発明は上記態様にのみ限定されるものではなく
本発明の原理に準ずる各種態様を含むことは勿論であ
る。
たが、本発明は上記態様にのみ限定されるものではなく
本発明の原理に準ずる各種態様を含むことは勿論であ
る。
【００６２】
【発明の効果】以上説明したように、本発明によれば、
各Ｆ／Ｆのスキャンクロック端子に遅延時間ｔｃをもた
せ、スキャンクロックからのスキャンデータの遅延時間
ｔｄに対し、ｔｃ＜ｔｄの関係が成立するスキャン機能
付き専用セルを通常のセルライブラリに用意することに
より、論理設計者はシフト（スキャン）動作でのデータ
のすり抜けを全く意識する必要がなくなり、設計を容易
化するものである。
各Ｆ／Ｆのスキャンクロック端子に遅延時間ｔｃをもた
せ、スキャンクロックからのスキャンデータの遅延時間
ｔｄに対し、ｔｃ＜ｔｄの関係が成立するスキャン機能
付き専用セルを通常のセルライブラリに用意することに
より、論理設計者はシフト（スキャン）動作でのデータ
のすり抜けを全く意識する必要がなくなり、設計を容易
化するものである。
【００６３】また、本発明によれば、レイアウト的にも
スキャンクロック信号線とスキャンデータ出力線の配線
遅延はほぼ同じと考えてよいため、各Ｆ／Ｆがどこに配
置されてもシフト（スキャン）動作が保証される。
スキャンクロック信号線とスキャンデータ出力線の配線
遅延はほぼ同じと考えてよいため、各Ｆ／Ｆがどこに配
置されてもシフト（スキャン）動作が保証される。
【００６４】さらに本発明によれば、クロックドライバ
の設計に関してもスキャン専用のクロックドライバを設
計する必要がなくなる。
の設計に関してもスキャン専用のクロックドライバを設
計する必要がなくなる。
【００６５】そして、本発明によれば、Ｆ／Ｆのスキャ
ン出力とその出力端子との間に遅延素子を挿入し、スキ
ャンクロックからスキャン出力までの遅延時間ｔｄを更
に大として、ｔｃ＜ｔｄなる関係の成立を確保し、スキ
ャンテスト時において遅延時間は増大するものの、誤動
作を確実に回避している。
ン出力とその出力端子との間に遅延素子を挿入し、スキ
ャンクロックからスキャン出力までの遅延時間ｔｄを更
に大として、ｔｃ＜ｔｄなる関係の成立を確保し、スキ
ャンテスト時において遅延時間は増大するものの、誤動
作を確実に回避している。
【図１】本発明の第１の実施例１に係るスキャンレジス
タの構成を示す図である。
タの構成を示す図である。
【図２】本発明の第１の実施例のタイミング動作を説明
するタイミング図である。
するタイミング図である。
【図３】本発明の第２の実施例１に係るスキャンレジス
タの構成を示す図である。
タの構成を示す図である。
【図４】スキャン法の原理を説明する図である。
【図５】第１の従来例のスキャン回路の構成を示す図で
ある。
ある。
【図６】第１の従来例のタイミング動作を説明するタイ
ミング図である。
ミング図である。
【図７】第２の従来例のスキャン回路の構成を示す図で
ある。
ある。
【図８】第１の従来例のタイミング動作を説明するタイ
ミング図である。
ミング図である。
１ スキャン付きフリップフロップ専用セル ２ スキャン機能付きフリップフロップ専用セル ３ 小バッファ １１ スキャン付きフリップフロップ専用セル １２ スキャン機能付きフリップフロップ専用セル １３ 遅延素子 １４ 小バッファ ４１〜４３ 組み合わせ回路 ４４〜４９ スキャン付きフリップフロップ（スキャン
レジスタ） ５１ スキャンレジスタ ５２ マスタラッチ（マスタ部） ５３ スレーブラッチ（スレーブ部） ７０〜７５ スキャン付きフリップフロップ ７８ａ〜７８ｃ クロックドライバ
レジスタ） ５１ スキャンレジスタ ５２ マスタラッチ（マスタ部） ５３ スレーブラッチ（スレーブ部） ７０〜７５ スキャン付きフリップフロップ ７８ａ〜７８ｃ クロックドライバ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 3/02 Ｚ 19/00 Ｂ Ｈ０１Ｌ 27/04 Ａ
Claims (4)
- 【請求項１】スキャン機能を有するフリップフロップの
スキャンクロック端子に、スキャンクロック入力からス
キャンデータ出力までの遅延時間（ｔｄ）よりも小の遅
延時間（ｔｃ）を有するバッファを付加し、 前記フリップフロップを複数直列に接続しシフトレジス
タを構成するフリップフロップ群を有することを特徴と
する半導体集積回路装置。 - 【請求項２】スキャン機能を有するフリップフロップ
が、通常動作用のノーマルクロックを入力するノーマル
クロック端子と、スキャン動作用のスキャンクロックを
入力するスキャンクロック端子とを備え、 スキャンモードと通常動作モードとの切り替えを制御す
るスキャンモード信号を入力して、ノーマルデータとス
キャンデータの切り替え、及びノーマルクロックとスキ
ャンクロックの切り替えを制御し、 前記スキャンクロック端子に、スキャンクロック入力か
らスキャンデータ出力までの遅延時間（ｔｄ）に対し、
ｔｃ＜ｔｄなる遅延時間（ｔｃ）を有するバッファを挿
入してなるスキャン付きフリップフロップ・セルを含む
半導体集積回路装置。 - 【請求項３】前記フリップフロップのスキャンデータ出
力をノーマル出力とすることを特徴とする請求項２記載
の半導体集積回路装置。 - 【請求項４】前記スキャンデータをノーマル出力とは別
のスキャン出力端子から行ない、前記フリップフロップ
のスキャン出力端子に所定の遅延時間を有する遅延素子
を付加したことを特徴とする請求項２記載の半導体集積
回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7031347A JP2734394B2 (ja) | 1995-01-27 | 1995-01-27 | 半導体集積回路装置 |
| KR1019960001836A KR100206678B1 (ko) | 1995-01-27 | 1996-01-27 | 스캔 경로를 가지는 반도체 장치 |
| US08/591,976 US5719504A (en) | 1995-01-27 | 1996-01-29 | Semiconductor device having a scan path |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7031347A JP2734394B2 (ja) | 1995-01-27 | 1995-01-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08201484A true JPH08201484A (ja) | 1996-08-09 |
| JP2734394B2 JP2734394B2 (ja) | 1998-03-30 |
Family
ID=12328703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7031347A Expired - Lifetime JP2734394B2 (ja) | 1995-01-27 | 1995-01-27 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5719504A (ja) |
| JP (1) | JP2734394B2 (ja) |
| KR (1) | KR100206678B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3039362B2 (ja) * | 1996-03-28 | 2000-05-08 | 日本電気株式会社 | 半導体集積論理回路のテストパターン作成方法 |
| JPH11272353A (ja) * | 1998-03-19 | 1999-10-08 | Toshiba Corp | クロック供給回路及びデータ転送回路 |
| EP1089083A1 (en) * | 1999-09-03 | 2001-04-04 | Sony Corporation | Semiconductor circuits having scan path circuits |
| JP2002083000A (ja) * | 2000-09-06 | 2002-03-22 | Fujitsu Ltd | 論理回路設計方法及び論理回路 |
| US6848067B2 (en) * | 2002-03-27 | 2005-01-25 | Hewlett-Packard Development Company, L.P. | Multi-port scan chain register apparatus and method |
| US7051255B2 (en) * | 2002-12-20 | 2006-05-23 | International Business Machines Corporation | Method and apparatus for reducing power dissipation in latches during scan operation |
| KR101107703B1 (ko) * | 2005-05-26 | 2012-01-25 | 엘지디스플레이 주식회사 | 쉬프트 레지스터 |
| US20070208979A1 (en) * | 2006-01-13 | 2007-09-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Split clock scan flip-flop |
| KR102453710B1 (ko) * | 2018-02-12 | 2022-10-11 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68928837T2 (de) * | 1988-09-07 | 1999-05-12 | Texas Instruments Inc., Dallas, Tex. | Prüf-Puffer/Register |
| JPH0346821A (ja) * | 1989-07-14 | 1991-02-28 | Nec Corp | 半導体集積回路 |
| US5132974A (en) * | 1989-10-24 | 1992-07-21 | Silc Technologies, Inc. | Method and apparatus for designing integrated circuits for testability |
| JP2614345B2 (ja) * | 1990-04-20 | 1997-05-28 | 株式会社東芝 | スキャンフリップフロップ |
| JP2945103B2 (ja) * | 1990-05-15 | 1999-09-06 | 株式会社リコー | テスト用スキャン回路装置 |
| IT1246301B (it) * | 1990-10-22 | 1994-11-17 | St Microelectronics Srl | Dispositivo di analisi operativa di tipo scan path a singolo clock di scansione e singola fase di uscita per circuito integrato. |
| JP3057814B2 (ja) * | 1991-06-26 | 2000-07-04 | 日本電気株式会社 | 半導体集積回路 |
-
1995
- 1995-01-27 JP JP7031347A patent/JP2734394B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-27 KR KR1019960001836A patent/KR100206678B1/ko not_active IP Right Cessation
- 1996-01-29 US US08/591,976 patent/US5719504A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5719504A (en) | 1998-02-17 |
| KR100206678B1 (ko) | 1999-07-01 |
| JP2734394B2 (ja) | 1998-03-30 |
| KR960030412A (ko) | 1996-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5175447A (en) | Multifunctional scan flip-flop | |
| US8352815B2 (en) | Circuit and method operable in functional and diagnostic modes | |
| US8484523B2 (en) | Sequential digital circuitry with test scan | |
| JP2725258B2 (ja) | 集積回路装置 | |
| WO1999031587A1 (en) | Method and apparatus for utilizing mux scan flip-flops to test speed related defects | |
| JPH07167921A (ja) | バウンダリスキャンセル装置とバウンダリスキャンテスト方法 | |
| US20020057108A1 (en) | Semiconductor integrated circuit | |
| EP0289158A2 (en) | Diagnostic apparatus for a data processing system | |
| JP3802377B2 (ja) | フリップフロップ及びスキャンパス回路 | |
| US6853212B2 (en) | Gated scan output flip-flop | |
| JP2734394B2 (ja) | 半導体集積回路装置 | |
| EP1637894B1 (en) | Boundary scan chain routing | |
| JP4512934B2 (ja) | 論理設計された集積回路に対するレイアウト設計及びタイミング調整の方法及び装置並びにこの方法を実行するためのプログラム及びこのプログラムが記録されたコンピュータ読み取り可能な記録媒体 | |
| JPH11142477A (ja) | 半導体集積回路 | |
| JP3363691B2 (ja) | 半導体論理集積回路 | |
| US20090009210A1 (en) | Scan-Testable Logic Circuit | |
| US6578168B1 (en) | Method for operating a boundary scan cell design for high performance I/O cells | |
| JP2002228722A (ja) | バウンダリ・スキャン・レジスタを有する集積回路装置 | |
| KR20000069753A (ko) | 코어 테스트 제어 | |
| JP2003121497A (ja) | 論理回路テスト用スキャンパス回路及びこれを備えた集積回路装置 | |
| EP1302776B1 (en) | Automatic scan-based testing of complex integrated circuits | |
| JP2000046919A (ja) | 集積回路およびテスト方法 | |
| JPH112664A (ja) | バウンダリスキャンレジスタ | |
| US6567944B1 (en) | Boundary scan cell design for high performance I/O cells | |
| JPH10307167A (ja) | 論理集積回路のテスト装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971125 |