KR960030412A

KR960030412A - 스캔 경로를 가지는 반도체 장치

Info

Publication number: KR960030412A
Application number: KR1019960001836A
Authority: KR
Inventors: 시따까 야마다
Original assignee: 가네꼬 히사시; 닛본덴기 가부시끼가이샤
Priority date: 1995-01-27
Filing date: 1996-01-27
Publication date: 1996-08-17
Also published as: JPH08201484A; JP2734394B2; KR100206678B1; US5719504A

Abstract

논리 게이트 결합 회로(C₁~C₂)와 복수의 스캔 레지스터(5-A,5-B,…) 또는 플립플롭을 포함하는 반도체장치에서, 상기 플립플롭을 직렬로 연결하여 스캔 경로를 형성한다. 스캔 클럭 신호(SCK_A,SCK_B,…)는 순차적으로 발생되어 상기 스캔 레지스터로 전송된다. 스캔 클럭 신호 사이의 지연 시간(t_c)는 각 스캔 레지스터의 동작 시간(t_d)보다 작다.

Description

스캔 경로를가지는 반도체 장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제8도는 본 발명의 제1실시예의 스캔 경로를 도시하는 회로도.

Claims

논리 게이트 결합 수단(C₁~C₃) : 논리 게이트 동작 모드에서 상기 논리 게이트 결합 수단의 입력 및 출력에 동작 가능하도록 접속되어 있는 플립플롭(53)을 포함하는 복수의 스캔 레지스터들(5-A,5-B,…); 스캔-인 단자(S_IN); 스캔-아웃 단자(S_out); 스캔 모드에서 상기 스캔-인 단자와 상기 스캔-아웃 단자 사이에 상기 스캔 레지스터들을 서로 직렬로 연결하는 스캔 경로; 및 상기 스캔 모드에서 스캔 클럭 신호(SCK_A,SCK_B,…)을 순차적으로 발생시키고 상기 스캔 클럭 신호를 상기 스캔 레지스터로 각각 전송하는 수단을 포함하고, 스캔 클럭 신호 중 지연 시간(t_c)은 각각의 상기 스캔 레지스터의 동작 시간(t_d)보다 짧은 것을 특징으로 하는 반도체 소자.
제1항에 있어서, 상기 스캔 클럭 신호 발생 수단은 복수의 제1지연 회로(54-1,54-2,…)를 포함하고, 상기 제1지연 회로는 서로 직렬로 연결되어 있으며, 상기 지연 시간을 갖는 각각의 상기 제1지연회로로부터 공통 스캔 클럭 신호(SCK)를 수신하는 것을 특징으로 하는 반도체 소자.
제1항에 있어서, 복수의 제2지연 회로(55-1,55-2,…)를 더 포함하며, 각각의 상기 제2지연 회로는 상기 스캔 레지스터 중 인접한 두 레지스터 사이에 연결되는 것을 특징으로 하는 반도체 소자.
논리 게이트 결합 수단(C₁~C₃) ; 논리 게이트 동작 모드에서 상기 논리 게이트 결합 수단의 입력 및 출력에 동작 가능하도록 접속되어 잇는 플립플롭(53)을 포함하는 복수의 스캔 레지스터들(5-A,5-B,…); 스캔-인 단자(S_IN); 스캔-아웃 단자(S_out); 스캔 모드에서 상기 스캔-인 단자와 상기 스캔-아웃 단자 사이에 상기 스캔 레지스터들을 서로 직렬로 연결하는 스캔 경로; 및 상기 스캔 모드에서 스캔 클럭 신호(SCK_A,SCK_B,…)을 순차적으로 발생시키고 상기 스캔 클럭 신호를 상기 스캔 레지스터로 각각 전송하는, 서로 직렬로 연결된 복수의 제1지연 회로(54-0,54-1,…); 및 각각이 상기 스캔 레지스터 중 인접한 두 레지스터 사이의 연결되어 있는 복수의 제2지연 회로(55-1,55-2,…)를 포함하고, 각각의 상기 제1지연 회로의 지연 시간은 각각의 상기 스캔 레지스터의 동작 시간(t₄)와 각각의 상기 제2지연 회로의 지연 시간 (t_c')의 합보다 짧은 것을 특징으로 하는 반도체 소자.
논리 게이트 결합 수단(C₁~C₃), 스캔-인 단자(S_IN), 스캔-아웃 단자(S_out), 상기 스캔-인 단자와 상기 스캔-아웃 단자 사이에서 직렬로 연결되어 있는 복수의 스캔 레지스터들(5-A,5-B,…), 모드 선택 단자(SEL), 정상 클럭 단자(CK), 그리고 스캔 클럭 입력 단자(SCK)를 포함하는 반도체 소자에 있어서, 각각의 상기 스캔 레지스터는 상기 논리 게이트 결합 수단에 연결된 정상 데이타 입력(NI)와 스캔 데이타 입력(SI)중 하나를 선택하는 제1선택 수단(51); 상기 정상 클럭 단자에 연결된 정상 클럭 입력(CK)와 스캔 클럭 입력(SCK_A,SCK_B,…)중 하나를 선택하는 제2선택 수단(52); 및 상기 제1선택 수단의 출력에 연결된 데이타 입력(D), 상기 제2선택 수단의 출력에 연결된 클럭 입력(C), 그리고 상기 논리 게이트 결합 수단에 연결된 출력(Q)를 구비하는 D형 플립플롭(53)을 포함하고, 상기 제1 및 제2선택수단은 상기 모드 선택 단자에서의 전압에 의하여 제어되고, 상기 스캔 레지스터 중 하나의 D형 상기 플립플롭의 출력을 상기 스캔-인 단자와 상기 스캔-아웃 단자 사이에 상기 스캔 레지스터 중 다른 레지스터의 상기 제1선택 수단의 스캔 데이타 입력에 연결함으로써 스캔 경로가 형성되며, 상기 소자는 상기 스캔 클럭 입력 단자에서의 공통 스캔 클럭 신호를 수신하기 위한, 상기 스캔 클럭 입력 단자에 연결된 일련의 복수의 제1지연 회로(54-1,54-2,…)를 더 포함하고, 각각의 상기 제1지연회로의 지연시간(t_c)는 각각의 상기 스캔 레지스터의 동작시간(t_d)보다 짧으며, 상기 스캔 레지스터의 제1단계(first stage)의 스캔 클럭 입력은 상기 스캔 클럭 입력 단자에 연결되고, 상기 제1단계가 아닌 상기 스캔 레지스터의 후 단계(post stage)의 스캔 클럭 입력은 상기 제1지연 회로에 각각 연결되는 것을 특징으로 하는 반도체 소자.
제5항에 있어서, 복수의 제2지연 회로(55-1,55-2,…)를 더 포함하며, 각각의 상기 제2지연 회로는 상기 경로의 상기 스캔 레지스터 중 인접한 두 레지스터 사이에 연결되는 것을 특징으로 하는 반도체 소자.
논리 게이트 결합 수단(C₁∼C₃), 스캔 입력 단자(S_IN), 스캔 출력 단자(S_OUT), 상기 스캔 입력 단자와 상기 스캔 출력 단자 사이에 직렬로 연결된 복수의 스캔 레지스터(5-A,5-B,…), 모드 선택 단자(SEL), 기준 클럭 단자(CK), 및 스캔 클럭 입력 단자(SCK)를 포함하는 반도체 장치에 있어서, 각각의 상기 스캔 레지스터가 상기 논리 게이트 결합 수단에 연결된 기준 데이타 입력(NI), 및 스캔 데이타 입력(SI) 중에서 한 입력을 선택하기 위한 제1선택 수단(51); 상기 기준 클럭 단자에 연결된 기준 클럭 입력(CK), 및 스캔 클럭 입력(SCK_A,SCK_B,…)중에서 한 입력을 선택하기 위한 제2선택 수단(52); 및 상기 제1선택 수단의 출력에 연결된 데이타 입력(D), 상기 제2선택 수단의 출력에 연결된 클럭 입력(C), 및 상기 논리 게이트 결합 수단에 연결된 출력(Q)을 구비한 D형 플립플롭(53)을 포함하고, 상기 제1 및 제2선택 수단이 상기 모드 선택 단자에 인가된 전압에 의하여 제어되며, 상기 스캔 레지스터 중에서 한 레지스터의 D형 플립플롭의 출력을 상기 스캔 레지스터 중에서 다른 레지스터의 강기 제1선택 수단의 스캔 데이타 입력에 연결함으로써 상기 스캔 입력 단자와 상기 스캔 출력 단자 사이에 스캔 경로가 형성되고, 상기 반도체 장치가 상기 스캔 클럭 입력 단자에서 공통 스캔 클럭 신호를 수신하기 위하여 상기 스캔 클럭 입력 단자에 연결된 일련의 복수의 제1지연 회로(54-1,54-2,…); 및 상기 스캔 경로에서 상기 스캔 레지스터 중의 인접한 두 개의 스캔 레지스터 사이에 각각 연결된 복수의 제2지연 회로(55-1,55-2,…)를 더 포함하고, 상기 제1지연 회로에서 제1단(first stage)의 상기 스캔 레지스터의 스캔 클럭 입력이 상기 스캔 클럭 입력 단자에 연결되어 있고, 상기 제1단 스캔 레지스터를 제외한 이후 단(post stage)의 스캔 레지스터의 스캔 클럭 입력이 상기 제1지연 회로에 각각 연결되며, 각각의 상기 제1지연 회로의 지연 시간(t_C)이 각각의 상기 스캔 레지스터의 동작 시간(t_d)과 각각의 제2지연 회로의 지연 시간(t_c')의 합보다 작은 것을 특징으로 하는 반도체 장치.
논리 게이트 결합 수단(C₁~C₃), 스캔 입력 단자(S_IN), 스캔 출력 단자(S_out), 상기 스캔 입력 단자와 상기 스캔 출력 단자 사이에 직렬로 연결된 있는 복수의 스캔 레지스터들(5-A,5-B,…), 모드 선택 단자(SEL), 기준 클럭 단자(CK), 및 스캔 클럭 입력 단자(SCK)를 포함하는 반도체 장치에 있어서, 각각의 상기 스캔 레지스터가 상기 논리 게이트 결합 수단에 연결된 정상 데이타 입력(NI), 및 스캔 데이타 입력(SI)중에서 한 입력을 선택하기 위한 제1선택 수단(51); 상기 정상 클럭 단자에 연결된 기준 클럭 입력(CK), 및 스캔 클럭 입력(SCK_A,SCK_B,…)중에서 한 입력을 선택하기 위한 제2선택 수단(52); 및 상기 제1선택 수단의 출력에 연결된 데이타 입력(D), 상기 제2선택 수단의 출력에 연결된 클럭 입력(C), 그리고 상기 논리 게이트 결합 수단에 연결된 출력(Q)를 구비하는 D형 플립플롭(53)을 포함하고, 상기 제1 및 제2선택 수단은 상기 모드 선택 단자에서의 인가된 전압에 의하여 제어되며, 상기 스캔 레지스터 중에서 한 레지스터의 D형 플립플롭의 출력을 상기 스캔 레지스터 중에서 다른 레지스터의 상기 제1선택 수단의 스캔 데이타 입력에 연결함으로써 상기 스캔 입력 단자와 상기 스캔 출력 단자 사이에 스캔 경로가 형성되고, 상기 반도체 장치가 상기 스캔 클럭 입력 단자에서 공통 스캔 클럭 신호를 수신하기 위하여 상기 스캔 클럭 입력 단자에 연결된 일련의 복수의 제1지연회로(54-1,54-2,…)를 더 포함하고, 각각의 상기 제1지연 회로의 지연 시간(t_c)이 각각의 상기 스캔 레지스터의 동작 시간(t_d)보다 작고, 상기 스캔 레지스터의 스캔 클럭 입력이 상기 제1지연 회로에 각각 연결되어 있는 것을 특징으로 하는 반도체 장치.
제5항에 있어서 상기 스캔 경로에서 상기 스캔 레지스터 중의 인접한 두 개의 스캔 레지스터 사이에 각각 연결된 복수의 제2지연 회로(55-1,55-2,…)를 더 포함하는 것을 특징으로 하는 반도체 장치.
논리 게이트 결합 수단(C₁~C₃), 스캔 입력 단자(S_IN), 스캔 출력 단자(S_out), 상기 스캔 입력 단자와 상기 스캔 출력 단자 사이에서 직렬로 연결되어 있는 복수의 스캔 레지스터들(5-A,5-B,…), 모드 선택 단자(SEL), 기준 클럭 단자(CK), 그리고 스캔 클럭 입력 단자(SCK)를 포함하는 반도체 소자에 있어서, 각각의 상기 스캔 레지스터는 상기 논리 게이트 결합 수단에 연결된 기준 데이타 입력(NI), 및 스캔 데이타 입력(SI)중에서 한 입력을 선택하기 위한 제1선택 수단(51); 상기 기준 클럭 단자에 연결된 기준 클럭 입력(CK), 및 스캔 클럭 입력(SCK_A,SCK_B,…)중에서 한 입력을 선택하기 위한 제2선택 수단(52); 및 상기 제1선택 수단의 출력에 연결된 데이타 입력(D), 상기 제2선택 수단의 출력에 연결된 클럭 입력(C), 그리고 상기 논리 게이트 결합 수단에 연결된 출력(Q)를 구비하는 D형 플립플롭(53)을 포함하고, 상기 제1 및 제2선택 수단이 상기 모드 선택 단자에 인가된 전압에 의하여 제어되며, 상기 스캔 레지스터 중에서 한 레지스터의 D형 플립플롭의 출력을 상기 스캔 레지스터 중에서 다른 레지스터의 상기 제1선택 수단의 스캔 데이타 입력에 연결함으로써 상기 스캔 입력 단자와 상기 스캔 출력 단자 사이에 스캔 경로가 형성되고, 상기 반도체 장치가 상기 스캔 클럭 입력 단자에서 공통 스캔 클럭 신호를 수신하기 위하여 상기 스캔 클럭 입력 단자에 연결된 일련의 복수의 제1지연 회로(54-1,54-2,…); 및 상기 스캔 경로에서 상기 스캔 레지스터 중의 인접한 두 개의 스캔 레지스터 사이에 각각 연결된 복수의 제2지연 회로(55-1,55-2,…)를 더 포함하고, 상기 스캔 레지스터의 스캔 클럭 입력이 상기 제1지연 회로에 각각 연결되며, 각각의 상기 제1지연회로의 지연 시간(t)이 각각의 상기 스캔 레지스터의 동작 시간(t)보다 작고, 상기 스캔 레지스터의 스캔 클럭 입력이 상기 제1지연 회로에 각각 연결되어 있는 것을 특징으로 하는 반도체 장치.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.