JP2002083000A - 論理回路設計方法及び論理回路 - Google Patents
論理回路設計方法及び論理回路Info
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Abstract
(57)【要約】
【課題】スキャンパスを構成するスキャンＦＦ間に発生
するクロックスキューを調整するための論理回路設計方
法を提供する。 【解決手段】論理回路に含まれる複数のフリップフロッ
プをクロックソースでグループ分けする。スキャンパス
によって接続するあるグループに属するスキャンフリッ
プフロップと、別のグループに属するスキャンフリップ
フロップとの間に比較的大きなクロックスキューが発生
するので、各グループの最後段のスキャンフリップフロ
ップに、遅延回路を含むスキャンフリップフロップを適
用する。これにより、比較的大きいクロックスキュー
を、バッファを挿入するより少ないベーシックセル数の
使用で調整することができる。また、クロックスキュー
の比較的小さい部分については、バッファを挿入するこ
とによりクロックスキューが調整される。このように、
クロックスキューの大きさに応じて、遅延回路を含むス
キャンフリップフロップと、バッファとが使い分けられ
る。
するクロックスキューを調整するための論理回路設計方
法を提供する。 【解決手段】論理回路に含まれる複数のフリップフロッ
プをクロックソースでグループ分けする。スキャンパス
によって接続するあるグループに属するスキャンフリッ
プフロップと、別のグループに属するスキャンフリップ
フロップとの間に比較的大きなクロックスキューが発生
するので、各グループの最後段のスキャンフリップフロ
ップに、遅延回路を含むスキャンフリップフロップを適
用する。これにより、比較的大きいクロックスキュー
を、バッファを挿入するより少ないベーシックセル数の
使用で調整することができる。また、クロックスキュー
の比較的小さい部分については、バッファを挿入するこ
とによりクロックスキューが調整される。このように、
クロックスキューの大きさに応じて、遅延回路を含むス
キャンフリップフロップと、バッファとが使い分けられ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のスキャンフ
リップフロップ回路を含む論理回路及びそれを設計する
論理回路設計方法に関し、特に、スキャンパスのクロッ
クスキューを調整するための論理回路設計方法に関す
る。
リップフロップ回路を含む論理回路及びそれを設計する
論理回路設計方法に関し、特に、スキャンパスのクロッ
クスキューを調整するための論理回路設計方法に関す
る。
【０００２】
【従来の技術】論理回路の設計において、論理回路に含
まれる複数のフリップフロップを縦列に接続したスキャ
ンパスを構成し、論理回路の動作を検証するスキャンパ
ステストが従来より行われている（スキャンパスを構成
する各フリップフロップをスキャンフリップフロップと
称し、以下スキャンＦＦと記述する）。スキャンＦＦ
は、スキャンパス用のスキャン端子（スキャン入力端子
（ＳＩ）とスキャン出力端子（ＳＯ））を有し、各スキ
ャンＦＦのスキャン出力端子（ＳＯ）が次段のスキャン
ＦＦのスキャン入力端子（ＳＩ）と接続することによ
り、スキャンパスが構成される。
まれる複数のフリップフロップを縦列に接続したスキャ
ンパスを構成し、論理回路の動作を検証するスキャンパ
ステストが従来より行われている（スキャンパスを構成
する各フリップフロップをスキャンフリップフロップと
称し、以下スキャンＦＦと記述する）。スキャンＦＦ
は、スキャンパス用のスキャン端子（スキャン入力端子
（ＳＩ）とスキャン出力端子（ＳＯ））を有し、各スキ
ャンＦＦのスキャン出力端子（ＳＯ）が次段のスキャン
ＦＦのスキャン入力端子（ＳＩ）と接続することによ
り、スキャンパスが構成される。
【０００３】このとき、論理回路が異なる複数のクロッ
クソースを有し、互いに異なるクロックソースで動作す
るスキャンＦＦが接続されると、クロックスキューが生
じ、スキャンＦＦのホールドタイムが満たされない場合
がある。
クソースを有し、互いに異なるクロックソースで動作す
るスキャンＦＦが接続されると、クロックスキューが生
じ、スキャンＦＦのホールドタイムが満たされない場合
がある。
【０００４】さらに、スキャンパスでは、スキャンＦＦ
間に組み合わせ回路が存在しないため、データの伝搬速
度が速く、同一クロックソースで動作するスキャンＦＦ
間でも、ホールドタイムが満たされない場合がある。但
し、同一クロックソースに基づくクロックスキューは、
一般的に、異なるクロックソースに基づくクロックスキ
ューより比較的小さい。
間に組み合わせ回路が存在しないため、データの伝搬速
度が速く、同一クロックソースで動作するスキャンＦＦ
間でも、ホールドタイムが満たされない場合がある。但
し、同一クロックソースに基づくクロックスキューは、
一般的に、異なるクロックソースに基づくクロックスキ
ューより比較的小さい。
【０００５】図８は、スキャンパスにおけるクロックス
キューを説明する図である。図８（ａ）において、スキ
ャンＦＦ１、スキャンＦＦ３はクロックＣＫ１、スキャ
ンＦＦ２はクロックＣＫ２により動作する。図８（ｂ）
において、クロックＣＫ１とクロックＣＫ２にスキュー
がない場合、スキャンＦＦ２のスキャン入力端子ＳＩに
入力されるデータ１は、スキャンＦＦ２のホールドタイ
ム（期間Ａ）を満たす。一方、クロックＣＫ２とクロッ
クＣＫ１との間にスキューがあると、スキャンＦＦ２の
スキャン入力端子（ＳＩ）に入力される信号は、スキャ
ンＦＦ２のホールドタイム（期間Ｂ）を満たさない。
キューを説明する図である。図８（ａ）において、スキ
ャンＦＦ１、スキャンＦＦ３はクロックＣＫ１、スキャ
ンＦＦ２はクロックＣＫ２により動作する。図８（ｂ）
において、クロックＣＫ１とクロックＣＫ２にスキュー
がない場合、スキャンＦＦ２のスキャン入力端子ＳＩに
入力されるデータ１は、スキャンＦＦ２のホールドタイ
ム（期間Ａ）を満たす。一方、クロックＣＫ２とクロッ
クＣＫ１との間にスキューがあると、スキャンＦＦ２の
スキャン入力端子（ＳＩ）に入力される信号は、スキャ
ンＦＦ２のホールドタイム（期間Ｂ）を満たさない。
【０００６】このようなクロックスキューは、従来、次
のような手法により調整されている。（１）クロックス
キューが生じるスキャンＦＦ間にバッファのような遅延
素子を挿入する。 （２）スキャンパスを構成するスキャンＦＦを全て遅延
回路を含むスキャンＦＦにする。
のような手法により調整されている。（１）クロックス
キューが生じるスキャンＦＦ間にバッファのような遅延
素子を挿入する。 （２）スキャンパスを構成するスキャンＦＦを全て遅延
回路を含むスキャンＦＦにする。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
手法には、次のような問題点がある。即ち、上記（１）
遅延素子を挿入する場合、異なるクロックソースに基づ
くクロックスキューのような比較的大きいクロックスキ
ューを調整するためには、ベーシックセル数（論理回路
の規模を示す単位）を比較的多く使用するバッファが必
要となる。クロックスキューの調整のためだけに使用さ
れ、論理回路の動作に無関係な論理素子に、多くのベー
シックセルを割り当てることは、論理回路の集積化の妨
げとなり、好ましくない。
手法には、次のような問題点がある。即ち、上記（１）
遅延素子を挿入する場合、異なるクロックソースに基づ
くクロックスキューのような比較的大きいクロックスキ
ューを調整するためには、ベーシックセル数（論理回路
の規模を示す単位）を比較的多く使用するバッファが必
要となる。クロックスキューの調整のためだけに使用さ
れ、論理回路の動作に無関係な論理素子に、多くのベー
シックセルを割り当てることは、論理回路の集積化の妨
げとなり、好ましくない。
【０００８】例えば、クロック周期が８ｎｓにおいて、
その半周期４ｎｓ（４０００ｐｓ）の遅延を発生させる
ためには、約２０個のベーシックセル（以下、ＢＣとい
う）を使用するバッファをスキャンＦＦ間に挿入する必
要がある。
その半周期４ｎｓ（４０００ｐｓ）の遅延を発生させる
ためには、約２０個のベーシックセル（以下、ＢＣとい
う）を使用するバッファをスキャンＦＦ間に挿入する必
要がある。
【０００９】ところが、このとき、バッファに代わっ
て、半周期の遅延を発生させる遅延回路を含むスキャン
ＦＦを利用すれば、より少ないベーシックセル数の使用
によりクロックスキューを調整することができる。具体
的には、２つのスキャンＦＦ間でクロックスキューが発
生する場合、その前段のスキャンＦＦを、遅延回路を含
むスキャンＦＦに変更する。例えば、遅延回路を内蔵し
ない通常のスキャンＦＦのベーシックセル数が例えば８
ＢＣであり、遅延回路を含むスキャンＦＦのベーシック
セル数が例えば１０ＢＣである場合、２ＢＣの追加使用
によりクロックスキューが調整される。
て、半周期の遅延を発生させる遅延回路を含むスキャン
ＦＦを利用すれば、より少ないベーシックセル数の使用
によりクロックスキューを調整することができる。具体
的には、２つのスキャンＦＦ間でクロックスキューが発
生する場合、その前段のスキャンＦＦを、遅延回路を含
むスキャンＦＦに変更する。例えば、遅延回路を内蔵し
ない通常のスキャンＦＦのベーシックセル数が例えば８
ＢＣであり、遅延回路を含むスキャンＦＦのベーシック
セル数が例えば１０ＢＣである場合、２ＢＣの追加使用
によりクロックスキューが調整される。
【００１０】一方、上記（２）スキャンパスを構成する
スキャンＦＦを全て遅延回路を含むスキャンＦＦに変更
する場合、２つのスキャンＦＦ間のクロックスキューが
比較的小さく、遅延回路を含むスキャンＦＦに変更する
場合より、より小さなベーシックセルのバッファの挿入
で調整できる場合がある。例えば６ＢＣの通常スキャン
ＦＦを例えば１０ＢＣの遅延回路を含むスキャンＦＦに
変更する場合より、例えば１ＢＣのバッファを挿入する
場合の方が、より少ないベーシックセルの使用によりク
ロックスキューを調整できる。特に、スキャンパスを構
成するスキャンＦＦ間のクロックスキューの多くは、比
較的小さいスキューであるので、クロックスキューを調
整するために、全てのスキャンＦＦを遅延回路を含むス
キャンＦＦに変更することは非効率的である。
スキャンＦＦを全て遅延回路を含むスキャンＦＦに変更
する場合、２つのスキャンＦＦ間のクロックスキューが
比較的小さく、遅延回路を含むスキャンＦＦに変更する
場合より、より小さなベーシックセルのバッファの挿入
で調整できる場合がある。例えば６ＢＣの通常スキャン
ＦＦを例えば１０ＢＣの遅延回路を含むスキャンＦＦに
変更する場合より、例えば１ＢＣのバッファを挿入する
場合の方が、より少ないベーシックセルの使用によりク
ロックスキューを調整できる。特に、スキャンパスを構
成するスキャンＦＦ間のクロックスキューの多くは、比
較的小さいスキューであるので、クロックスキューを調
整するために、全てのスキャンＦＦを遅延回路を含むス
キャンＦＦに変更することは非効率的である。
【００１１】このように、比較的大きいクロックスキュ
ーを調整するには、遅延回路を含むスキャンＦＦを利用
することが好ましく、比較的小さいクロックスキューを
調整するには、バッファを挿入することが好ましい。こ
のようにすることでクロックスキューを調整するのに使
用するベーシックセル数を最小化することができる。
ーを調整するには、遅延回路を含むスキャンＦＦを利用
することが好ましく、比較的小さいクロックスキューを
調整するには、バッファを挿入することが好ましい。こ
のようにすることでクロックスキューを調整するのに使
用するベーシックセル数を最小化することができる。
【００１２】しかしながら、従来においては、上述のよ
うにクロックスキューの大きさに応じて、バッファと、
遅延回路を含むスキャンＦＦとを使い分けることはして
いなかった。
うにクロックスキューの大きさに応じて、バッファと、
遅延回路を含むスキャンＦＦとを使い分けることはして
いなかった。
【００１３】そこで、本発明の目的は、スキャンパスを
構成するスキャンＦＦ間に発生するクロックスキューの
大きさを判別し、その大きさに応じて最適なクロックス
キュー調整手段を適用する論理回路設計方法を提供する
ことにある。
構成するスキャンＦＦ間に発生するクロックスキューの
大きさを判別し、その大きさに応じて最適なクロックス
キュー調整手段を適用する論理回路設計方法を提供する
ことにある。
【００１４】また、本発明の目的は、できるだけ少ない
ベーシックセルの使用でスキャンパスのクロックスキュ
ーが調整された論理回路を提供することにある。
ベーシックセルの使用でスキャンパスのクロックスキュ
ーが調整された論理回路を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、論理回路に含まれる複数のフリップフ
ロップをクロックソースでグループ分けすることによ
り、クロックスキューの比較的大きい部分を判別する。
即ち、スキャンパスによって接続するあるグループに属
するスキャンフリップフロップと、別のグループに属す
るスキャンフリップフロップとの間に比較的大きなクロ
ックスキューが発生する。具体的には、各グループの最
後段のスキャンフリップフロップが、別のグループに属
するスキャンフリップフロップと接続するので、各グル
ープの最後段のスキャンフリップフロップに、遅延回路
を含むスキャンフリップフロップを適用することによ
り、比較的大きいクロックスキューを、バッファを挿入
するより少ないベーシックセル数の使用で調整すること
ができる。また、クロックスキューの比較的小さい部分
については、バッファを挿入することによりクロックス
キューが調整される。このように、クロックスキューの
大きさに応じて、遅延回路を含むスキャンフリップフロ
ップと、バッファとを使い分けることにより、全てのス
キャンＦＦを、遅延回路を含むスキャンフリップフロッ
プにする場合や、全てのクロックスキューをバッファ挿
入で調整する場合と比較して、クロックスキューを調整
するために使用されるベーシックセル数を少なくするこ
とができ、論理回路の集積度を高めることができる。
に、本発明では、論理回路に含まれる複数のフリップフ
ロップをクロックソースでグループ分けすることによ
り、クロックスキューの比較的大きい部分を判別する。
即ち、スキャンパスによって接続するあるグループに属
するスキャンフリップフロップと、別のグループに属す
るスキャンフリップフロップとの間に比較的大きなクロ
ックスキューが発生する。具体的には、各グループの最
後段のスキャンフリップフロップが、別のグループに属
するスキャンフリップフロップと接続するので、各グル
ープの最後段のスキャンフリップフロップに、遅延回路
を含むスキャンフリップフロップを適用することによ
り、比較的大きいクロックスキューを、バッファを挿入
するより少ないベーシックセル数の使用で調整すること
ができる。また、クロックスキューの比較的小さい部分
については、バッファを挿入することによりクロックス
キューが調整される。このように、クロックスキューの
大きさに応じて、遅延回路を含むスキャンフリップフロ
ップと、バッファとを使い分けることにより、全てのス
キャンＦＦを、遅延回路を含むスキャンフリップフロッ
プにする場合や、全てのクロックスキューをバッファ挿
入で調整する場合と比較して、クロックスキューを調整
するために使用されるベーシックセル数を少なくするこ
とができ、論理回路の集積度を高めることができる。
【００１６】好ましくは、上記目的を達成するための本
発明の論理回路設計方法は、複数のフリップフロップを
有する論理回路を設計する論理回路設計方法において、
前記複数のフリップフロップを、少なくとも、第一のク
ロックに基づいて動作するフリップフロップのグループ
と、第二のクロックに基づいて動作するフリップフロッ
プのグループにグループ分けし、前記複数のフリップフ
ロップをそれぞれスキャンフリップフロップにして、各
スキャンフリップフロップに設けられるスキャン端子を
順に縦列接続することよりスキャンパスを構成し、第一
のクロックで動作するスキャンフリップフロップであっ
て、且つスキャンパス上で第二のクロックで動作するス
キャンフリップフロップと接続するスキャンフリップフ
ロップに、そのスキャン端子出力を遅延させる遅延回路
を含むスキャンフリップフロップを適用することを特徴
とする。
発明の論理回路設計方法は、複数のフリップフロップを
有する論理回路を設計する論理回路設計方法において、
前記複数のフリップフロップを、少なくとも、第一のク
ロックに基づいて動作するフリップフロップのグループ
と、第二のクロックに基づいて動作するフリップフロッ
プのグループにグループ分けし、前記複数のフリップフ
ロップをそれぞれスキャンフリップフロップにして、各
スキャンフリップフロップに設けられるスキャン端子を
順に縦列接続することよりスキャンパスを構成し、第一
のクロックで動作するスキャンフリップフロップであっ
て、且つスキャンパス上で第二のクロックで動作するス
キャンフリップフロップと接続するスキャンフリップフ
ロップに、そのスキャン端子出力を遅延させる遅延回路
を含むスキャンフリップフロップを適用することを特徴
とする。
【００１７】比較的大きいクロックスキューを調整する
ために、好ましくは、上記遅延回路を含むスキャンフリ
ップフロップは、少なくともクロック周期の半周期の遅
延を有する。
ために、好ましくは、上記遅延回路を含むスキャンフリ
ップフロップは、少なくともクロック周期の半周期の遅
延を有する。
【００１８】グループ分けは、例えば、次のようにして
行われる。即ち、論理回路の少なくとも一つの出力端子
から論理回路のクロックラインをバックトレースし、出
力端子から所定の論理素子又は論理回路の入力端子に到
達するまでのクロックラインに接続するフリップフロッ
プを、一つのグループとしてグループ分けされる。ま
た、所定の論理素子に到達した場合、さらに当該論理素
子から論理回路のクロックラインをバックトレースし、
当該論理素子から別の論理素子又は入力端子に到達する
までのクロックラインに接続するフリップフロップを、
さらに一つのグループとしてグループ分けされる。な
お、所定の論理素子は、例えば、多入力回路、分周回路
又は反転回路である。
行われる。即ち、論理回路の少なくとも一つの出力端子
から論理回路のクロックラインをバックトレースし、出
力端子から所定の論理素子又は論理回路の入力端子に到
達するまでのクロックラインに接続するフリップフロッ
プを、一つのグループとしてグループ分けされる。ま
た、所定の論理素子に到達した場合、さらに当該論理素
子から論理回路のクロックラインをバックトレースし、
当該論理素子から別の論理素子又は入力端子に到達する
までのクロックラインに接続するフリップフロップを、
さらに一つのグループとしてグループ分けされる。な
お、所定の論理素子は、例えば、多入力回路、分周回路
又は反転回路である。
【００１９】さらに好ましくは、スキャンフリップフロ
ップ配置後のリオーダー処理として、グループ内のリオ
ーダー処理とグループ間のリオーダー処理の２段階の処
理が行われる。グループ内のリオーダー処理は、各グル
ープの最終段のスキャンフリップフロップを、遅延回路
を含むスキャンフリップフロップにしたままで、各グル
ープ内のスキャンパスが最短になるように、各グループ
内の複数のスキャンフリップフロップの接続順序を求
め、当該順序で各グループ内の複数のスキャンフリップ
フロップを再接続する。また、グループ間のリオーダー
処理は、各グループ間のスキャンパスが最短になるよう
に、各グループの接続順序を求め、当該順序に従って、
各グループの最後段のスキャンフリップフロップと、そ
の次のグループの第一段目のスキャンフリップフロップ
とを再接続する。
ップ配置後のリオーダー処理として、グループ内のリオ
ーダー処理とグループ間のリオーダー処理の２段階の処
理が行われる。グループ内のリオーダー処理は、各グル
ープの最終段のスキャンフリップフロップを、遅延回路
を含むスキャンフリップフロップにしたままで、各グル
ープ内のスキャンパスが最短になるように、各グループ
内の複数のスキャンフリップフロップの接続順序を求
め、当該順序で各グループ内の複数のスキャンフリップ
フロップを再接続する。また、グループ間のリオーダー
処理は、各グループ間のスキャンパスが最短になるよう
に、各グループの接続順序を求め、当該順序に従って、
各グループの最後段のスキャンフリップフロップと、そ
の次のグループの第一段目のスキャンフリップフロップ
とを再接続する。
【００２０】これにより、別のグループのスキャンフリ
ップフロップと接続する各グループの最後段のスキャン
フリップフロップを、遅延回路を含むスキャンフリップ
フロップにしたままで、スキャンフリップフロップの実
際の配置を考慮したスキャンパスを構成することができ
る。
ップフロップと接続する各グループの最後段のスキャン
フリップフロップを、遅延回路を含むスキャンフリップ
フロップにしたままで、スキャンフリップフロップの実
際の配置を考慮したスキャンパスを構成することができ
る。
【００２１】また、上記目的を達成するための本発明の
論理回路は、スキャンパスを構成する複数のスキャンフ
リップフロップを有する論理回路において、複数のスキ
ャンフリップフロップは、少なくとも第一のクロックで
動作するスキャンフリップフロップと、第二のクロック
で動作するスキャンフリップフロップとを含み、第一の
クロックで動作するスキャンフリップフロップであっ
て、且つスキャンパス上で第二のクロックで動作するス
キャンフリップフロップと接続するスキャンフリップフ
ロップは、そのスキャン端子出力を遅延させる遅延回路
を含むスキャンフリップフロップであることを特徴とす
る。
論理回路は、スキャンパスを構成する複数のスキャンフ
リップフロップを有する論理回路において、複数のスキ
ャンフリップフロップは、少なくとも第一のクロックで
動作するスキャンフリップフロップと、第二のクロック
で動作するスキャンフリップフロップとを含み、第一の
クロックで動作するスキャンフリップフロップであっ
て、且つスキャンパス上で第二のクロックで動作するス
キャンフリップフロップと接続するスキャンフリップフ
ロップは、そのスキャン端子出力を遅延させる遅延回路
を含むスキャンフリップフロップであることを特徴とす
る。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。しかしながら、本発明の技術的範囲が、本
実施の形態に限定されるものではない。
て説明する。しかしながら、本発明の技術的範囲が、本
実施の形態に限定されるものではない。
【００２３】本発明の実施の形態では、異なる複数のク
ロックソースを有する論理回路において、その論理回路
を構成する複数のフリップフロップを、同一クロックソ
ース毎にグループ分けする。そして、複数のフリップフ
ロップをスキャンフリップフロップにした後、同一グル
ープ内の最後段のスキャンフリップフロップを遅延回路
を含むスキャンフリップフロップに変更する。また、同
一グループ内におけるスキャンフリップフロップ間に
は、所定の遅延時間を有するバッファを挿入する。
ロックソースを有する論理回路において、その論理回路
を構成する複数のフリップフロップを、同一クロックソ
ース毎にグループ分けする。そして、複数のフリップフ
ロップをスキャンフリップフロップにした後、同一グル
ープ内の最後段のスキャンフリップフロップを遅延回路
を含むスキャンフリップフロップに変更する。また、同
一グループ内におけるスキャンフリップフロップ間に
は、所定の遅延時間を有するバッファを挿入する。
【００２４】図１は、本発明の実施の形態における論理
回路設計方法のフローチャートである。このフローチャ
ートは、例えば、コンピュータ装置である論理回路設計
装置によって実行される。論理回路設計装置は、以下の
フローチャートに従うコンピュータプログラムを実行す
ることより、このフローチャートを実行する。
回路設計方法のフローチャートである。このフローチャ
ートは、例えば、コンピュータ装置である論理回路設計
装置によって実行される。論理回路設計装置は、以下の
フローチャートに従うコンピュータプログラムを実行す
ることより、このフローチャートを実行する。
【００２５】まず、論理回路を構成する複数の論理素子
（フリップフロップを含む）及び各論理素子の接続関係
の情報を記述したネットリストから、フリップフロップ
（以下、ＦＦという）を抽出する（ＳＴ１）。
（フリップフロップを含む）及び各論理素子の接続関係
の情報を記述したネットリストから、フリップフロップ
（以下、ＦＦという）を抽出する（ＳＴ１）。
【００２６】論理回路の少なくとも１つの出力端子から
入力端子方向に、抽出されたＦＦのクロックラインをバ
ックトレースする（ＳＴ２）。バックトレースにより、
クロックライン上にある所定の論理素子に到達すると
（ＳＴ３）、そこまでのクロックラインに接続するＦＦ
を一つのグループとしてグループ分けする（ＳＴ４）。
入力端子方向に、抽出されたＦＦのクロックラインをバ
ックトレースする（ＳＴ２）。バックトレースにより、
クロックライン上にある所定の論理素子に到達すると
（ＳＴ３）、そこまでのクロックラインに接続するＦＦ
を一つのグループとしてグループ分けする（ＳＴ４）。
【００２７】図２は、グループ分けの例を説明する図で
ある。図２（ａ）において、最後段のＦＦ−Ｃのクロッ
クラインからバックトレースすると、インバータＩＮＶ
（反転回路）に到達する。インバータＩＮＶによりクロ
ックの位相が反転するので、インバータＩＮＶから出力
する逆相クロックで動作するＦＦと、正相クロックで動
作するＦＦのクロックソースは、異なるクロックソース
とみなすことができる。従って、論理素子インバータに
到達するまでのクロックラインに接続するＦＦ−Ｃ、Ｆ
Ｆ−Ｂ、ＦＦ−Ａが一つのグループ（グループＸ）とし
てグループ分けされる。
ある。図２（ａ）において、最後段のＦＦ−Ｃのクロッ
クラインからバックトレースすると、インバータＩＮＶ
（反転回路）に到達する。インバータＩＮＶによりクロ
ックの位相が反転するので、インバータＩＮＶから出力
する逆相クロックで動作するＦＦと、正相クロックで動
作するＦＦのクロックソースは、異なるクロックソース
とみなすことができる。従って、論理素子インバータに
到達するまでのクロックラインに接続するＦＦ−Ｃ、Ｆ
Ｆ−Ｂ、ＦＦ−Ａが一つのグループ（グループＸ）とし
てグループ分けされる。
【００２８】一方、別の最後段のＦＦ−Ｆのクロックラ
インからのバックトレースでは、クロックの外部入力端
子に到達する。従って、外部入力端子に到達するまでク
ロックラインに接続するＦＦ−Ｆ、ＦＦ−Ｅ、ＦＦ−Ｄ
が一つのグループ（グループＹ）としてグループ分けさ
れる。このようにして、異なるクロックソースで動作す
るＦＦ、この場合、逆相クロックで動作するＦＦ−Ａ、
Ｂ、Ｃと、正相クロックで動作するＦＦ−Ｄ、Ｅ、Ｆと
をグループ分けすることができる。
インからのバックトレースでは、クロックの外部入力端
子に到達する。従って、外部入力端子に到達するまでク
ロックラインに接続するＦＦ−Ｆ、ＦＦ−Ｅ、ＦＦ−Ｄ
が一つのグループ（グループＹ）としてグループ分けさ
れる。このようにして、異なるクロックソースで動作す
るＦＦ、この場合、逆相クロックで動作するＦＦ−Ａ、
Ｂ、Ｃと、正相クロックで動作するＦＦ−Ｄ、Ｅ、Ｆと
をグループ分けすることができる。
【００２９】図２（ｂ）は、クロックラインに分周用Ｆ
Ｆ（分周回路）がある場合の図である。分周前のクロッ
クで動作するＦＦ−Ｄ、Ｅ、Ｆのクロックソースと、分
周クロックで動作するＦＦ−Ａ、Ｂ、Ｃのクロックソー
スは異なるクロックソースとみなすことができる。上記
同様に、ＦＦ−Ｃからバックトレースすると、分周用Ｆ
Ｆに到達し、それに到達するまでのクロックラインに接
続するＦＦ−Ａ、Ｂ、Ｃを一つのグループ（グループ
Ｘ）としてグループ分けすることができる。また、ＦＦ
−Ｆからバックトレースすると、上記同様に、クロック
外部端子に到達するまでのクロックラインに接続するＦ
Ｆ−Ｄ、Ｅ、Ｆを一つのグループ（グループＹ）として
グループ分けできる。分周回路として、分周用ＦＦに代
わって、ＰＬＬ回路など他の回路が適用されてもよい。
Ｆ（分周回路）がある場合の図である。分周前のクロッ
クで動作するＦＦ−Ｄ、Ｅ、Ｆのクロックソースと、分
周クロックで動作するＦＦ−Ａ、Ｂ、Ｃのクロックソー
スは異なるクロックソースとみなすことができる。上記
同様に、ＦＦ−Ｃからバックトレースすると、分周用Ｆ
Ｆに到達し、それに到達するまでのクロックラインに接
続するＦＦ−Ａ、Ｂ、Ｃを一つのグループ（グループ
Ｘ）としてグループ分けすることができる。また、ＦＦ
−Ｆからバックトレースすると、上記同様に、クロック
外部端子に到達するまでのクロックラインに接続するＦ
Ｆ−Ｄ、Ｅ、Ｆを一つのグループ（グループＹ）として
グループ分けできる。分周回路として、分周用ＦＦに代
わって、ＰＬＬ回路など他の回路が適用されてもよい。
【００３０】さらに、図２（ｃ）は、クロックラインに
多入力回路（例えば、ＡＮＤ、ＯＲ、ＥＸＯＲ回路な
ど）がある場合の図である。多入力回路も異なるクロッ
クソースを提供する。従って、バックトレースにより多
入力回路に到達した場合は、それまでのクロックライン
に接続するＦＦを一つのグループとしてグループ分けす
る。図２（ｃ）においても、上記同様に、多入力回路か
らの出力をクロックソースとするＦＦ−Ａ、Ｂ、Ｃが一
つのグループ（グループＸ）にグループ分けされ、外部
端子から供給されるクロックそのままをクロックソース
とするＦＦ−Ｄ、Ｅ、Ｆが一つのグループ（グループ
Ｙ）としてグループ分けされる。
多入力回路（例えば、ＡＮＤ、ＯＲ、ＥＸＯＲ回路な
ど）がある場合の図である。多入力回路も異なるクロッ
クソースを提供する。従って、バックトレースにより多
入力回路に到達した場合は、それまでのクロックライン
に接続するＦＦを一つのグループとしてグループ分けす
る。図２（ｃ）においても、上記同様に、多入力回路か
らの出力をクロックソースとするＦＦ−Ａ、Ｂ、Ｃが一
つのグループ（グループＸ）にグループ分けされ、外部
端子から供給されるクロックそのままをクロックソース
とするＦＦ−Ｄ、Ｅ、Ｆが一つのグループ（グループ
Ｙ）としてグループ分けされる。
【００３１】このように、最後段のＦＦからそのクロッ
クラインをバックトレースし、所定の論理素子又は入力
端子に到達するまでのクロックラインに接続するＦＦを
一つのグループとしてグループ分けする。これにより、
クロックソース毎のＦＦにグループ分けすることができ
る。
クラインをバックトレースし、所定の論理素子又は入力
端子に到達するまでのクロックラインに接続するＦＦを
一つのグループとしてグループ分けする。これにより、
クロックソース毎のＦＦにグループ分けすることができ
る。
【００３２】図１に戻って、バックトレースによって所
定の論理素子に到達した場合は、さらにそこからバック
トレースを再開し、上述同様に、そこまでのクロックラ
インに接続するＦＦが一つのグループにグループ分けさ
れる。また、バックトレースにより論理回路の入力端子
に到達した場合も、同様のグループ分けが行われる。こ
のようにして、全てのクロックラインについてのバック
トレースを行い、全てのＦＦに対するグループ分けが終
了すると（ＳＴ５）、グループ分けされた各ＦＦに対し
てスキャンパスが構成される（ＳＴ６）。具体的には、
まず、各ＦＦにスキャン入力端子（ＳＩ）、スキャン出
力端子（ＳＯ）及びスキャンモード（ＳＭ）端子（図示
せず）を挿入してスキャンＦＦにする。そして、まず、
各グループ内において、スキャンパスを形成する。さら
に、グループ毎にスキャンパスが形成されると、グルー
プ間でスキャンパスが形成される。即ち、あるグループ
の最後段のスキャンＦＦのスキャン出力端子（ＳＯ）
と、別のグループの最初のスキャンＦＦのスキャン入力
端子（ＳＩ）とを接続する。なお、ステップＳＴ６にお
いては、グループ内のスキャンＦＦの実際の配置、及び
各グループの実際の配置は考慮されず、例えば、ネット
リストの接続情報などに基づいて適宜接続される図３
は、スキャンパスが構成された図２に対応する論理回路
の例である。図３（ａ）は、図２（ａ）に対応する。図
３（ａ）に示されるように、各ＦＦ−Ａ、Ｂ、Ｃ、Ｄ、
Ｅ、Ｆは、スキャン出力端子（ＳＯ）とスキャン入力端
子（ＳＩ）を有するスキャンＦＦ−Ａ、Ｂ、Ｃ、Ｄ、
Ｅ、Ｆに変更される。そして、例えば、グループＸにお
いて、スキャンＦＦ−Ａのスキャン出力端子とスキャン
ＦＦ−Ｂのスキャン入力端子を接続し、さらに、スキャ
ンＦＦ−Ｂのスキャン出力端子とスキャンＦＦ−Ｃのス
キャン入力端子を接続する。また、グループＹにおい
て、スキャンＦＦ−Ｄのスキャン出力端子とスキャンＦ
Ｆ−Ｅのスキャン入力端子を接続し、さらに、スキャン
ＦＦ−Ｅのスキャン出力端子とスキャンＦＦ−Ｆのスキ
ャン入力端子を接続する。グループＸ、Ｙ内それぞれで
スキャンパスが形成されると、グループＸとグループＹ
間でスキャンパスを形成するために、グループＸの最後
段のスキャンＦＦ−Ｃのスキャン出力端子と、グループ
Ｙの第一段目のスキャンＦＦ−Ｄのスキャン入力端子と
が接続する。なお、図３（ｂ）、図３（ｃ）は、同様に
スキャンパスが構成された図２（ｂ）、図２（ｃ）に対
応する図であって、上述と同様であるので、その説明を
省略する。
定の論理素子に到達した場合は、さらにそこからバック
トレースを再開し、上述同様に、そこまでのクロックラ
インに接続するＦＦが一つのグループにグループ分けさ
れる。また、バックトレースにより論理回路の入力端子
に到達した場合も、同様のグループ分けが行われる。こ
のようにして、全てのクロックラインについてのバック
トレースを行い、全てのＦＦに対するグループ分けが終
了すると（ＳＴ５）、グループ分けされた各ＦＦに対し
てスキャンパスが構成される（ＳＴ６）。具体的には、
まず、各ＦＦにスキャン入力端子（ＳＩ）、スキャン出
力端子（ＳＯ）及びスキャンモード（ＳＭ）端子（図示
せず）を挿入してスキャンＦＦにする。そして、まず、
各グループ内において、スキャンパスを形成する。さら
に、グループ毎にスキャンパスが形成されると、グルー
プ間でスキャンパスが形成される。即ち、あるグループ
の最後段のスキャンＦＦのスキャン出力端子（ＳＯ）
と、別のグループの最初のスキャンＦＦのスキャン入力
端子（ＳＩ）とを接続する。なお、ステップＳＴ６にお
いては、グループ内のスキャンＦＦの実際の配置、及び
各グループの実際の配置は考慮されず、例えば、ネット
リストの接続情報などに基づいて適宜接続される図３
は、スキャンパスが構成された図２に対応する論理回路
の例である。図３（ａ）は、図２（ａ）に対応する。図
３（ａ）に示されるように、各ＦＦ−Ａ、Ｂ、Ｃ、Ｄ、
Ｅ、Ｆは、スキャン出力端子（ＳＯ）とスキャン入力端
子（ＳＩ）を有するスキャンＦＦ−Ａ、Ｂ、Ｃ、Ｄ、
Ｅ、Ｆに変更される。そして、例えば、グループＸにお
いて、スキャンＦＦ−Ａのスキャン出力端子とスキャン
ＦＦ−Ｂのスキャン入力端子を接続し、さらに、スキャ
ンＦＦ−Ｂのスキャン出力端子とスキャンＦＦ−Ｃのス
キャン入力端子を接続する。また、グループＹにおい
て、スキャンＦＦ−Ｄのスキャン出力端子とスキャンＦ
Ｆ−Ｅのスキャン入力端子を接続し、さらに、スキャン
ＦＦ−Ｅのスキャン出力端子とスキャンＦＦ−Ｆのスキ
ャン入力端子を接続する。グループＸ、Ｙ内それぞれで
スキャンパスが形成されると、グループＸとグループＹ
間でスキャンパスを形成するために、グループＸの最後
段のスキャンＦＦ−Ｃのスキャン出力端子と、グループ
Ｙの第一段目のスキャンＦＦ−Ｄのスキャン入力端子と
が接続する。なお、図３（ｂ）、図３（ｃ）は、同様に
スキャンパスが構成された図２（ｂ）、図２（ｃ）に対
応する図であって、上述と同様であるので、その説明を
省略する。
【００３３】スキャンパスが完成すると、各グループの
最後段のスキャンＦＦを、遅延回路を含むスキャンＦＦ
に変更する（ＳＴ７）。例えば、図３では、スキャンＦ
Ｆ−ＣとＦＦ−Ｆが、遅延回路を含むスキャンＦＦに変
更される。従来技術の項で述べたように、互いに異なる
クロックソースのＦＦ間をスキャンパスで接続すると、
比較的大きいクロックスキューが発生する。上記で分類
されたグループは、それぞれ異なるクロックソースで分
類されたグループであるので、グループ間のスキャンパ
スでは、比較的大きいクロックスキューが発生すると考
えられる。従って、別のグループのスキャンＦＦと接続
する各グループの最後段のスキャンＦＦを、遅延回路を
含むスキャンＦＦに変更することで、バッファを挿入す
る場合と比較して少ないベーシックセルの使用数で、比
較的大きいクロックスキューを調整することができる。
最後段のスキャンＦＦを、遅延回路を含むスキャンＦＦ
に変更する（ＳＴ７）。例えば、図３では、スキャンＦ
Ｆ−ＣとＦＦ−Ｆが、遅延回路を含むスキャンＦＦに変
更される。従来技術の項で述べたように、互いに異なる
クロックソースのＦＦ間をスキャンパスで接続すると、
比較的大きいクロックスキューが発生する。上記で分類
されたグループは、それぞれ異なるクロックソースで分
類されたグループであるので、グループ間のスキャンパ
スでは、比較的大きいクロックスキューが発生すると考
えられる。従って、別のグループのスキャンＦＦと接続
する各グループの最後段のスキャンＦＦを、遅延回路を
含むスキャンＦＦに変更することで、バッファを挿入す
る場合と比較して少ないベーシックセルの使用数で、比
較的大きいクロックスキューを調整することができる。
【００３４】図４は、遅延回路を含むスキャンＦＦの回
路例を示す図である。具体的には、遅延回路を含むスキ
ャンＦＦの２つの回路例（図４（ａ）、（ｂ））とそれ
らのタイミングチャート（図４（ｃ））が示されてい
る。図４（ａ）、（ｂ）において、それぞれ点線で囲ま
れた部分が遅延回路部分である。また、図４（ｃ）に示
されるように、図４（ａ）、（ｂ）のスキャンＦＦのス
キャン出力端子（ＳＯ）からの出力は、通常のスキャン
ＦＦ（遅延回路を含まないスキャンＦＦ）のスキャン出
力端子（ＳＯ）からの出力より、クロック周期の半周期
遅れる。図４（ａ）、（ｂ）のフリップフロップの動作
については、特開平０７−０９５０１６号に詳述されて
いる。簡単に説明すると、図４（ａ）において、遅延回
路部分（点線囲み部分）は、２つのインバータを一方の
出力が他方に入力されるように接続したループと、２つ
のトランスミッションゲートから構成されるラッチ回路
である。この回路において、トランスミッションゲート
は、クロックがＬ状態のときに導通し、Ｈ状態のときに
は非導通である。従って、スキャン出力端子ＳＯの出力
が変化するのは、クロックがＬ状態に変化して、遅延回
路部分以外のフリップフロップ部分からの状態が入力さ
れるトランスミッションゲートＴＧ１が導通し、フリッ
プフロップ部分における状態変化が遅延回路部分に伝達
された場合となる。従って、図４（ｃ）に示すような、
スキャン出力端子ＳＯにおいて、出力Ｑよりクロック周
期の半周期遅延した出力を得ることができる。
路例を示す図である。具体的には、遅延回路を含むスキ
ャンＦＦの２つの回路例（図４（ａ）、（ｂ））とそれ
らのタイミングチャート（図４（ｃ））が示されてい
る。図４（ａ）、（ｂ）において、それぞれ点線で囲ま
れた部分が遅延回路部分である。また、図４（ｃ）に示
されるように、図４（ａ）、（ｂ）のスキャンＦＦのス
キャン出力端子（ＳＯ）からの出力は、通常のスキャン
ＦＦ（遅延回路を含まないスキャンＦＦ）のスキャン出
力端子（ＳＯ）からの出力より、クロック周期の半周期
遅れる。図４（ａ）、（ｂ）のフリップフロップの動作
については、特開平０７−０９５０１６号に詳述されて
いる。簡単に説明すると、図４（ａ）において、遅延回
路部分（点線囲み部分）は、２つのインバータを一方の
出力が他方に入力されるように接続したループと、２つ
のトランスミッションゲートから構成されるラッチ回路
である。この回路において、トランスミッションゲート
は、クロックがＬ状態のときに導通し、Ｈ状態のときに
は非導通である。従って、スキャン出力端子ＳＯの出力
が変化するのは、クロックがＬ状態に変化して、遅延回
路部分以外のフリップフロップ部分からの状態が入力さ
れるトランスミッションゲートＴＧ１が導通し、フリッ
プフロップ部分における状態変化が遅延回路部分に伝達
された場合となる。従って、図４（ｃ）に示すような、
スキャン出力端子ＳＯにおいて、出力Ｑよりクロック周
期の半周期遅延した出力を得ることができる。
【００３５】図４（ｂ）において、遅延回路部分におけ
るＮＡＮＤ回路の一方の入力にスキャンテスト時のスキ
ャンモードＳＭ信号「１」が入力された場合は、ＮＡＮ
Ｄ回路は、インバータと同じ動作をするので、図４
（ｂ）の回路は、図４（ａ）の回路と実質的に同一であ
る。なお、遅延回路を含むスキャンＦＦは、上記の回路
に限定されず、種々の変形が可能である。
るＮＡＮＤ回路の一方の入力にスキャンテスト時のスキ
ャンモードＳＭ信号「１」が入力された場合は、ＮＡＮ
Ｄ回路は、インバータと同じ動作をするので、図４
（ｂ）の回路は、図４（ａ）の回路と実質的に同一であ
る。なお、遅延回路を含むスキャンＦＦは、上記の回路
に限定されず、種々の変形が可能である。
【００３６】一方、グループ内における各スキャンＦＦ
間のクロックスキューは、比較的小さいので、各グルー
プの最後段以外のスキャンＦＦは、遅延回路を含まない
通常のスキャンＦＦのままであって、各グループ内にお
けるスキャンＦＦ間には、そのクロックスキューを調整
するために、後述のリオーダー処理後に適宜バッファが
挿入される。
間のクロックスキューは、比較的小さいので、各グルー
プの最後段以外のスキャンＦＦは、遅延回路を含まない
通常のスキャンＦＦのままであって、各グループ内にお
けるスキャンＦＦ間には、そのクロックスキューを調整
するために、後述のリオーダー処理後に適宜バッファが
挿入される。
【００３７】このように、本発明の実施の形態では、論
理回路を構成するＦＦのクロックラインをバックトレー
スし、所定の論理素子に到達するまでのクロックライン
に接続するＦＦを一つのグループとしてグループ分けす
る。これにより、異なるクロックソースで動作するＦＦ
にグループ分けすることができる。これにより、異なる
クロックソースに基づく比較的大きいクロックスキュー
が発生する位置、即ち、各グループ間にまたがったスキ
ャンパス部分を識別することができ、遅延回路を含むス
キャンＦＦに変更するスキャンＦＦ（即ち、各グループ
の最後段のスキャンＦＦ）を特定することができる。
理回路を構成するＦＦのクロックラインをバックトレー
スし、所定の論理素子に到達するまでのクロックライン
に接続するＦＦを一つのグループとしてグループ分けす
る。これにより、異なるクロックソースで動作するＦＦ
にグループ分けすることができる。これにより、異なる
クロックソースに基づく比較的大きいクロックスキュー
が発生する位置、即ち、各グループ間にまたがったスキ
ャンパス部分を識別することができ、遅延回路を含むス
キャンＦＦに変更するスキャンＦＦ（即ち、各グループ
の最後段のスキャンＦＦ）を特定することができる。
【００３８】遅延回路を含むスキャンＦＦの適用を、比
較的大きいクロックスキューの発生する箇所に限定する
ことで、全てのクロックスキューをバッファ挿入で調整
する方法や、全てのスキャンＦＦを、遅延回路を含むス
キャンＦＦに変更する方法と比較して、より少ないベー
シックセル数の使用でスキャンパスのクロックスキュー
を調整することができるので、論理回路の集積度を高め
られる。
較的大きいクロックスキューの発生する箇所に限定する
ことで、全てのクロックスキューをバッファ挿入で調整
する方法や、全てのスキャンＦＦを、遅延回路を含むス
キャンＦＦに変更する方法と比較して、より少ないベー
シックセル数の使用でスキャンパスのクロックスキュー
を調整することができるので、論理回路の集積度を高め
られる。
【００３９】本発明の実施の形態では、さらに、スキャ
ンＦＦのリオーダー(reorder)処理が実行される。上述
において形成されたスキャンパスは、実際の論理回路の
配置を考慮していない。従って、スキャンＦＦの実際の
配置に基づくスキャンパスが冗長となる場合がある。リ
オーダー処理は、スキャンＦＦ配置後のスキャンパスが
できるだけ短くなるようにスキャンＦＦの接続順序を見
直す処理である。即ち、図１において、スキャンＦＦの
配置が行われた後に（ＳＴ８）、以下に説明するグルー
プ内のリオーダー処理（ＳＴ９）、グループ間のリオー
ダー処理（ＳＴ１０）が行われる。
ンＦＦのリオーダー(reorder)処理が実行される。上述
において形成されたスキャンパスは、実際の論理回路の
配置を考慮していない。従って、スキャンＦＦの実際の
配置に基づくスキャンパスが冗長となる場合がある。リ
オーダー処理は、スキャンＦＦ配置後のスキャンパスが
できるだけ短くなるようにスキャンＦＦの接続順序を見
直す処理である。即ち、図１において、スキャンＦＦの
配置が行われた後に（ＳＴ８）、以下に説明するグルー
プ内のリオーダー処理（ＳＴ９）、グループ間のリオー
ダー処理（ＳＴ１０）が行われる。
【００４０】図５は、グループ内のリオーダー処理（Ｓ
Ｔ９）の例を説明する図である。図５（ａ）は、あるグ
ループにおけるリオーダー前のネットリストの情報に従
ったスキャンＦＦの配置の例である。スキャンＦＦ−
Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆが縦列に接続されてスキャンパ
スが構成されている。このとき、最後段のスキャンＦＦ
−Ｆは、遅延回路を含むスキャンＦＦである。しかしな
がら、図５（ａ）に示すように、スキャンＦＦ−Ａとス
キャンＦＦ−Ｂとが接続し、また、スキャンＦＦ−Ｅと
スキャンＦＦ−Ｆが接続すると、それぞれ領域Ｍ、Ｎに
配線の無駄が生じる。
Ｔ９）の例を説明する図である。図５（ａ）は、あるグ
ループにおけるリオーダー前のネットリストの情報に従
ったスキャンＦＦの配置の例である。スキャンＦＦ−
Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆが縦列に接続されてスキャンパ
スが構成されている。このとき、最後段のスキャンＦＦ
−Ｆは、遅延回路を含むスキャンＦＦである。しかしな
がら、図５（ａ）に示すように、スキャンＦＦ−Ａとス
キャンＦＦ−Ｂとが接続し、また、スキャンＦＦ−Ｅと
スキャンＦＦ−Ｆが接続すると、それぞれ領域Ｍ、Ｎに
配線の無駄が生じる。
【００４１】そこで、本発明の実施の形態におけるグル
ープ内のリオーダー処理により、グループ内でのスキャ
ンパスが最短経路になるように、図５（ｂ）に示される
ように、接続順序を変えてスキャンＦＦを接続し直す。
即ち、スキャンＦＦ−ＡとスキャンＦＦ−Ｄとを接続
し、スキャンＦＦ−ＣとスキャンＦＦ−Ｆとを接続す
る。これにより、領域Ｍ、Ｎ上に配線がなくなり、論理
回路のスペースの効率化が図られる。このとき、本実施
の形態のリオーダー処理では、遅延回路を含むスキャン
ＦＦに変更されているスキャンＦＦ−Ｆは、最後段のス
キャンＦＦに維持される。
ープ内のリオーダー処理により、グループ内でのスキャ
ンパスが最短経路になるように、図５（ｂ）に示される
ように、接続順序を変えてスキャンＦＦを接続し直す。
即ち、スキャンＦＦ−ＡとスキャンＦＦ−Ｄとを接続
し、スキャンＦＦ−ＣとスキャンＦＦ−Ｆとを接続す
る。これにより、領域Ｍ、Ｎ上に配線がなくなり、論理
回路のスペースの効率化が図られる。このとき、本実施
の形態のリオーダー処理では、遅延回路を含むスキャン
ＦＦに変更されているスキャンＦＦ−Ｆは、最後段のス
キャンＦＦに維持される。
【００４２】このように、本実施の形態のリオーダー処
理では、まず、各グループ内でリオーダー処理すること
により、遅延回路を含むスキャンＦＦが、各グループ内
の最後段のスキャンＦＦであることを維持する。グルー
プ内のリオーダー処理により、各グループにおけるスキ
ャンＦＦの接続順序が決定する。
理では、まず、各グループ内でリオーダー処理すること
により、遅延回路を含むスキャンＦＦが、各グループ内
の最後段のスキャンＦＦであることを維持する。グルー
プ内のリオーダー処理により、各グループにおけるスキ
ャンＦＦの接続順序が決定する。
【００４３】各グループ内でのリオーダー処理が終了す
ると、次にグループ間のリオーダー処理が行われる。
ると、次にグループ間のリオーダー処理が行われる。
【００４４】図６は、グループ間のリオーダー処理（Ｓ
Ｔ１０）の例を説明する図である。図６では、一本のス
キャンパスにおけるグループ間のリオーダー処理の例を
示す。グループ間のリオーダー処理では、各グループの
最後段のスキャンＦＦと、別のグループの第一段目のス
キャンＦＦとを接続する配線が最短経路になるように、
グループ間における接続順序が決定される。具体的に
は、図６（ａ）に示すリオーダー前のグループ間の接続
順序（グループＡ−Ｃ−Ｂ−Ｄ）を、図６（ｂ）に示す
ような接続順序（グループＡ−Ｂ−Ｃ−Ｄ）に変更する
ことにより、スキャンパスを最短にすることが可能とな
る。
Ｔ１０）の例を説明する図である。図６では、一本のス
キャンパスにおけるグループ間のリオーダー処理の例を
示す。グループ間のリオーダー処理では、各グループの
最後段のスキャンＦＦと、別のグループの第一段目のス
キャンＦＦとを接続する配線が最短経路になるように、
グループ間における接続順序が決定される。具体的に
は、図６（ａ）に示すリオーダー前のグループ間の接続
順序（グループＡ−Ｃ−Ｂ−Ｄ）を、図６（ｂ）に示す
ような接続順序（グループＡ−Ｂ−Ｃ−Ｄ）に変更する
ことにより、スキャンパスを最短にすることが可能とな
る。
【００４５】図７は、グループ間のリオーダー処理の別
の例を説明する図である。図７では、２本のスキャンパ
スにおけるグループ間のリオーダー処理の例を示す。具
体的には、図７（ａ）に示すように、リオーダー前のグ
ループＡとグループＤとを接続するスキャンパスと、グ
ループＣとグループＢとを接続するスキャンパスを、図
７（ｂ）に示すように、グループＡとグループＢとを接
続するスキャンパスと、グループＣとグループＤとを接
続するスキャンパス変更することにより、２本のスキャ
ンパスをそれぞれを短くすることができるとともに、図
示される囲み部分付近の配線を削減することができるの
で、無駄な配線がなくなり、論理回路の面積を有効に使
用できる。
の例を説明する図である。図７では、２本のスキャンパ
スにおけるグループ間のリオーダー処理の例を示す。具
体的には、図７（ａ）に示すように、リオーダー前のグ
ループＡとグループＤとを接続するスキャンパスと、グ
ループＣとグループＢとを接続するスキャンパスを、図
７（ｂ）に示すように、グループＡとグループＢとを接
続するスキャンパスと、グループＣとグループＤとを接
続するスキャンパス変更することにより、２本のスキャ
ンパスをそれぞれを短くすることができるとともに、図
示される囲み部分付近の配線を削減することができるの
で、無駄な配線がなくなり、論理回路の面積を有効に使
用できる。
【００４６】こうして、リオーダー処理が行われると、
リオーダー処理後の各グループ内のスキャンＦＦ間それ
ぞれでタイミングチェックを行い（図１のＳＴ１１）、
所定の遅延時間を有するバッファが適宜挿入される（図
１のＳＴ１２）。
リオーダー処理後の各グループ内のスキャンＦＦ間それ
ぞれでタイミングチェックを行い（図１のＳＴ１１）、
所定の遅延時間を有するバッファが適宜挿入される（図
１のＳＴ１２）。
【００４７】このように、論理回路に含まれるフリップ
フロップをクロックソースに基づいてグループ分けする
ことで、クロックスキューが比較的大きいスキャンパス
部分を知ることができる。即ち、クロックソースが異な
るスキャンＦＦ間は、クロックスキューが比較的大きい
と想定されるので、各グループの最後段のスキャンＦＦ
と、それに接続する異なるクロックソースのスキャンＦ
Ｆとの間のクロックスキューは比較的大きい。従って、
各グループの最後段の通常のスキャンＦＦ（遅延回路を
含まないスキャンＦＦ）を、遅延回路を含むスキャンＦ
Ｆにする。
フロップをクロックソースに基づいてグループ分けする
ことで、クロックスキューが比較的大きいスキャンパス
部分を知ることができる。即ち、クロックソースが異な
るスキャンＦＦ間は、クロックスキューが比較的大きい
と想定されるので、各グループの最後段のスキャンＦＦ
と、それに接続する異なるクロックソースのスキャンＦ
Ｆとの間のクロックスキューは比較的大きい。従って、
各グループの最後段の通常のスキャンＦＦ（遅延回路を
含まないスキャンＦＦ）を、遅延回路を含むスキャンＦ
Ｆにする。
【００４８】こうして、クロックスキューの比較的大き
い部分を特定し、その部分には、遅延回路を含むスキャ
ンＦＦを適用し、クロックスキューの比較的小さい部分
には、バッファを挿入することで、クロックスキューが
調整される。これにより、クロックスキューの調整に使
用される論理回路のベーシックセル数を少なくすること
ができ、消費電力の低減にも寄与する。
い部分を特定し、その部分には、遅延回路を含むスキャ
ンＦＦを適用し、クロックスキューの比較的小さい部分
には、バッファを挿入することで、クロックスキューが
調整される。これにより、クロックスキューの調整に使
用される論理回路のベーシックセル数を少なくすること
ができ、消費電力の低減にも寄与する。
【００４９】なお、グループ分けされたグループ数が比
較的多い場合は、オペレータの判断により、異なるクロ
ックソースであっても、例えばクロックスキューが比較
的小さいと想定されるグループ同士を、一つにまとめて
もよい。
較的多い場合は、オペレータの判断により、異なるクロ
ックソースであっても、例えばクロックスキューが比較
的小さいと想定されるグループ同士を、一つにまとめて
もよい。
【００５０】また、各グループの最後段のスキャンＦＦ
のうち外部出力端子と接続するスキャンＦＦは、次段に
スキャンＦＦと接続しない。従って、クロックスキュー
を調整する必要がなく、遅延回路を含むスキャンＦＦに
変更されなくともよい。
のうち外部出力端子と接続するスキャンＦＦは、次段に
スキャンＦＦと接続しない。従って、クロックスキュー
を調整する必要がなく、遅延回路を含むスキャンＦＦに
変更されなくともよい。
【００５１】本発明の保護範囲は、上記の実施の形態に
限定されず、特許請求の範囲に記載された発明とその均
等物に及ぶものである。
限定されず、特許請求の範囲に記載された発明とその均
等物に及ぶものである。
【００５２】
【発明の効果】以上、本発明によれば、論理回路に含ま
れる複数のフリップフロップをクロックソースでグルー
プ分けすることにより、クロックスキューの比較的大き
い部分を特定し、その部分については、遅延回路を含む
スキャンＦＦを適用することにより、クロックスキュー
の比較的小さい部分については、バッファを挿入するこ
とによりクロックスキューが調整される。このように、
クロックスキューの大きさに応じて、遅延回路を含むス
キャンＦＦと、バッファとを使い分けることにより、全
てのスキャンＦＦを、遅延回路を含むスキャンＦＦにす
る場合や、全てのクロックスキューをバッファ挿入で調
整する場合と比較して、クロックスキューを調整するた
めに使用されるベーシックセル数を少なくすることがで
き、論理回路の集積度を高めることができる。
れる複数のフリップフロップをクロックソースでグルー
プ分けすることにより、クロックスキューの比較的大き
い部分を特定し、その部分については、遅延回路を含む
スキャンＦＦを適用することにより、クロックスキュー
の比較的小さい部分については、バッファを挿入するこ
とによりクロックスキューが調整される。このように、
クロックスキューの大きさに応じて、遅延回路を含むス
キャンＦＦと、バッファとを使い分けることにより、全
てのスキャンＦＦを、遅延回路を含むスキャンＦＦにす
る場合や、全てのクロックスキューをバッファ挿入で調
整する場合と比較して、クロックスキューを調整するた
めに使用されるベーシックセル数を少なくすることがで
き、論理回路の集積度を高めることができる。
【図１】本発明の実施の形態における論理回路設計方法
のフローチャートである。
のフローチャートである。
【図２】グループ分けの例を説明する図である。
【図３】スキャンパスが構成された図２に対応する論理
回路の例である。
回路の例である。
【図４】遅延回路を含むスキャンＦＦの回路例を示す図
である。
である。
【図５】グループ内のリオーダー処理（ＳＴ９）の例を
説明する図である。
説明する図である。
【図６】グループ間のリオーダー処理（ＳＴ１０）の例
を説明する図である。
を説明する図である。
【図７】グループ間のリオーダー処理（ＳＴ１０）の別
の例を説明する図である。
の例を説明する図である。
【図８】スキャンパスにおけるクロックスキューを説明
する図である。
する図である。
ＦＦ フリップフロップ ＣＫ クロック ＳＩ スキャン入力端子 ＳＯ スキャン出力端子
Claims (10)
- 【請求項１】複数のフリップフロップを有する論理回路
を設計する論理回路設計方法において、 前記複数のフリップフロップを、少なくとも、第一のク
ロックに基づいて動作するフリップフロップのグループ
と、第二のクロックに基づいて動作するフリップフロッ
プのグループとにグループ分けし、 前記複数のフリップフロップをそれぞれスキャンフリッ
プフロップにして、各スキャンフリップフロップに設け
られるスキャン端子を順に縦列接続することよりスキャ
ンパスを構成し、 前記第一のクロックで動作するスキャンフリップフロッ
プであって、且つスキャンパス上で前記第二のクロック
で動作するスキャンフリップフロップと接続するスキャ
ンフリップフロップに、そのスキャン端子出力を遅延さ
せる遅延回路を含むスキャンフリップフロップを適用す
ることを特徴とする論理回路設計方法。 - 【請求項２】請求項１において、 前記遅延回路を含むスキャンフリップフロップは、少な
くともクロック周期の半周期の遅延を有することを特徴
とする論理回路設計方法。 - 【請求項３】請求項１において、 前記論理回路の少なくとも一つの出力端子から前記論理
回路のクロックラインをバックトレースし、 前記出力端子から所定の論理素子又は前記論理回路の入
力端子に到達するまでのクロックラインに接続するフリ
ップフロップを、一つのグループとしてグループ分けす
ることを特徴とする論理回路設計方法。 - 【請求項４】請求項３において、 前記所定の論理素子は、多入力回路、分周回路又は反転
回路を少なくとも含むをことを特徴とする論理回路設計
方法。 - 【請求項５】請求項３において、 前記所定の論理素子に到達した場合、さらに当該論理素
子から前記論理回路のクロックラインをバックトレース
し、 当該論理素子から別の論理素子又は前記入力端子に到達
するまでのクロックラインに接続するフリップフロップ
を、一つのグループとしてグループ分けすることを特徴
とする論理回路設計方法。 - 【請求項６】請求項１において、 各グループの最終段のスキャンフリップフロップを、前
記遅延回路を含むスキャンフリップフロップにしたまま
で、各グループ内のスキャンパスが最短になるように、
各グループ内の複数のスキャンフリップフロップの接続
順序を求め、当該順序で各グループ内の複数のスキャン
フリップフロップを再接続することを特徴とする論理回
路設計方法。 - 【請求項７】請求項６において、 各グループ間のスキャンパスが最短になるように、各グ
ループの接続順序を求め、当該順序に従って、各グルー
プの最後段のスキャンフリップフロップと、その次のグ
ループの第一段目のスキャンフリップフロップとを再接
続することを特徴とする論理回路設計方法。 - 【請求項８】スキャンパスを構成する複数のスキャンフ
リップフロップを有する論理回路において、 前記複数のスキャンフリップフロップは、少なくとも、
第一のクロックで動作するスキャンフリップフロップ
と、第二のクロックで動作するスキャンフリップフロッ
プとを含み、 前記第一のクロックで動作するスキャンフリップフロッ
プであって、且つスキャンパス上で前記第二のクロック
で動作するスキャンフリップフロップと接続するスキャ
ンフリップフロップは、そのスキャン端子出力を遅延さ
せる遅延回路を含むスキャンフリップフロップであるこ
とを特徴とする論理回路。 - 【請求項９】請求項８において、 前記遅延回路を含むスキャンフリップフロップは、少な
くともクロック周期の半周期の遅延を有することを特徴
とする論理回路。 - 【請求項１０】複数のフリップフロップを有する論理回
路を設計するためのコンピュータ実行可能なプログラム
を格納した記録媒体において、前記プログラムは、 前記複数のフリップフロップを、少なくとも、第一のク
ロックに基づいて動作するフリップフロップのグループ
と、第二のクロックに基づいて動作するフリップフロッ
プのグループとにグループ分けするステップと、 前記複数のフリップフロップをそれぞれスキャンフリッ
プフロップにして、各スキャンフリップフロップに設け
られるスキャン端子を順に縦列接続することよりスキャ
ンパスを構成するステップと、 前記第一のクロックで動作するスキャンフリップフロッ
プであって、且つスキャンパス上で前記第二のクロック
で動作するスキャンフリップフロップと接続するスキャ
ンフリップフロップに、そのスキャン端子出力を遅延さ
せる遅延回路を含むスキャンフリップフロップを適用す
るステップとを備えることを特徴とする記録媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000269614A JP2002083000A (ja) | 2000-09-06 | 2000-09-06 | 論理回路設計方法及び論理回路 |
| US09/775,651 US6518788B2 (en) | 2000-09-06 | 2001-02-05 | Logic circuit design method and logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000269614A JP2002083000A (ja) | 2000-09-06 | 2000-09-06 | 論理回路設計方法及び論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002083000A true JP2002083000A (ja) | 2002-03-22 |
Family
ID=18756187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000269614A Pending JP2002083000A (ja) | 2000-09-06 | 2000-09-06 | 論理回路設計方法及び論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6518788B2 (ja) |
| JP (1) | JP2002083000A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7146550B2 (en) | 2002-10-28 | 2006-12-05 | Matsushita Electric Industrial Co., Ltd. | Isolation testing circuit and testing circuit optimization method |
| JP2011090493A (ja) * | 2009-10-22 | 2011-05-06 | Nec Corp | 回路設計装置及び方法 |
| JP2012244455A (ja) * | 2011-05-20 | 2012-12-10 | Nec Corp | 信号伝送装置 |
Families Citing this family (10)
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|---|---|---|---|---|
| JP4118536B2 (ja) * | 2001-07-03 | 2008-07-16 | 株式会社東芝 | クロック遅延設定方法 |
| US6775813B2 (en) * | 2002-09-10 | 2004-08-10 | Sun Microsystems, Inc. | Aggregation of storage elements into stations and placement of same into an integrated circuit or design |
| US7096442B2 (en) * | 2003-07-10 | 2006-08-22 | Lsi Logic Corporation | Optimizing IC clock structures by minimizing clock uncertainty |
| TWI221926B (en) * | 2003-09-10 | 2004-10-11 | Realtek Semiconductor Corp | A multi-time domain logic system and related method |
| US7447961B2 (en) * | 2004-07-29 | 2008-11-04 | Marvell International Ltd. | Inversion of scan clock for scan cells |
| US7421610B2 (en) * | 2005-07-21 | 2008-09-02 | Freescale Semiconductor, Inc. | Clock generation circuit |
| US20070208979A1 (en) * | 2006-01-13 | 2007-09-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Split clock scan flip-flop |
| JP2008293088A (ja) * | 2007-05-22 | 2008-12-04 | Nec Electronics Corp | 半導体集積回路及びその設計方法 |
| US8516417B2 (en) * | 2009-08-07 | 2013-08-20 | International Business Machines Corporation | Method and system for repartitioning a hierarchical circuit design |
| US11113444B2 (en) * | 2018-06-27 | 2021-09-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Machine-learning based scan design enablement platform |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2734394B2 (ja) * | 1995-01-27 | 1998-03-30 | 日本電気株式会社 | 半導体集積回路装置 |
| US6064232A (en) * | 1997-12-18 | 2000-05-16 | Advanced Micro Devices, Inc. | Self-clocked logic circuit and methodology |
| FR2782387B1 (fr) * | 1998-08-13 | 2000-11-03 | St Microelectronics Sa | Circuit de detection de la disparition d'un signal periodique |
-
2000
- 2000-09-06 JP JP2000269614A patent/JP2002083000A/ja active Pending
-
2001
- 2001-02-05 US US09/775,651 patent/US6518788B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7146550B2 (en) | 2002-10-28 | 2006-12-05 | Matsushita Electric Industrial Co., Ltd. | Isolation testing circuit and testing circuit optimization method |
| JP2011090493A (ja) * | 2009-10-22 | 2011-05-06 | Nec Corp | 回路設計装置及び方法 |
| JP2012244455A (ja) * | 2011-05-20 | 2012-12-10 | Nec Corp | 信号伝送装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020029361A1 (en) | 2002-03-07 |
| US6518788B2 (en) | 2003-02-11 |
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