JP2009180532A - 標準セルおよび半導体装置 - Google Patents

Abstract

【課題】ＡＣＳ回路を有するシステムＬＳＩに対してもスキャンテストの導入を可能とする標準セルおよびスキャンフリップフロップ回路を提供する。
【解決手段】３つの入力信号から１つの信号を選択する３入力選択回路１０とフリップフロップ回路１１とで１つの標準セルを構成する。３入力選択回路１０は、制御信号ＳＭおよびテスト信号ＳＩが、それぞれ制御入力部ＳＡおよび入力部Ａに与えられ、信号Ｄ１およびＤ２が、それぞれ入力部Ｂおよび入力部Ｃに与えられ、セレクト信号ＳＥＬ１がセレクタ入力部ＳＬに与えられる。そして、制御信号ＳＭおよびセレクト信号ＳＥＬ１に基づいて、入力部Ａ〜Ｃに入力される信号の何れかを出力部Ｄから出力する。
【選択図】図３

Description

本発明はシステムＬＳＩ（大規模集積回路）に使用される、標準セルおよびスキャンフリップフロップ回路を有する半導体装置に関する。

半導体技術の発展に伴い、１つの半導体集積回路装置に搭載できる論理回路の個数は飛躍的に増加している。今や論理回路を１００万個以上搭載するような半導体集積回路装置が普通であり、そのため論理回路の１個１個を人間の手で設計することは不可能となっている。このような半導体集積回路装置をシステムＬＳＩと呼んでいる。

従って、システムＬＳＩの設計はＥＤＡ（Engineering Design Automation）ツールを利用してコンピュータを用いて自動で設計することが前提となっている。高級機能記述言語等を利用してシステムの機能およびアーキテクチャを設計すれば、論理合成ツールが論理回路を自動で生成し、この論理回路を自動配置配線ツールが物理的なレイアウトデータに変換する。この物理的なデータを利用することで、工場等での量産が可能となる。

論理回路の規模が大きくなり、システムＬＳＩを自動で設計することから顕在してきた問題に、テスト回路設計およびクロック設計の問題がある。

テスト回路は、完成したシステムＬＳＩが正確に製造されているかを判定する回路であるが、システムＬＳＩ内の論理回路が自動で設計されているため、その論理回路をテストするテスト回路も人手で設計することが困難となっている。そのため、テスト回路の設計に関しても、自動で設計することが当然のようになってきている。

システムＬＳＩのテスト方法としては、システムＬＳＩのフリップフロップ回路（以下ＦＦ回路と略記）を、スキャンフリップフロップ回路（以下ＳＦＦ回路と略記）で置き換えたテスト回路を使用するスキャンテストと呼ばれる手法が良く知られており、例えば、特許文献１の図１２〜図２０を用いて詳しく説明されている。

スキャンテストにおいては、システムＬＳＩのＦＦ回路をＳＦＦ回路に置き換えて、ＳＦＦ回路を順番に接続（スキャンパス接続）することがテスト回路の自動設計と言うことになる。

また、特許文献１の図１２から判るように、システムＬＳＩでは、ＦＦ回路のような記憶できる論理回路間に、システムＬＳＩとしての機能を実現できる論理回路が配置されているので、１個のシステムＬＳＩには非常に多くのＦＦ回路が存在することになる。そして、その各ＦＦ回路に同じクロック信号、すなわち”１”あるいは”０”に変化するタイミングが同じクロック信号を供給することは非常に重要であり、任意の２個のＦＦ回路間において、クロック信号が変化する時間のずれ（クロックスキューと呼称）を小さくすることは、システムＬＳＩを設計する上で重要な課題である。

クロックスキューが存在する場合、論理回路の誤った出力がＦＦ回路に格納されてしまうというホールドエラーが発生し、その場合は、クロック信号の周期をどんなに遅くしてもシステムＬＳＩは正しく動作しなくなる。

現在のシステムＬＳＩでは、１０万個以上のＳＦＦ回路が使用されており、統計学的にも全てのＳＦＦ回路でホールドエラーを無くすのは不可能である。そのため、最終のレイアウトを生成した後に、クロックスキューが存在している場合、その個所を修正する必要がある。エラー個所を修正するためには、新しいバッファ回路を挿入したり、配線の経路を変更するため、他のＳＦＦ回路間にホールドエラーが発生したりすることもあり、修正は簡単にはできないのが普通である。

そして、スキャンテストを利用する場合、ＳＦＦ回路の構成としては、ＦＦ回路と、ＦＦ回路の前段に配設された２入力の選択回路とを備えた構成となるので、テスト用に２入力の選択回路が付加され、論理段数が多くなる。

論理段数が多くなると、その分だけ信号の遅延が発生し、当該信号の遅延は、データ通信分野においては大きな問題となる。

データ通信分野において、通信路における雑音などの影響を受けた通信情報を受信側で復元するために畳み込み符号などがよく利用される。この畳み込み符号を復元する手法としてビタビ復号法を利用するのが一般的であり、このビタビ復号法の主要な論理回路をＡＣＳ回路と呼ぶ。

ＡＣＳ回路とは、Ａｄｄ（加算）、Ｃｏｍｐａｒｅ（比較）、Ｓｅｌｅｃｔ（選択）を意味しており、その名称通りに加算器と比較器と選択器とで構成される。

このＡＣＳ回路は、先に説明したスキャンテストに当てはめると、ＳＦＦ回路間の論理回路に相当する。その場合に、ＳＦＦ回路中に存在する選択回路も遅延要素としては無視できないため、ＡＣＳ回路を有するシステムＬＳＩではＳＦＦ回路を使用できず、スキャンテストを採用できなかった。

特開２００２−２６７７２３号公報（図１２〜図２０）

以上説明したように、従来のＡＣＳ回路では遅延パスを小さくするため、ＳＦＦ回路を利用せずに通常のＦＦ回路を利用していたため、回路テスト時の故障検出率が低いという問題があった。

本発明は上記のような問題点を解消するためになされたもので、ＡＣＳ回路を有するシステムＬＳＩに対してもスキャンテストの導入を可能とする標準セルおよびスキャンフリップフロップ回路を提供することを目的とする。

本発明に係る１の実施の形態においては、スキャンフリップフロップ回路が、３つの入力信号から１つの信号を選択する３入力選択回路とフリップフロップ回路とで１つの標準セルを構成する。３入力選択回路は、制御回路から与えられる制御信号およびテスト信号が、それぞれ制御入力部および第１入力部に与えられ、第１および第２の信号が、それぞれ第２および第３の入力部に与えられ、第１および第２の信号にそれぞれに対応付けされた２値のセレクト信号がセレクタ入力部に与えられる。そして、制御信号およびセレクト信号に基づいて、第１〜第３の入力部に入力される信号の何れかを出力する。

上記実施の形態によれば、３入力選択回路はＡＣＳ回路の２入力選択回路の機能と、スキャンパス用の２入力選択回路の機能とをマージした回路であり、当該３入力選択回路を標準セル内に備えるので、論理的な遅延要素となる選択回路の個数を削減して論理遅延を低減できるとともに、２入力選択回路間の配線が不要となり、配線遅延を低減することができ、ＡＣＳ回路を有するシステムＬＳＩに対してもスキャンテストの導入が可能となる。

＜ＡＣＳ回路について＞
発明の実施の形態の説明に先立って、ＡＣＳ回路についてさらに説明する。
図１はＡＣＳ回路の一例を示すブロック図である。図１に示すＡＣＳ回路は、加算器４ａおよび４ｂと、加算器４ａおよび４ｂのそれぞれの出力を受けて比較を行う比較器５と、比較器５での比較結果に基づいて、加算器４ａおよび４ｂの出力のうち一方を選択して出力する２入力選択回路３０Ａとを備えている。

加算器４ａは入力部Ａに入力されるパスメトリック１と入力部Ｂに入力されるブランチメトリック１とを加算し、その加算結果を出力部Ｓから出力する。加算器４ｂは入力部Ａに入力されるパスメトリック２と入力部Ｂに入力されるブランチメトリック２とを加算し、その加算結果を出力部Ｓから出力する。

比較器５は、入力部Ａに入力される加算器４ａの加算結果と、入力部Ｂに入力される加算器４ｂの加算結果とを比較し、その比較結果を出力部Ｃから出力するが、この例では入力部Ａに与えられる値の方が小さい場合に出力部Ｃには論理値”１”を出力し、逆の場合には論理値”０”を出力するように構成されている。

２入力選択回路３０Ａは、制御入力部ＳＡに論理値”１”が与えられる場合に入力部Ａに与えられる信号を出力部Ｄに出力し、制御入力部ＳＡに論理値”０”が与えられる場合に入力部Ｂに与えられる信号を出力部Ｄに出力するように構成されている。

従って、図１に示すＡＣＳ回路では、パスメトリック１とブランチメトリック１を加算した結果が、パスメトリック２とブランチメトリック２を加算した結果より小さい場合に、パスメトリック１とブランチメトリック１を加算した結果を次のパスメトリックとして出力する機能を実現している。

このように、ＡＣＳ回路においては、一般に、加算器による遅延の後に比較器による遅延が発生し、その後に選択器による遅延が発生することになる。

ここで、通信情報の情報系列において、考えられるパス（情報の移動に伴うエラーにより情報の状態が変化する経緯）についての誤差（エラー）を足し合わせたものをパスメトリックという量で表現している。また、ブランチメトリックは、情報の理想点（情報の移動に伴うエラーを有さず、情報が移動した時点でも元の状態を維持している点）と実際に受信された点（情報の移動に伴うエラーを有している点）との差、すなわち理想点からのエラー量を表現している。

パスメトリックとブランチメトリックを加算することで、任意の情報系列の確からしさを量で表現することができ、その値の一番小さい情報系列を一番正しい情報系列と判断して、受信データとして採用する方法がビタビ復号手法である。ＡＣＳ回路はビタビ復号手法の機能を実現するものである。

ＡＣＳ回路ではサンプリングしたデータによるブランチメトリック値を、データサンプリングごとに判断する必要がある。ここで、データサンプリングは、クロック周波数のサイクルごとに行われ、各サイクルにＡＣＳ回路での判断を必ず実行する必要があり、ＡＣＳ回路は必ず１サイクルの間に論理演算を完了しなければならないという制限がある。従って、通信システムの中では、このＡＣＳ回路がその動作周波数を決定付ける非常に重要な要素ということになる。

通信システムにおいては、データサンプリング間隔を短くすることで、同一の時間でより多数のデータを送信することができるので、データサンプリング間隔は短くしたい、すなわち動作周波数サイクルの時間を短くしたいという要求があり、ＡＣＳ回路の動作の高速化が、通信システムの性能を向上させる上で非常に重要である。

＜ＡＣＳ回路へのスキャンフリップフロップ回路の適用例＞
次に、以上説明したＡＣＳ回路にスキャンテストを行う場合の、ＡＣＳ回路へのスキャンフリップフロップ回路の適用例について図２を用いて説明する。

図２においては、図１に示したＡＣＳ回路にスキャンフリップフロップ回路９０を適用した場合の半導体装置１０００の構成を示し、図１に示したＡＣＳ回路と同一の構成については同一の符号を付し、重複する説明は省略する。

図２に示すように、スキャンフリップフロップ回路９０は、２入力選択回路３０Ｂとフリップフロップ回路１１とを備えている。図示しない制御回路からスキャン入力端子ＳＩＴを介して与えられたテスト信号ＳＩは、複数のスキャンフリップフロップ回路ＳＦＦａ〜ＳＦＦｎ（前段のスキャンフリップフロップ）を介して２入力選択回路３０Ｂの入力部Ａに与えられ、２入力選択回路３０Ａの出力が入力部Ｂに与えられる。また、図示しない制御回路から制御入力部ＳＡに与えられる制御信号ＳＭに基づいて、入力部ＡおよびＢに入力される信号の一方を出力部Ｄから出力する。フリップフロップ回路１１は、２入力選択回路３０Ｂからの出力を入力部Ｄに受け、クロック入力ＣＫに与えられるクロック信号ＣＬＫのタイミングでフリップフロップ動作を実行して、出力部Ｑから出力する。出力部Ｑの出力は、半導体装置内の他の回路に与えられるとともに、複数のスキャンフリップフロップ回路ＳＦＦｎ＋１（次段のスキャンフリップフロップ）〜ＳＦＦｚを介して、スキャン出力端子ＳＯＴからテスト出力ＳＯとして外部に出力される。

このように、スキャンフリップフロップ回路９０を適用することで、ＡＣＳ回路には、遅延要素として２入力選択回路３０Ｂおよびフリップフロップ回路１１が加わることになり、フリップフロップ回路を利用したテストに比べて、少なくとも２入力選択回路３０Ｂの分だけ遅延時間が増加することになる。

＜Ａ．実施の形態１＞
以下、図３〜図５を用いて、本発明に係る実施の形態１のスキャンフリップフロップ回路について説明する。

図３は標準セル（設計システムのライブラリに登録される設計データ）として構成されるセレクタ付きスキャンフリップフロップ回路１００の構成を示すブロック図である。図３に示すように、セレクタ付きスキャンフリップフロップ回路１００は、３つの入力信号から１つの信号を選択する３入力選択回路１０とフリップフロップ回路１１とを備えている。

３入力選択回路１０は、図示しない制御回路から与えられる制御信号ＳＭおよびテスト信号ＳＩが、それぞれ制御入力部ＳＡおよび入力部Ａに与えられ、図示しない２つの加算器（図２に示した加算器４ａおよび４ｂに相当）での加算結果に相当する出力信号Ｄ１およびＤ２が、それぞれ入力部Ｂおよび入力部Ｃに与えられ、図示しない比較器（図２に示した比較器５に相当）から出力され、出力信号Ｄ１およびＤ２にそれぞれに対応付けされた２値の信号であるセレクト信号ＳＥＬ１がセレクタ入力部ＳＬに与えられる。そして、制御信号ＳＭおよびセレクト信号ＳＥＬ１に基づいて、入力部Ａ〜Ｃに入力される信号の何れかを出力部Ｄから出力する。

フリップフロップ回路１１は、３入力選択回路１０からの出力を入力部Ｄに受け、クロック入力ＣＫに与えられるクロック信号ＣＬＫのタイミングでフリップフロップ動作を実行して、出力部Ｑから出力する。

図４には３入力選択回路１０の論理値表を示す。
図４に示すように、制御信号ＳＭの論理値が”１”（有意状態）の場合は、システムＬＳＩに対するスキャンテストであるものとして、セレクト信号ＳＥＬ１の論理値に無関係にテスト信号ＳＩを選択して出力部Ｄから出力する。一方、制御信号ＳＭの論理値が”０”（非有意状態）の場合は、システムＬＳＩが通常動作であるものとして、セレクト信号ＳＥＬ１の論理値が”１”の場合は、信号Ｄ１を選択して出力部Ｄから出力し、セレクト信号ＳＥＬ１の論理値が”０”の場合は、信号Ｄ２を選択して出力部Ｄから出力するように構成されている。

なお、図３においては、セレクタ付きスキャンフリップフロップ回路１００は、３入力選択回路１０とフリップフロップ回路１１とで構成されるものとして説明したが、図４に示した論理値表を満たす機能を有する回路であれば構成は限定されない。

図５は、標準セルとして構成されるセレクタ付きスキャンフリップフロップ回路１００のシンボル図であり、これがＬＳＩ設計時に利用される自動配置配線ツールが扱う基本単位となる。

以上説明したように、セレクタ付きスキャンフリップフロップ回路１００は、図２に示したＡＣＳ回路の２入力選択回路３０Ａの機能と、スキャンパス用の２入力選択回路３０Ｂの機能とをマージした３入力選択回路１０と、フリップフロップ回路１１とを標準セル内に備えるので、論理的な遅延要素となる選択回路の個数を削減して論理遅延を低減できるとともに、２入力選択回路３０Ａと３０Ｂとの間の配線が不要となり、配線遅延を低減することができる。このため、ＡＣＳ回路を有するシステムＬＳＩに対してもスキャンテストの導入が可能となる。

＜Ｂ．実施の形態２＞
次に、図６および図７を用いて、本発明に係る実施の形態２のスキャンフリップフロップ回路について説明する。

図６はセレクタ付きスキャンフリップフロップ回路２００の構成を示すブロック図であり、図３に示した３入力選択回路１０の代わりに、３個の２入力選択回路３０ａ、３０ｂおよび３０ｃ（第１、第２および第３の２入力選択回路）を備えている。なお、図３に示したセレクタ付きスキャンフリップフロップ回路１００と同一の構成については同一の符号を付し、重複する説明は省略する。

選択回路３０ａ〜３０ｃは、制御入力部ＳＡに与えられる信号の論理値が”１”の場合に、入力部Ａに与えられる信号を出力部Ｄに出力し、制御入力部ＳＡに与えられる信号の論理値が”０”の場合に入力信号Ｂを出力部Ｄに出力する回路である。

セレクタ付きスキャンフリップフロップ回路２００においては、図示しない制御回路から与えられる制御信号ＳＭが、２入力選択回路３０ｂおよび３０ｃのそれぞれの制御入力部ＳＡに与えられ、図示しない制御回路から与えられるテスト信号ＳＩが、２入力選択回路３０ｂおよび３０ｃのそれぞれの入力部Ａに与えられ、図示しない２つの加算器（図２に示した加算器４ａおよび４ｂに相当）からの出力信号Ｄ１およびＤ２が、それぞれ２入力選択回路３０ｂおよび３０ｃの入力部Ｂに与えられる。

そして、２入力選択回路３０ｂおよび３０ｃの出力が、２入力選択回路３０ａの入力部ＡおよびＢにそれぞれ与えられ、図示しない比較器（図２に示した比較器５に相当）から力されるセレクト信号ＳＥＬ１が、２入力選択回路３０ａの制御入力部ＳＡに与えられる。

２入力選択回路３０ｂおよび３０ｃでは、それぞれ制御信号ＳＭに基づいて、入力部ＡおよびＢに入力される信号の何れかを出力部Ｄから出力し、２入力選択回路３０ａでは、セレクト信号ＳＥＬ１に基づいて、入力部ＡおよびＢに入力される信号の何れかを出力部Ｄから出力する。なお、テスト時には制御信号ＳＭの論理値が有意状態（ここでは”１”）となって、２入力選択回路３０ｂおよび３０ｃからは、共にテスト信号ＳＩが出力され、２入力選択回路３０ａに入力される。この場合、２入力選択回路３０ａでは、セレクト信号ＳＥＬ１に基づいて入力部ＡおよびＢのどちらに与えられた信号を選択しても、テスト信号ＳＩを出力することになるので、制御信号ＳＭの論理値が”１”の場合は、セレクト信号ＳＥＬ１の論理値に無関係にテスト信号ＳＩを選択して出力部Ｄから出力する動作をすることになる。

フリップフロップ回路１１は、２入力選択回路３０ａからの出力を入力部Ｄに受け、クロック入力ＣＫに与えられるクロック信号ＣＬＫのタイミングでフリップフロップ動作を実行して、出力部Ｑから出力する。

なお、図６に示すセレクタ付きスキャンフリップフロップ回路２００を標準セルとして構成する場合のシンボル図は、図５と同様である。また、２入力選択回路３０ａ〜３０ｃおよびフリップフロップ回路１１は対応する機能を実現できる回路であれば構成は限定されない。

ここで、比較のために、図２に示したＡＣＳ回路にスキャンフリップフロップ回路を適用した構成における、２入力選択回路３０Ａおよび３０Ｂとフリップフロップ回路１１とを抜粋して図７に示す。

図７に示す構成においては、セレクト信号ＳＥＬ１によって選択された信号Ｄ１あるいはＤ２を、制御信号ＳＭによって制御される２入力選択回路３０Ｂを介してフリップフロップ回路１１に与えるので、セレクト信号ＳＥＬ１の決定後、２個の論理ブロックを介することになり、論理遅延が大きくなる。

すなわち、ＡＣＳ回路は、加算器４ａおよび４ｂにより信号Ｄ１およびＤ２が決定した後に、比較器５において信号Ｄ１およびＤ２の比較を実施してセレクト信号ＳＥＬ１を生成するので、セレクト信号ＳＥＬ１は、信号Ｄ１およびＤ２に比較して時間的に遅く決定される。図７に示す構成においては、時間的に遅く決定されるセレクト信号ＳＥＬ１から、さらに２個の論理ブロックを介することになる。一方、図６に示すセレクタ付きスキャンフリップフロップ回路２００では、セレクト信号ＳＥＬ１に比べて比較的早いタイミングで決定される信号Ｄ１およびＤ２のそれぞれを、制御信号ＳＭによって制御される２入力選択回路３０ｂおよび３０ｃにまず与える構成を採る。そして、当該２入力選択回路３０ｂおよび３０ｃを、セレクト信号ＳＥＬ１で制御される２入力選択回路３０ａの前段に配置しておくことで、時間的に遅く決定されるセレクト信号ＳＥＬ１の決定後、１個の論理ブロックを介することでフリップフロップ回路１１に与えることができる。

このため、論理遅延の増加要因となっていたスキャンテスト用の選択回路を実質的に削除したものと同じ構成となり、セレクト信号ＳＥＬ１の決定後に発生する遅延を抑制することができ、ＡＣＳ回路を有するシステムＬＳＩに対してもスキャンテストの導入が可能となる。

また、テスト信号ＳＩは、制御信号ＳＭに比べて少ない論理ブロックを経てＡＣＳ回路に与えられるので、制御信号ＳＭとテスト信号ＳＩとでは遅延時間に差が生じる可能性がある。この場合、ホールドエラーが発生する可能性があるが、セレクタ付きスキャンフリップフロップ回路２００においては、テスト信号ＳＩから見た場合、フリップフロップ回路１１までの論理ブロックの個数が、図７に示す構成に比べて多くなっているため、スキャンフリップフロップ回路に特有なホールドエラーに対するマージンが増える構成となっており、ホールドエラーを抑制できるという効果もある。

＜Ｃ．実施の形態３＞
次に、図８を用いて、本発明に係る実施の形態３のスキャンフリップフロップ回路について説明する。

図８はセレクタ付きスキャンフリップフロップ回路３００の構成を示すブロック図であり、図３に示した３入力選択回路１０の代わりに、トライステート回路４０および２つの入力信号から１つの信号を選択する２入力選択回路３０を備えている。

トライステート回路４０は、図示しない制御回路から与えられるテスト信号ＳＩおよび制御信号ＳＭが、それぞれ入力部ＩおよびＥＮに与えられ、制御信号ＳＭの論理値が”１”の場合に、テスト信号ＳＩを出力部Ｏから出力し、制御信号ＳＭの論理値が”０”の場合には、信号を出力しない、すなわち出力部Ｏをオープン状態あるいは高抵抗（ハイインピーダンス）の状態にする回路である。そのため、制御信号ＳＭの論理値が”０”の場合には、トライステート回路４０は他の回路の動作に影響を与えない状態になる。

２入力選択回路３０の入力部ＡおよびＢには、図示しない２つの加算器（図２に示した加算器４ａおよび４ｂに相当）からの出力信号Ｄ１およびＤ２がそれぞれ与えられ、図示しない比較器（図２に示した比較器５に相当）から入力されるセレクト信号ＳＥＬ１が、２入力選択回路３０の制御入力部ＳＡに与えられる。

２入力選択回路３０の出力部Ｄおよびトライステート回路４０の出力部Ｏはフリップフロップ回路１１の入力部Ｄに共通に接続されている。

なお、図８に示すセレクタ付きスキャンフリップフロップ回路３００を標準セルとして構成する場合のシンボル図は、図５と同様である。また、トライステート回路４０および２入力選択回路３０およびフリップフロップ回路１１は対応する機能を実現できる回路であれば構成は限定されない。

セレクタ付きスキャンフリップフロップ回路３００においては、制御信号ＳＭが論理値”１”の場合には、トライステート回路４０の出力と２入力選択回路３０の出力とが衝突することになるが、その場合にはトライステート回路４０の出力が優位となるように、トライステート回路４０の出力の駆動能力を２入力選択回路３０の出力の駆動能力より大きく設定しておく。大規模集積回路における駆動能力とは回路を構成するトランジスタの電流を流す能力（電流駆動能力）であり、最近の大規模集積回路の大半を占めるＣＭＯＳ構造のトランジスタでは、ゲート幅の長さによって電流駆動能力が規定される。従って、トライステート回路４０の出力トランジスタのゲート幅を、２入力選択回路３０の出力トランジスタのゲート幅より大きくしておくことで、制御信号ＳＭの論理値が”１”の場合には、セレクト信号ＳＥＬ１、信号Ｄ１およびＤ２の値に関わらず、テスト信号ＳＩの値がフリップフロップ回路１１に入力することになる。

なお、セレクタ付きスキャンフリップフロップ回路３００は、標準セルとして構成されているため、トライステート回路４０の出力トランジスタのゲート幅と、２入力選択回路３０の出力トランジスタのゲート幅をどのように調節しておくかは回路設計時に十分に調整可能である。

次に、セレクタ付きスキャンフリップフロップ回路３００の動作および効果について説明する。制御信号ＳＭの論理値が”０”の場合、すなわちシステムＬＳＩの通常動作時には、トライステート回路４０は他の回路の動作に影響を与えない状態となっているので、スキャンテスト用の回路が存在しない場合と同様の遅延時間での動作が実現できる。また、２入力選択回路３０とフリップフロップ回路１１とを標準セル内に備えるので、両者の間の配線を短くすることが可能となり、配線遅延を低減することができる。このため、ＡＣＳ回路を有するシステムＬＳＩに対してもスキャンテストの導入が可能となる。

一方、制御信号ＳＭの論理値が”１”の場合、すなわちシステムＬＳＩのテスト時のスキャンパス動作時には、トライステート回路４０の出力が優位となるので、トライステート回路４０から出力されるテスト信号ＳＩがフリップフロップ回路１１に与えられることになる。この場合、トライステート回路４０の出力と２入力選択回路３０の出力とが衝突し、トライステート回路４０の出力が優位となってフリップフロップ回路１１に与えられるまでに時間がかかるので、クロック信号のサイクルを長くして対処することとなり、論理動作は遅くなる。しかし、システムＬＳＩのスキャンテスト時の動作速度は、通常動作時のように速くする必要ないでの問題は生じない。

また、テスト信号ＳＩは、制御信号ＳＭに比べて少ない論理ブロックを経てＡＣＳ回路に与えられるので、制御信号ＳＭとテスト信号ＳＩとでは遅延時間に差が生じる可能性がある。この場合、ホールドエラーが発生する可能性があるので、テスト信号ＳＩを意図的に遅延させるような調整を行うこともあるが、セレクタ付きスキャンフリップフロップ回路３００では、上述したようにテスト信号ＳＩがフリップフロップ回路１１に与えられるまでに時間がかかるので、ホールドエラーを抑制できる効果もある。

以上説明したように、本発明に係る実施の形態１〜３のスキャンフリップフロップ回路を利用すると、ＡＣＳ回路をＥＤＡツールを利用して自動設計する場合に、スキャンテストのための構成による遅延を低減することができ、ＡＣＳ回路の動作速度の低下を抑制して、ＡＣＳ回路に対するスキャンテストの適用が可能となるため故障検出率を向上させることができる。

一方、スキャンパス側のパス遅延は大きくなるので、設計の最終段階で発生するスキャンフリップフロップ間のホールドエラーを回避することも可能となり、スキャンパス間のホールドエラー防止用の遅延素子等を設定する必要がなくなって、設計効率が非常に高くなる。同時に上記遅延素子が不要になることによる回路面積の削減にも効果がある。

ＡＣＳ回路を説明するブロック図である。 ＡＣＳ回路へのスキャンフリップフロップ回路の適用例を示すブロック図である。 本発明に係る実施の形態１のスキャンフリップフロップ回路の構成を示すブロック図である。 本発明に係る実施の形態１のスキャンフリップフロップ回路の３入力選択回路の論理値表を示す図である。 本発明に係る実施の形態１のスキャンフリップフロップ回路のシンボル図である。 本発明に係る実施の形態２のスキャンフリップフロップ回路の構成を示すブロック図である。 本発明に係る実施の形態２のスキャンフリップフロップ回路の特徴を説明するためのブロック図である。 本発明に係る実施の形態３のスキャンフリップフロップ回路の構成を示すブロック図である。

符号の説明

４ａ，４ｂ 加算器、５ 比較器、１１ フリップフロップ回路、１０ ３入力選択回路、３０，３０ａ〜３０ｃ ２入力選択回路、４０ トライステート回路。

Claims (10)

1. 第１および第２の信号と、テスト信号とが入力され、何れか１つを選択して出力する３入力選択回路と、
   前記３入力選択回路の出力を受けて記憶するフリップフロップ回路と、を備える標準セル。
2. 前記３入力選択回路は、半導体集積回路のテスト時に有意となる制御信号と、前記第１および第２の信号にそれぞれに対応付けされたセレクト信号とに基づいて選択動作を実行し、
   前記制御信号が有意状態である場合は、前記セレクト信号に無関係に前記テスト信号を選択して出力し、
   前記制御信号が非有意状態である場合は、前記セレクト信号に応じて前記第１および第２の信号の何れかを選択して出力する、請求項１記載の標準セル。
3. 第１ないし第３の２入力選択回路と、
   前記第１の２入力選択回路の出力を受けて記憶するフリップフロップ回路と、を備え、
   前記第２の２入力選択回路は、第１の信号と、テスト信号とが入力され、半導体集積回路のテスト時に有意となる制御信号に基づいて一方を選択して出力し、
   前記第３の２入力選択回路は、第２の信号と、前記テスト信号とが入力され、前記制御信号に基づいて一方を選択して出力し、
   前記第１の２入力選択回路は、前記第２および第３の２入力選択回路からの出力が入力され、前記第１および第２の信号にそれぞれに対応付けされたセレクト信号に基づいて一方を選択して出力する、標準セル。
4. 第１および第２の信号が入力され、前記第１および第２の信号にそれぞれに対応付けされたセレクト信号に基づいて、一方を選択して出力する２入力選択回路と、
   前記半導体集積回路のテスト時に有意となる制御信号に基づいて、テスト信号を出力するか、あるいはその出力部をハイインピーダンス状態とするトライステート回路と、
   前記２入力選択回路および前記トライステート回路の出力を受けて記憶するフリップフロップ回路と、を備え、
   前記トライステート回路は、前記テスト時には前記テスト信号を出力し、その出力の駆動能力は、前記２入力選択回路の出力の駆動能力より大きく設定される、標準セル。
5. ＡＣＳ回路と、
   前記ＡＣＳ回路から出力される第１の加算結果および第２の加算結果と、テスト信号とが入力され、何れか１つを選択して出力する３入力選択回路と、
   前記３入力選択回路の出力を受けて記憶するフリップフロップ回路と、
   を備える半導体装置。
6. 前記３入力選択回路は、テスト制御信号と、前記ＡＣＳ回路から出力される前記第１の加算結果と前記第２の加算結果との比較結果、とに基づいて選択動作を実行する、請求項５記載の半導体装置。
7. ＡＣＳ回路と、
   第１ないし第３の２入力選択回路と、
   前記第１の２入力選択回路の出力を受けて記憶するフリップフロップ回路と、
   を備え、
   前記第２の２入力選択回路は、前記ＡＣＳ回路から出力される第１の加算結果と、テスト信号とが入力され、テスト制御信号に基づいて一方を選択して出力し、
   前記第３の２入力選択回路は、前記ＡＣＳ回路から出力される第２の加算結果と、前記テスト信号とが入力され、前記テスト制御信号に基づいて一方を選択して出力し、
   前記第１の２入力選択回路は、前記第２および第３の２入力選択回路からの出力が入力され、前記ＡＣＳ回路から出力される前記第１の加算結果と前記第２の加算結果との比較結果に基づいて一方を選択して出力する、半導体装置。
8. ＡＣＳ回路と、
   前記ＡＣＳ回路から出力される第１の加算結果および第２の加算結果が入力され、前記ＡＣＳ回路から出力される前記第１の加算結果と前記第２の加算結果との比較結果に基づいて、一方を選択して出力する２入力選択回路と、
   テスト制御信号に基づいて、テスト信号を出力するか、あるいはその出力部をハイインピーダンス状態とするトライステート回路と、
   前記２入力選択回路および前記トライステート回路の出力を受けて記憶するフリップフロップ回路と、を備え、
   前記トライステート回路の出力の駆動能力は、前記２入力選択回路の出力の駆動能力より大きく設定される、半導体装置。
9. 前記ＡＣＳ回路は、
   第１および第２の加算器と、
   前記第１および第２の加算器のそれぞれの出力を受け、加算値の大小を比較して、その結果を前記比較結果として出力する比較器とを備え、
   前記第１および第２の加算器は、パスメトリックとブランチメトリックとを加算して、それぞれの加算値を前記第１および第２の加算結果として出力する、請求項５ないし請求項８の何れかに記載の半導体装置。
10. 前記フリップフロップは、スキャンフリップフロップであり、
    前記テスト信号は、前段のスキャンフリップフロップから入力され、
    前記フリップフロップの出力は、次段のスキャンフリップフロップに入力される、
    請求項５ないし請求項９の何れかに記載の半導体装置。

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