JPH1078475A - テスト回路 - Google Patents

Abstract

(57)【要約】 【課題】 面積の利用効率の高いスキャンパスの構成を
提供する。 【解決手段】 通常モードにおいては、ロジックテスト
信号ＬＯＧＴＥＳＴ、ＲＡＭテスト信号ＲＡＭＴＥＳＴ
及びシフトモード信号ＳＭを“０”に設定する。ＲＡＭ
コア９１の書き込み動作及び読み出し動作はそれぞれ同
期式／非同期式で行われる。ロジックテストモードにお
いてはＲＡＭテスト信号ＲＡＭＴＥＳＴが“０”に、ロ
ジックテスト信号ＬＯＧＴＥＳＴが“１”に、それぞれ
設定される。ＲＡＭテストモードにおいては、ＲＡＭテ
スト信号ＲＡＭＴＥＳＴが“１”に、ロジックテスト信
号ＬＯＧＴＥＳＴが“０”に、それぞれ設定される。ロ
ジックテストにおけるロジック部８２，８３の間に介在
するスキャンパスとして、ＲＡＭテストにおいてＲＡＭ
コア９１の出力側に設けられるスキャンパスとして、い
ずれも同一のスキャンパス３ａが用いられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はスキャンパス、特
に非同期ＲＡＭコア及びロジック回路の周辺に設けられ
るスキャンパスに関する。

【０００２】

【従来の技術】図１６は、３つのロジック部８１〜８３
を含むロジック領域８０、およびロジック領域８０によ
って囲まれた非同期式のＲＡＭコア９１に対して、スキ
ャンパス１〜３を設けるスキャンテスト方式を用いたテ
スト手法を行うための構成を示すブロック図である。ス
キャンテスト方式では、チップの内部に存在するフリッ
プフロップ（ＦＦ）をスキャンフリップフロップ（ＳＦ
Ｆ）に置換し、スキャンパスを構成する。

【０００３】例えば図１６では、シリアルのスキャンイ
ン信号ＳＩ１からスキャンパス１〜３へと順次テストデ
ータを入力し、テスト実行後にはシリアルのスキャンア
ウト信号ＳＯとしてテスト結果を出力する。スキャンパ
ス１，２はＲＡＭコア９１と共にＲＡＭブロック９２を
構成している。

【０００４】図１７は、ＲＡＭブロック９２の詳細を示
す回路図である。スキャンパス１はスキャンフリップフ
ロップ１０〜１２によって、スキャンパス２はスキャン
フリップフロップ２０〜２２及びセレクタ２０３〜２２
３によって、それぞれ構成されている。スキャンフリッ
プフロップ１０〜１２，２０〜２２はいずれも制御信号
の値が“０”／“１”を採るに従って、それぞれ出力端
に接続される“０”入力端及び“１”入力端とを有する
セレクタと、このセレクタの出力に接続されたフリップ
フロップとから構成されている。

【０００５】図１８はスキャンフリップフロップ１０の
構成を例示する回路図である。スキャンフリップフロッ
プ１０はセレクタ１０１及びフリップフロップ１０２に
よって構成されているが、他のスキャンフリップフロッ
プも同様に構成できる。図１７においては全てのスキャ
ンフリップフロップ１０〜１２，２０〜２２の制御信号
としてシフトモード信号ＳＭが与えられる。

【０００６】通常の動作時においては、シフトモード信
号ＳＭは“０”に設定され、スキャンフリップフロップ
１０〜１２及びスキャンフリップフロップ２０〜２２は
全て通常のフリップフロップとして、それぞれＲＡＭコ
ア９１の入力側及び出力側において機能することにな
る。

【０００７】但し、出力側のスキャンパス２において、
スキャンフリップフロップ２０〜２２が実質的に機能す
る場合としない場合がある。これはスキャンフリップフ
ロップ２０〜２２とＲＡＭコア９１の出力とを選択的に
出力するセレクタ２０３，２１３，２２３の機能に依存
する。即ち、セレクタ２０３，２１３，２２３の制御信
号として与えられるテストモード信号ＴＥＳＴが値
“１”／“０”を採るのに対応して、ＲＡＭブロック９
２はその読み出し動作が同期式／非同期式となる。ここ
で「同期」とは、フリップフロップの動作等において当
然必要となる、図示されないクロックに対して「同期」
することを意味する。

【０００８】ロジック領域８０に対するテスト動作（ロ
ジックテスト）においてはシフトモード信号ＳＭ及びテ
ストモード信号ＴＥＳＴを“１”にすることにより、ス
キャンイン信号ＳＩはスキャンフリップフロップ１０〜
１２，２０〜２２を順次シフトし（スキャンモード）、
テストデータがスキャンフリップフロップ２０〜２２に
格納される。

【０００９】このテストデータはロジック部８２へと入
力される。スキャンパス１はロジック部８１の出力（テ
スト結果）を受けるので、スキャンフリップフロップ１
０〜１２にはこのテスト結果が格納される。

【００１０】

【発明が解決しようとする課題】このように、ロジック
テストにおいてはスキャンフリップフロップ１０〜１
２，２０〜２２のいずれもが用いられる。しかし、ＲＡ
Ｍブロック９２の機能として、書き込み動作が同期式で
あっても、読み出し動作が非同期式であることが要求さ
れる場合、通常動作時ではスキャンパス２０〜２２が実
質的に機能しない。またＲＡＭコア９１のみのテストを
行いたいときにはスキャンパス３を使用する必要がな
い。このためスキャンフリップフロップ２０〜２２若し
くはスキャンパス３がエリアオーバーヘッドとなり、面
積の利用効率が低いという問題点があった。

【００１１】本発明は係る問題点を解決するためになさ
れたもので、面積の利用効率の高いスキャンパスの構成
を提供することを目的としている。

【００１２】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは、第１乃至第３の回路に対して第１のテ
ストを行うテスト回路である。そして前記第１の回路の
出力及びスキャンイン信号を入力し、パラレルの態様の
第１の出力及びスキャン信号たる第２の出力を選択的に
出力する第１のスキャンパスと、前記第１のスキャンパ
スの前記第１の出力を入力する入力端群及び出力端群を
有する第４の回路と、前記第１のスキャンパスの前記第
１の出力と、前記第４の回路の出力とを選択的に前記第
２の回路に出力する選択手段と、前記第１のスキャンパ
スの第２の出力と、前記第２の回路の出力と、前記第４
の回路の出力とを入力し、これら３者の何れか一つを選
択的に前記第３の回路に出力する第２のスキャンパスと
を備える。しかも、前記第４の回路に対して第２のテス
トをも行う。

【００１３】この発明のうち請求項２にかかるものは、
請求項１記載のテスト回路であって、前記第２のスキャ
ンパスはデータ圧縮機能を有する。

【００１４】この発明のうち請求項３にかかるものは、
請求項２記載のテスト回路であって、前記第２のスキャ
ンパスは、前記第４の回路の出力を選択的に前記第３の
回路に与える場合にＭＩＳＲ回路を構成する。

【００１５】この発明のうち請求項４にかかるものは、
請求項３記載のテスト回路であって、前記第２のスキャ
ンパスは前記第２の回路の出力に対してビット毎に設け
られ、前記データ圧縮機能を発揮するデータ圧縮回路か
らなり、前記データ圧縮回路の各々は前記第２の回路の
出力を受ける通常入力端と、前記スキャン信号が伝搬す
るスキャン入力端と、出力端とを含むスキャンフリップ
フロップと、前記スキャンフリップフロップの前記スキ
ャン入力端に接続された出力端と、前記出力端に選択的
に接続される第１及び第２の入力端とを含むセレクタ
と、前記セレクタの前記第１の入力端に出力する論理回
路とを有する。そして前記論理回路の各々は、自身に対
応する前記スキャンフリップフロップの出力を保持する
ループを、前記セレクタと共に形成し、前記第２のテス
トの結果が不良であれば前記スキャンフリップフロップ
に所定の論理を与え、前記スキャン信号は前記セレクタ
の前記第２の入力端を伝搬する。

【００１６】この発明のうち請求項５にかかるものは、
第１乃至第５の回路に対して第１のテストを行い、第５
の回路に対しては更に第２のテストをも行うテスト回路
である。そして前記第１の回路の出力及びスキャンイン
信号を入力し、パラレルの態様の第１の出力及びスキャ
ン信号たる第２の出力を選択的に出力し、前記第１の出
力は前記第２の回路に入力する第１のスキャンパスと、
前記第１のスキャンパスの前記第１の出力と、前記第２
の回路の出力とを選択的に前記第５の回路に出力する選
択手段と、前記第１のスキャンパスの第２の出力と、前
記第３の回路の出力と、前記第５の回路の出力とを入力
し、これら３者の何れか一つを選択的に前記第４の回路
に出力する第２のスキャンパスとを備える。

【００１７】

【発明の実施の形態】

実施の形態１．図１は本発明の実施の形態１の基本的な
考え方を示すブロック図である。スキャンパス１はロジ
ック領域８０のロジック部８１の出力と、スキャンイン
信号ＳＩ１とを入力し、制御信号たるシフトモード信号
ＳＭの制御を受ける。

【００１８】スキャンパス１の出力のうちスキャン信号
ＳＩ３ではない方は、ＲＡＭコア９１の入力端ＤＩ０〜
ＤＩ２へと入力する。

【００１９】従来の技術において示されたスキャンパス
２の代わりに、セレクタ４０〜４２が設けられている。
これらの“１”入力端にはそれぞれＲＡＭコア９１の入
力端ＤＩ０〜ＤＩ２が、“０”入力端にはそれぞれＲＡ
Ｍコア９１の出力端ＤＯ０〜ＤＯ２が、接続されてい
る。セレクタ４０〜４２の出力はロジック部８２に入力
する。セレクタ群４０〜４２はいずれもロジックテスト
信号ＬＯＧＴＥＳＴの制御を受け、その値が“０”か
“１”かによって、ロジック部８２に与えられるのがス
キャンパス１の出力のうちのスキャン信号ＳＩ３ではな
い方なのか、ＲＡＭコア９１の出力なのかが決定され
る。

【００２０】スキャンパス３ａは従来の技術のスキャン
パス３に対応した位置に配せられており、ロジック部８
２とロジック部８３との間に介在し、スキャンパス１と
直列に接続されている。スキャンパス３ａは、それぞれ
が３つの入力Ａ，Ｂ，Ｃを選択的に１つ出力するセレク
タ３００〜３０２と、フリップフロップ３１０〜３１２
からなる。セレクタ３００〜３０２はいずれもＲＡＭテ
スト信号ＲＡＭＴＥＳＴと、シフトモード信号ＳＭの両
方の制御を受ける。入力Ａにはシフトされるべきスキャ
ン信号が与えられる。また入力Ｂにはロジック部８２の
出力が与えられる。そして、入力ＣにはＲＡＭコア９１
の出力が与えられる。

【００２１】図２は本発明の実施の形態１の具体的構成
を示すブロック図である。図１で示されたセレクタ３０
０〜３０２はそれぞれがＲＡＭテスト信号ＲＡＭＴＥＳ
Ｔとシフトモード信号ＳＭとを制御信号とする２入力１
出力のセレクタの対で構成することができる。そして図
１８に例示されるように、２入力１出力のセレクタとフ
リップフロップの対はスキャンフリップフロップを構成
するので、結局セレクタ３００とフリップフロップ３１
０の組み合わせは、ＲＡＭテスト信号ＲＡＭＴＥＳＴで
制御されるセレクタ３２０と、シフトモード信号ＳＭで
制御されるスキャンフリップフロップ３３０との組み合
わせで実現することができる。同様にしてセレクタ３０
１，３０２とフリップフロップ３１１，３１２との組み
合わせは、セレクタ３２０，３２２とスキャンフリップ
フロップ３３１，３３２との組み合わせで構成すること
ができる。

【００２２】スキャンフリップフロップ３３０〜３３２
の“１”入力端はスキャン信号が伝搬するスキャン入力
端であり、“０”入力端はスキャンフリップフロップ３
３０〜３３２が通常のフリップフロップとして機能する
場合の入力を受ける通常入力端である。

【００２３】図２に示された構成は以下の３つのモード
で動作する。 通常モード；このモードにおいては、ロジックテスト
信号ＬＯＧＴＥＳＴ、ＲＡＭテスト信号ＲＡＭＴＥＳＴ
及びシフトモード信号ＳＭを“０”に設定する。シフト
モード信号ＳＭを“０”に設定するので、スキャンパス
１を構成するスキャンフリップフロップ１０〜１２が有
するフリップフロップ（図１７及び図１８参照。例えば
フリップフロップ１０２）はＲＡＭコア９１へと同期式
に入力を与える。また、ロジックテスト信号ＬＯＧＴＥ
ＳＴが“０”であるのでセレクタ４０〜４２はＲＡＭコ
ア９１の出力をロジック部８２に非同期式に与える。即
ち、ＲＡＭコア９１に対する書き込み動作が同期式であ
り、読み出し動作が非同期式である。

【００２４】そしてＲＡＭテスト信号ＲＡＭＴＥＳＴが
“０”であるのでセレクタ３２０〜３２２はロジック部
８２の出力をスキャンフリップフロップ３３０〜３３２
に伝達し、シフトモード信号ＳＭが“０”であるのでス
キャンフリップフロップ３３０〜３３２はロジック部８
２とロジック部８３との間に介在する通常のフリップフ
ロップとして機能する。従って、従来の技術において行
われる通常動作と同じ動作が、しかもそれぞれ同期式／
非同期式の、書き込み動作及び読み出し動作が本実施の
形態においても実現される。

【００２５】ロジックテストモード；このモードにお
いては、ＲＡＭテスト信号ＲＡＭＴＥＳＴが“０”に、
ロジックテスト信号ＬＯＧＴＥＳＴが“１”に設定され
る。ＲＡＭテスト信号ＲＡＭＴＥＳＴが“０”であるの
でセレクタ３２０〜３２２はロジック部８２の出力をス
キャンフリップフロップ３３０〜３３２に伝達する。ま
た、ロジックテスト信号ＬＯＧＴＥＳＴが“１”に設定
されるので、スキャンパス１の出力の内、スキャン信号
ＳＩ３でない方は、ＲＡＭコア９１を回避してロジック
部８２へと与えられる。

【００２６】図３はこのモードにおける、図２の回路の
等価回路を示すブロック図である。ロジック部８１，８
２の間、及びロジック部８２，８３の間には、いずれも
シフトモード信号ＳＭで制御されるスキャンパス１，３
ａがそれぞれ設けられており、両者が直列に接続されて
１本のスキャンパスを構築している。従ってＲＡＭコア
９１を初期化する必要がなく、テストパターン数を削減
したロジックテストを行うことができる。

【００２７】ＲＡＭテストモード；このモードにおい
ては、ＲＡＭテスト信号ＲＡＭＴＥＳＴが“１”に、ロ
ジックテスト信号ＬＯＧＴＥＳＴが“０”に設定され
る。従ってセレクタ４０〜４２，３２０〜３２２は、Ｒ
ＡＭコア９１の出力をロジック部８２を回避して、スキ
ャンフリップフロップ３３０〜３３２に伝達する。

【００２８】図４はこのモードにおける、図２の回路の
等価回路を示すブロック図である。直列に接続されたス
キャンパス１，３ａがＲＡＭコア９１を囲んでいるの
で、ＲＡＭテストのみを行うことができる。

【００２９】以上に述べたように、本実施の形態によれ
ば、ロジックテストにおけるロジック部８２，８３の間
に介在するスキャンパスとして、ＲＡＭテストにおいて
ＲＡＭコア９１の出力側に設けられるスキャンパスとし
て、いずれも同一のスキャンパス３ａを用いることがで
き、従来の技術において設けられていたスキャンパス２
を必要としない。そして通常動作においては書き込み動
作及び読み出し動作がそれぞれ同期式／非同期式で行わ
れる。

【００３０】ロジックテスト信号ＬＯＧＴＥＳＴによっ
て制御されるセレクタ４０〜４２は従来の技術における
スキャンパス２と置換されるが、図１７を参照してわか
るように、スキャンフリップフロップ２０〜２２の分だ
け本実施の形態の方が構成要素が少なくて済む。従っ
て、エリアオーバーヘッドを小さくし、面積の利用効率
を悪化させることなくＲＡＭコアのみのテストを行うこ
とができる。

【００３１】図１、図２に示された回路において、スキ
ャンパス１，３ａの間に別途に新たなスキャンパスが挿
入されていても、またスキャンパス１とスキャンパス３
ａの接続順序が入れ替わっても、スキャン信号が伝達さ
れるので問題はない。

【００３２】実施の形態２．図５は本発明の実施の形態
２を示すブロック図である。図１を用いて実施の形態１
で説明された回路に対し、セレクタ４０〜４２がその
“０”入力端を自身の出力端に接続し、スキャンパス３
ａをスキャンパス３ｂで置換した構成を有している。

【００３３】スキャンパス３ｂはロジック部８２の出力
のビット毎に、ＡＮＤゲートＡｉ，ＥＸＯＲゲートＸ
ｉ、スキャンフリップフロップ３３ｉを備えている（ｉ
＝０，１，２）。更にＥＸＯＲゲートＸ３及びセレクタ
６をも備えている。そしてＡＮＤゲートＡ０〜Ａ２の第
１の入力端にはいずれもＲＡＭテスト信号ＲＡＭＴＥＳ
Ｔが与えられる。またＡＮＤゲートＡ０〜Ａ２の出力端
はそれぞれＸＯＲゲートＸ０〜Ｘ２の第１の入力端に接
続される。ＡＮＤゲートＡ０〜Ａ２の第２の入力端には
ＲＡＭコア９１の出力がビット毎に与えられる。

【００３４】ＸＯＲゲートＸ０の第２の入力端にはセレ
クタ６の出力が与えられる。また、ＸＯＲゲートＸ１，
Ｘ２の第２の入力端にはそれぞれスキャンフリップフロ
ップ３３０，３３１の出力が与えられる。セレクタ６の
“０”入力端にはスキャンパス１からスキャン信号ＳＩ
３が、“１”入力端にはＸＯＲゲートＸ３の出力が、そ
れぞれ与えられる。ＸＯＲゲートＸ３にはスキャンフリ
ップフロップ３３１，３３２の出力が与えられる。

【００３５】スキャンフリップフロップ３３０〜３３２
の“０”入力端にはロジック部８２の出力がビット毎
に、“１”入力端にはＸＯＲゲートＸ０〜Ｘ２の出力
が、それぞれ与えられる。

【００３６】図６は、本実施の形態の変形を示す回路図
であり、実施の形態１と同様に、ＲＡＭコア９１とロジ
ック部８２との間にセレクタ４０〜４２を介在させたも
のである。図６において、ロジックテスト信号ＬＯＧＴ
ＥＳＴを“０”に設定した場合が、図５に相当するとい
える。

【００３７】図５、図６に示された構成は以下の３つの
モードで動作する。 通常モード；このモードにおいては、シフトモード信
号ＳＭを“０”に設定する。図６に示された構成におい
ては更にロジックテスト信号ＬＯＧＴＥＳＴも“０”に
設定して図５と構成が等価となる。

【００３８】シフトモード信号ＳＭを“０”に設定する
ので、スキャンパス１はＲＡＭコア９１へと同期式に入
力を与える。また、シフトモード信号ＳＭが“０”であ
るので、スキャンフリップフロップ３３０〜３３２はロ
ジック部８２の出力を受け、ロジック部８３へと出力す
る通常のフリップフロップとして機能する。スキャンフ
リップフロップ３３０〜３３２の“１”入力端に与えら
れるデータはこのモードに寄与しないので、ＲＡＭテス
ト信号ＲＡＭＴＥＳＴはその値が問われない（Don't Ca
re）。

【００３９】以上のようにして、従来の技術において行
われる通常動作と同じ動作が、しかも書き込み動作及び
読み出し動作がそれぞれ同期式／非同期式で、本実施の
形態においても実現される。

【００４０】ロジックテストモード；このモードにお
いては、ＲＡＭテスト信号ＲＡＭＴＥＳＴが“０”に設
定される。まず図５に示された構成から説明する。

【００４１】図７は図５に示された構成においてＲＡＭ
テスト信号ＲＡＭＴＥＳＴが“０”に設定された場合の
等価回路を示すブロック図である。ＡＮＤゲートＡ０〜
Ａ２はその第２の入力端に与えられたデータに拘らずに
“０”を出力するので、ＥＸＯＲゲートＸ０〜Ｘ２はそ
の第２の入力端に与えられたデータを出力する。

【００４２】セレクタ６は、その“０”入力端に与えら
れるスキャン信号ＳＩ３を出力するので、スキャンフリ
ップフロップ３３０の“１”入力端にこれが与えられる
ことになる。スキャンフリップフロップ３３１，３３２
の出力に依存してＥＸＯＲゲートＸ３の出力は異なる
が、これはセレクタ６の“１”入力端に与えられるの
で、このモードには寄与しない。

【００４３】このようにして、スキャンパス１、ＲＡＭ
コア９１、ロジック部８２、スキャンパス３ｂ、ロジッ
ク部８３という順に並列のデータが伝搬し、ロジックテ
ストが行われる。

【００４４】一方、図６に示された本実施の形態の変形
においてはロジックテスト信号ＬＯＧＴＥＳＴが“１”
に設定される。よってスキャンパス１の出力の内、スキ
ャン信号ＳＩ３でない方は、ＲＡＭコア９１を回避して
ロジック部８２へと与えられる。

【００４５】従って、図５に示された構成と比較して、
ロジックテストにおいてＲＡＭコア９１を初期化する必
要がなく、ロジックテストのテストパターン数を削減す
ることができるという利点が付加される。

【００４６】ＲＡＭテストモード；このモードにおい
ては、ＲＡＭテスト信号ＲＡＭＴＥＳＴ及びシフトモー
ド信号ＳＭが“１”に設定される。シフトモード信号Ｓ
Ｍが“１”に設定されるので、ロジック部８２の出力は
このモードに寄与しない。従って、ロジック部８２に与
えられるデータもこのモードに寄与しないため、図６の
場合にはロジックテスト信号ＬＯＧＴＥＳＴの値は問わ
れない。

【００４７】図８はこのモードにおける、図５及び図６
の回路の等価回路を示すブロック図である。実施の形態
１と同様にＲＡＭコア９１を直列に接続されたスキャン
パス１，３ｂが囲んでいるので、ＲＡＭテストのみを行
うことができる。

【００４８】セレクタ６はＥＸＯＲゲートＸ３の出力を
ＥＸＯＲゲートＸ０の第２の入力端に与える。また、Ａ
ＮＤゲートＡ０〜Ａ２はそれぞれがその第２の入力端に
与えられたデータを出力するので、ＥＸＯＲゲートＸ０
〜Ｘ２の第１の入力端にはＲＡＭコア９１の出力が与え
られることになる。従って、ＸＯＲゲートＸ０〜Ｘ３及
びスキャンフリップフロップ３３０〜３３２は多入力デ
ータ圧縮回路としてよく用いられている多入力シグニチ
ャレジスタ（ＭＩＳＲ：Multi Input Shift Register）
回路を構成することになる。ＲＡＭコア９１から出力さ
れたＲＡＭテストの結果はこのＭＩＳＲ回路に取り込ま
れて圧縮される。

【００４９】簡単にＲＡＭテストの実行手順を示すと以
下のようになる。まずあらかじめ、ＲＡＭコア９１の
全アドレスに対してスキャンパス１からテストデータを
書き込む。またスキャンフリップフロップ３３０〜３
３２の記憶する内容を”０”に初期化しておく。これは
図５及び図６に示された状態で、ＲＡＭテスト信号ＲＡ
ＭＴＥＳＴ及びスキャン信号ＳＩ３を“０”に設定する
ことで実現できる。

【００５０】次にＲＡＭＴＥＳＴ＝“１”として図８に
示された回路を得て、ＲＡＭコア９１の全アドレスに
対してＲＡＭテストの結果であるデータの読み出しを行
う。このデータはＭＩＳＲ回路を構成しているスキャン
パス３ｂにおいて圧縮される。そしてＲＡＭＴＥＳＴ
＝“０”に再度設定し、スキャンパス３ｂに保持されて
いるテスト結果をスキャンアウト信号ＳＯとしてシフト
アウトする。

【００５１】このスキャンアウト信号ＳＯの内容と、テ
ストデータに対してあらかじめシミュレーションによっ
て得られているテスト結果と比較する（シグニチャ解
析）ことにより、ＲＡＭコア９１の故障を検出すること
ができる。

【００５２】このように、ＲＡＭコア９１の出力を取り
込むスキャンパス３ｂにデータ圧縮機能を備えるので、
実施の形態１ではＲＡＭテストにおいてアドレス毎にテ
スト結果をシフトアウトする必要があったが、本実施の
形態では全アドレスに対してテストを行った後に、テス
ト結果をシフトすることとなる。従って、本実施の形態
においても実施の形態１と同様に、スキャンフリップフ
ロップ２０〜２２の分だけ構成要素が少なくて済むとい
う効果に加え、更にテスト時間を短縮することができる
という効果がある。

【００５３】実施の形態３．図９は本発明の実施の形態
３を示すブロック図である。図１を用いて実施の形態１
で説明された回路に対し、セレクタ４０〜４２がその
“０”入力端を自身の出力端に接続し、スキャンパス３
ａをスキャンパス３ｃで置換した構成を有している。

【００５４】スキャンパス３ｃはロジック部８２の出力
及びＲＡＭコア９１の出力を受けるデータ圧縮回路３４
０〜３４２によって構成されている。これらはビット毎
に設けられているため、テスト結果から故障箇所を特定
することができる。

【００５５】データ圧縮回路３４ｉはゲート群Ｑｉと、
ロジック部８２の出力を受ける“０”入力端を有し、シ
フトモード信号ＳＭによって制御されるスキャンフリッ
プフロップ３３ｉと、スキャンフリップフロップ３３ｉ
の“１”入力端に接続される出力端を有するセレクタ３
２ｉとから構成されている。セレクタ３２０の“０”入
力端にはスキャン信号ＳＩ３が、セレクタ３２１，３２
２の“０”入力端にはそれぞれフリップフロップ３３
０，３３１の出力が与えられる。

【００５６】ゲート群Ｑｉはビット毎のＲＡＭコア９１
の出力、期待信号ＥＸＰ、比較制御信号ＣＭＰ、フリッ
プフロップ３３ｉの出力を入力し、セレクタ３２ｉの
“１”入力端へと出力する。

【００５７】また、セレクタ３２ｉは実施の形態１にお
いてはＲＡＭテスト信号ＲＡＭＴＥＳＴによって動作が
制御されていたが、本実施の形態においてはホールド信
号ＨＬＤによって動作が制御される。

【００５８】図１０はデータ圧縮回路３４０の詳細、特
にゲート群Ｑ０の詳細を示す回路図である。他のデータ
圧縮回路３４１，３４２についても同様の構成がなされ
る。かかる構成は例えば特開平８−９４７１８号公報の
図１１において開示されている。

【００５９】ゲート群ＱｉはそれぞれＸＯＲゲートＸ１
ｉ、ＮＡＮＤゲートＮ１ｉ及びＡＮＤゲートＡ１ｉから
構成されている。ＸＯＲゲートＸ１ｉの一対の入力端に
はＲＡＭコア９１の出力及び期待信号ＥＸＰが与えられ
る。ＮＡＮＤゲートＮ１ｉの一対の入力端にはＸＯＲゲ
ートＸ１ｉの出力及び比較制御信号ＣＭＰが与えられ
る。そしてＡＮＤゲートＡ１ｉの一対の入力端にはＮＡ
ＮＤゲートＮ１ｉの出力及びスキャンフリップフロップ
３３ｉの出力が与えられ、ＡＮＤゲートＡ１ｉはセレク
タ３２ｉの“１”入力端へと出力する。

【００６０】図１１は、本実施の形態の変形を示す回路
図であり、実施の形態１と同様に、ＲＡＭコア９１とロ
ジック部８２との間にセレクタ４０〜４２を介在させた
ものである。図１１において、ロジックテスト信号ＬＯ
ＧＴＥＳＴを“０”に設定した場合が、図９に相当する
といえる。

【００６１】図９、図１１に示された構成は以下の３つ
のモードで動作する。 通常モード；このモードにおいては、シフトモード信
号ＳＭを“０”に設定する。図１１に示された構成にお
いては更にロジックテスト信号ＬＯＧＴＥＳＴも“０”
に設定して図９と構成が等価となる。

【００６２】シフトモード信号ＳＭが“０”であるので
スキャンパス１はＲＡＭコア９１へと同期式に書き込み
を行う。またスキャンフリップフロップ３３０〜３３２
はロジック部８２の出力を受け、ロジック部８３へと出
力する通常のフリップフロップとして機能する。スキャ
ンフリップフロップ３３０〜３３２の“１”入力端に与
えられるデータはこのモードに寄与しないので、ホール
ド信号ＨＬＤはその値を問わない。

【００６３】以上のようにして、従来の技術において行
われる通常動作と同じ動作が、しかも書き込み動作及び
読み出し動作がそれぞれ同期式／非同期式で、本実施の
形態においても実現される。

【００６４】ロジックテストモード；このモードにお
いてはホールド信号ＨＬＤが“０”に設定される。まず
図９に示された構成から説明する。セレクタ３２０〜３
２２とフリップフロップ３３０〜３３２とが交互に直列
に接続されたパスが形成され、図７に示された構成と等
価な構成が得られ、実施の形態２のロジックテストモー
ドで説明された動作が本実施の形態でも実現される。

【００６５】一方、図１１に示された本実施の形態の変
形においては更にロジックテスト信号ＬＯＧＴＥＳＴが
“１”に設定される。よってスキャンパス１の出力の
内、スキャン信号ＳＩ３でない方は、ＲＡＭコア９１を
回避してロジック部８２へと与えられる。

【００６６】従って、図９に示された構成と比較して、
ロジックテストにおいてＲＡＭコア９１を初期化する必
要がなく、ロジックテストのテストパターン数を削減す
ることができるという利点が付加される。

【００６７】ＲＡＭテストモード；このモードにおい
ては、シフトモード信号ＳＭが“１”に設定される。よ
ってロジック部８２の出力はこのモードに寄与しない。
従って、ロジック部８２に与えれるデータもこのモード
に寄与せず、図１１の場合にはロジックテスト信号ＬＯ
ＧＴＥＳＴの値は問われないため、図９及び図１１のい
ずれの構成も、ＲＡＭテストモードにおける等価的な構
成は図１２に示されるようになる。

【００６８】例えばＲＡＭの全アドレスに”０”を書き
込んだ後、全アドレスから“０”を読み出すテストの具
体的手順を以下に簡単に示す。まずホールド信号ＨＬ
Ｄを“０”に設定してセレクタ３２０〜３２２とフリッ
プフロップ３３０〜３３２とが交互に直列に接続された
パスを形成する。ここでスキャンイン信号ＳＩ１を例え
ば“１”に設定し、フリップフロップ３３０〜３３２を
全て“１”に初期設定する。次にホールド信号ＨＬＤ
を“１”に設定して、ＡＮＤゲートＡ１ｉ、セレクタ３
２ｉ、フリップフロップ３３ｉでループを形成する。こ
のとき比較制御信号ＣＭＰを“０”に設定しておくこと
でＮＡＮＤゲートＮ１ｉは常に“１”を出力し、スキャ
ンフリップフロップ３３ｉの記憶する論理“１”がホー
ルドされる。その一方、スキャン信号ＳＩ１として
“０”を与え、ＲＡＭコア９１の全てのアドレスに
“０”を書き込む。そしてホールド信号ＨＬＤを
“１”に設定したまま、比較制御信号ＣＭＰを“１”に
する。このときまでに期待信号ＥＸＰには期待値“０”
を与えておき、ＲＡＭコア９１の読み出し動作を行う。

【００６９】例えばＲＡＭコア９１の出力端ＤＯ０に関
してみれば、ここに読み出されたデータはＸＯＲゲート
Ｘ１０において期待値と比較され、両者が同一か否かが
判断される。その結果はＮＡＮＤゲートＮ１０によって
反転されてＡＮＤゲートＡ１０へと与えられる。読み出
されたデータが期待値“０”と等しければＡＮＤゲート
Ａ０はスキャンフリップフロップ３３０に記憶されたデ
ータと同じ論理“１”をセレクタ３２０に与えるので、
スキャンフリップフロップ３３０の値は“１”のままで
ある。

【００７０】一方、読み出されたデータが期待値と異な
ればＡＮＤゲートＡ１０は常に“０”を出力するので、
一旦出力端ＤＯ０において故障が発見されれば、スキャ
ンフリップフロップ３３０にはその後“０”が記憶され
続けることとなる。他の出力端ＤＯ１，ＤＯ２に関して
も同様である。

【００７１】ついでホールド信号ＨＬＤを“０”に、
比較制御信号ＣＭＰを“０”にすることにより、テスト
実行時にスキャンフリップフロップ３３０〜３３２に格
納された値がその論理を保ちつつ、スキャンアウト信号
ＳＯとしてシフトされて得られる。そして正常ビットに
関しては“１”が、故障ビットに対しては“０”が検出
される。

【００７２】本実施の形態は実施の形態２と類似してデ
ータ圧縮機能を備える。更にテスト結果がビット毎に圧
縮されるので、故障箇所を特定することができるという
効果が付加される。

【００７３】実施の形態４．実施の形態１ないし実施の
形態３に示された構成は、ＲＡＭコア９１に対する書き
込み及びＲＡＭコア９１からの読み出しのいずれもが非
同期式で行われる場合にも適用することができる。

【００７４】図１３は本発明の実施の形態４を示すブロ
ック図である。ロジック領域８０はロジック部８１〜８
４を備えており、スキャンパス１はロジック部８１，８
４の間に、ＲＡＭコア９１はロジック部８４，８２の間
に、そしてスキャンパス３ｃはロジック部８２，８３の
間にそれぞれ介在している。

【００７５】スキャンパス１はロジック部８１の入力及
びスキャンイン信号ＳＩ１を受け、ロジック部８４へビ
ット毎の出力を、スキャン信号を伝達させる場合にはス
キャン信号ＳＩ３を、それぞれ出力する。

【００７６】セレクタ４０〜４２のそれぞれはロジック
部８４の出力を“０”入力端で受け、スキャンパス１の
出力の内、スキャン信号ＳＩ３でない方を“１”入力端
で受ける。セレクタ４０〜４２の出力は、ＲＡＭコア９
１への入力として機能する。セレクタ４０〜４２はＲＡ
Ｍテスト信号ＲＡＭＴＥＳＴによって制御される。

【００７７】スキャンパス３ａの構成は既に実施の形態
１において図１を用いて説明されたものと同一である。
スキャンパス３ａはセレクタ３００〜３０２の制御を行
うためのＲＡＭテスト信号ＲＡＭＴＥＳＴ及びシフトモ
ード信号ＳＭ、スキャン信号ＳＩ３の他、ロジック部８
２の出力、ＲＡＭコア９１の出力を受ける。ＲＡＭコア
９１の出力は、ロジック部８２の入力としても機能す
る。

【００７８】図１３に示された構成は、実施の形態１と
同様、以下の３つのモードで動作する。 通常モード；このモードにおいては、ＲＡＭテスト信
号ＲＡＭＴＥＳＴを“０”にし、セレクタ４０〜４２が
ロジック部８４の出力をＲＡＭコア９１の入力として伝
達する。また、セレクタ３００〜３０２がその入力Ｂ
（ロジック部８２の出力が与えられる）を出力するよう
に設定される。スキャンパス３ａが図２に示された構造
を有するのであれば、シフトモード信号ＳＭを“０”に
設定する。

【００７９】この場合には、ロジック部８４とＲＡＭコ
ア９１の間にフリップフロップが介在しないので、その
書き込み動作は非同期式である。一方、ＲＡＭコア９１
の出力はフリップフロップを介することなくロジック部
８２に与えられるのでその読み出し動作も非同期式とな
る。フリップフロップ３１０〜３１２はロジック部８
２，８３の間に介在する。

【００８０】ロジックテストモード；このモードにお
いては、ＲＡＭテスト信号ＲＡＭＴＥＳＴが“０”に、
またセレクタ３００〜３０２がシフトモード信号ＳＭの
値が“１”／“０”を採るのに従って、その入力Ａ（ス
キャン信号が伝達される），Ｂを出力するように設定さ
れる。

【００８１】この場合には、ロジック部８１，８４の間
にはスキャンパス１が、ロジック部８４，８２の間には
ＲＡＭコア９１が、ロジック部８２，８３の間にはスキ
ャンフリップフロップが、それぞれ介在することにな
る。よってシフトモード信号ＳＭの値を制御することに
より、スキャンイン信号ＳＩ１からテストデータを伝達
させ、テスト結果をシフトアウト信号ＳＯから得ること
ができる。

【００８２】ＲＡＭテストモード；このモードにおい
ては、ＲＡＭテスト信号ＲＡＭＴＥＳＴが“１”に設定
され、ロジック部８４を介することなくセレクタ４０〜
４２がスキャンパス１からの出力をＲＡＭコア９１の入
力として伝達する。またセレクタ３００〜３０２はその
入力Ｃ（ＲＡＭ９１の出力が与えられる）を出力するよ
うに設定されるので、スキャンパス３ａとＲＡＭコア９
１との間にはロジック部８２を介したデータのやりとり
はない。

【００８３】このようにしてＲＡＭコア９１はその入力
側にスキャンパス１からテストデータが与えられ、その
出力側からフリップフロップ３１０〜３１２にテスト結
果を与えるので、ＲＡＭコア９１のみをスキャンパス
１，３ａを用いてテストすることができる。

【００８４】以上のように本実施の形態によれば、ＲＡ
Ｍコア９１に対する書き込み／読み出し動作の何れもが
非同期式である場合においても、実施の形態１と同様の
効果を得ることができる。

【００８５】勿論、スキャンパス３ｂ，３ｃを用いるこ
とにより、実施の形態２及び実施の形態３と同様の効果
を得ることもできる。

【００８６】実施の形態５．図１４は本発明の実施の形
態５を示すブロック図であり、図１におけるスキャンパ
ス３ａをスキャンパス３へと一般化して表記している。
また、スキャンパス１がスキャンパス１ｄに置換されて
いる。

【００８７】図１５はスキャンパス１ｄの構成を示すブ
ロック図である。スキャンパス１ｄはスキャンフリップ
フロップ（例えば図１７に示されたスキャンフリップフ
ロップ１０〜１２）の直列接続からなる通常のスキャン
パス１ｅと、ＲＡＭテストに用いられるテストデータの
パターンを発生するデータパターン発生回路１０９と、
セレクタ１１０〜１１２を備えている。

【００８８】スキャンパス１ｅにはロジック部８１の出
力の他、スキャンイン信号ＳＩ１及びシフトモード信号
ＳＭが入力され、ビット毎の出力をセレクタ１１０〜１
１２の“０”入力端に、またスキャン信号ＳＩ３を出力
する。データパターン発生回路１０９にはＲＡＭテスト
信号ＲＡＭＴＥＳＴ及びシフトイン信号ＳＩ１が入力さ
れ、ビット毎にテストデータをセレクタ１１０〜１１２
の“１”入力端に出力する。

【００８９】ＲＡＭテスト信号ＲＡＭＴＥＳＴが“０”
の場合には、セレクタ１１０〜１１２の機能によって実
施の形態１と同様の機能を有する。一方、ＲＡＭテスト
信号ＲＡＭＴＥＳＴが“１”の場合、即ちＲＡＭテスト
が実行される場合においては、データパターン発生回路
１０９の出力がＲＡＭコア９１に与えられる（ＲＡＭテ
スト時においてはロジックテスト信号ＬＯＧＴＥＳＴが
“０”に設定されるので、セレクタ４０〜４２はセレク
タ１１０〜１１２の出力を他へ伝達しない）。

【００９０】データパターン発生回路１０９の好例とし
て、ＬＦＳＲ（Linear Feedback Shift Register）回路
を用いれば、エリアオーバーヘッドが小さいという利点
がある。データパターン発生回路１０９はＲＡＭテスト
信号ＲＡＭＴＥＳＴの値が“１”を採ることによってア
クティブとなり、スキャンイン信号ＳＩ１はＬＦＳＲ回
路の初期値設定に用いることができる。

【００９１】以上のように本実施の形態によれば、実施
の形態１で得られる効果に加えて、ＲＡＭテストに好適
なテストデータをＲＡＭテスト時にスキャンパス１ｄか
ら与えることができるという効果がある。

【００９２】勿論、スキャンパス３は、実施の形態２及
び実施の形態３に示されるように、テスト結果を圧縮す
る回路を備えていてもよい。

【００９３】その他の変形．上記数々の実施の形態にお
いて、種々の変形が可能である。例えばＲＡＭコア９１
自体は非同期式で書き込み／読み出しがなされるとして
説明されてきたが、ＲＡＭコア９１の自体の書き込み／
読み出しが同期設計されていても本発明を適用すること
ができる。

【００９４】特にすでにハードマクロ化された同期式の
ＲＡＭに対して、 ｉ）ＲＡＭ内部にテスト回路を付加したり、ｉｉ）ＲＡ
Ｍをスキャンパスで囲み、通常動作時はこれらのスキャ
ンパスをバイパスする必要がない。従って、ＲＡＭの再
設計、所要の面積の増加を回避してテスト容易化が実現
できるために本発明の効果は特に大きい。

【００９５】また各実施の形態において示されたＲＡＭ
コア９１をロジック回路に置換してもよい。そのロジッ
ク回路は一つの論理ブロックとして扱うことができ、テ
ストパターンがすでにライブラリ化されている場合に特
に効果が大きい。

【００９６】上記数々の実施の形態では、通常のデータ
とスキャン信号とを入力とするセレクタと、セレクタの
出力を入力とするフリップフロップで構成されたスキャ
ンフリップフロップで説明した（図１８）。

【００９７】例えば、通常のデータとスキャン信号とを
入力とし、通常動作用のクロックとスキャンクロックを
備えたスキャンフリップフロップに置き換えても上記数
々の実施の形態の効果は変わらない。

【００９８】例えば、レベル・センシティブ・スキャン
・デザイン（ＬＳＳＤ）に用いられるシフトレジスタラ
ッチに置き換えても上記数々の実施の形態の効果は変わ
らない。

【００９９】

【発明の効果】この発明のうち請求項１にかかるテスト
回路においては、選択手段が第４の回路の出力を選択
的に第２の回路に出力し、第２のスキャンパスが第２の
回路の出力を選択的に第３の回路に出力する場合には、
第１の回路、第１のスキャンパス、第４の回路、第２の
回路、第２のスキャンパス、第３の回路がこの順に接続
される。よって第４の回路の入力／出力はそれぞれ同期
式／非同期式で行われる。

【０１００】また、選択手段が第１のスキャンパスの
第１の出力を選択的に第２の回路に出力し、第２のスキ
ャンパスが第１のスキャンパスの第２の出力と、第２の
回路の出力との一方を選択的に第３の回路に与える場合
には、第１の回路、第１のスキャンパス、第２の回路、
第２のスキャンパス、第３の回路がこの順に接続されて
第１のテストが行われる。

【０１０１】更に、第２のスキャンパスが第４の回路
の出力を第３の回路に出力する場合には、選択手段の動
作に拘らず、第４の回路は第１及び第２のスキャンパス
によって囲まれる。よって第４の回路に対する第２のテ
ストを第２の回路が介在することなく行うことができ
る。

【０１０２】第１及び第２のテストの何れをも行わない
場合には第４の回路の入力／出力はそれぞれ同期式／非
同期式で行われる。そして第１及び第２のテストのいず
れを行う場合にも第２のスキャンパスが兼用して用いら
れるので、エリアオーバーヘッドを抑制しつつもこれら
２種の動作を行うことができる。しかも第１のテストを
行う際には第４の回路は介在しないので、第１乃至第３
の回路に対する第１のテストにおいて第４の回路の初期
化は必要ない。

【０１０３】この発明のうち請求項２にかかるテスト回
路によれば、第４の回路に対する第２のテストにおい
て、第４の回路に複数種の入力が与えられ、これに対す
る出力を調べる場合であっても、入力の種類毎にテスト
結果を第２のスキャンパスにおいてシフトアウトさせる
必要はない。複数種の全ての入力に対して第２のテスト
を行った後でテスト結果をシフトアウトさせればよいの
で、テスト時間を短縮することができるという効果が付
加される。

【０１０４】この発明のうち請求項３にかかるテスト回
路によれば、第４の回路に対する第２のテストが行われ
る際に、ＭＩＳＲ回路によってテスト結果の圧縮が行わ
れるので、シグニチャ解析によって第４の回路の良否を
判断することができる。

【０１０５】この発明のうち請求項４にかかるテスト回
路によれば、第４の回路の出力のビット毎に、第２のテ
ストの結果に一旦不良が存在すれば、論理回路によって
スキャンフリップフロップに所定の論理が固定されるの
で、不良が存在したことが記憶される。従って、圧縮さ
れたテスト結果の良否を得ることができる。

【０１０６】この発明のうち請求項５にかかるテスト回
路においては、選択手段が第２の回路の出力を選択的
に第５の回路に出力し、第２のスキャンパスが第３の回
路の出力を選択的に第４の回路に出力する場合には、第
１の回路、第１のスキャンパス、第２の回路、第５の回
路、第３の回路、第２のスキャンパス、第４の回路がこ
の順に接続される。よって第５の回路の入力／出力はい
ずれも非同期式で行われる。

【０１０７】また、選択手段が第２の回路の出力を選
択的に第２の回路に出力し、第２のスキャンパスが第１
のスキャンパスの第２の出力と、第３の回路の出力との
一方を選択的に第４の回路に与える場合には、第１の回
路、第１のスキャンパス、第２の回路、第５の回路、第
３の回路、第２のスキャンパス、第４の回路がこの順に
接続されて第１のテストが行われる。

【０１０８】更に、選択手段が第１のスキャンパスの
第１の出力を第５の回路に出力し、第２のスキャンパス
が第５の回路の出力を第４の回路に出力する場合には、
第５の回路は第１及び第２のスキャンパスによって囲ま
れる。よって第５の回路に対する第２のテストを第２及
び第４の回路が介在することなく行うことができる。

【０１０９】第１及び第２のテストの何れをも行わない
場合には第５の回路の入力／出力はいずれも非同期式で
行われる。そして第１及び第２のテストのいずれを行う
場合にも第２のスキャンパスが兼用して用いられるの
で、エリアオーバーヘッドを抑制しつつもこれら２種の
動作を行うことができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の基本的な考え方を示
すブロック図である。

【図２】 本発明の実施の形態１の具体的構成を示すブ
ロック図である。

【図３】 ロジックテストモードにおける、図２の回路
の等価回路を示すブロック図である。

【図４】 ＲＡＭテストモードにおける、図２の回路の
等価回路を示すブロック図である。

【図５】 本発明の実施の形態２を示すブロック図であ
る。

【図６】 本発明の実施の形態２の変形を示す回路図で
ある。

【図７】 ＲＡＭテスト信号ＲＡＭＴＥＳＴが“０”の
場合における、図５の回路の等価回路を示すブロック図
である。

【図８】 ＲＡＭテストモードにおける、図５及び図６
の回路の等価回路を示すブロック図である。

【図９】 本発明の実施の形態３を示すブロック図であ
る。

【図１０】 ゲート群Ｑ０の詳細を示す回路図である。

【図１１】 本発明の実施の形態３の変形を示す回路図
である。

【図１２】 ＲＡＭテストモードにおける、図９及び図
１１の回路の等価回路を示すブロック図である。

【図１３】 本発明の実施の形態４を示すブロック図で
ある。

【図１４】 本発明の実施の形態５を示すブロック図で
ある。

【図１５】 スキャンパス１ｄの構成を示すブロック図
である。

【図１６】 従来の技術を示すブロック図である。

【図１７】 ＲＡＭブロック９２の詳細を示す回路図で
ある。

【図１８】 スキャンフリップフロップ１０の構成を示
す回路図である。

【符号の説明】

ＤＩ０〜ＤＩ２ 入力端、ＤＯ０〜ＤＯ２ 出力端、４
０〜４２，３２０〜３２２ セレクタ、１，３，３ａ，
３ｂ，３ｃ スキャンパス、３４０〜３４２データ圧縮
回路、３３０〜３３２ スキャンフリップフロップ、Ｑ
０〜Ｑ２ ゲート群、８１〜８４ ロジック部、９１
ＲＡＭコア、ＳＩ１ スキャンイン信号、ＳＩ３ スキ
ャン信号。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１乃至第３の回路に対して第１のテス
   トを行うテスト回路であって、 前記第１の回路の出力及びスキャンイン信号を入力し、
   パラレルの態様の第１の出力及びスキャン信号たる第２
   の出力を選択的に出力する第１のスキャンパスと、 前記第１のスキャンパスの前記第１の出力を入力する入
   力端群及び出力端群を有する第４の回路と、 前記第１のスキャンパスの前記第１の出力と、前記第４
   の回路の出力とを選択的に前記第２の回路に出力する選
   択手段と、 前記第１のスキャンパスの第２の出力と、前記第２の回
   路の出力と、前記第４の回路の出力とを入力し、これら
   ３者の何れか一つを選択的に前記第３の回路に出力する
   第２のスキャンパスとを備え、 前記第４の回路に対して第２のテストをも行うテスト回
   路。
2. 【請求項２】 前記第２のスキャンパスはデータ圧縮機
   能を有する、請求項１記載のテスト回路。
3. 【請求項３】 前記第２のスキャンパスは、前記第４の
   回路の出力を選択的に前記第３の回路に与える場合にＭ
   ＩＳＲ回路を構成する、請求項２記載のテスト回路。
4. 【請求項４】 前記第２のスキャンパスは前記第２の回
   路の出力に対してビット毎に設けられ、前記データ圧縮
   機能を発揮するデータ圧縮回路からなり、 前記データ圧縮回路の各々は前記第２の回路の出力を受
   ける通常入力端と、前記スキャン信号が伝搬するスキャ
   ン入力端と、出力端とを含むスキャンフリップフロップ
   と、 前記スキャンフリップフロップの前記スキャン入力端に
   接続された出力端と、前記出力端に選択的に接続される
   第１及び第２の入力端とを含むセレクタと、 前記セレクタの前記第１の入力端に出力する論理回路と
   を有し、 前記論理回路の各々は、自身に対応する前記スキャンフ
   リップフロップの出力を保持するループを、前記セレク
   タと共に形成し、前記第２のテストの結果が不良であれ
   ば前記スキャンフリップフロップに所定の論理を与え、 前記スキャン信号は前記セレクタの前記第２の入力端を
   伝搬する、請求項２記載のテスト回路。
5. 【請求項５】 第１乃至第５の回路に対して第１のテス
   トを行うテスト回路であって、 前記第１の回路の出力及びスキャンイン信号を入力し、
   パラレルの態様の第１の出力及びスキャン信号たる第２
   の出力を選択的に出力し、前記第１の出力は前記第２の
   回路に入力する第１のスキャンパスと、 前記第１のスキャンパスの前記第１の出力と、前記第２
   の回路の出力とを選択的に前記第５の回路に出力する選
   択手段と、 前記第１のスキャンパスの第２の出力と、前記第３の回
   路の出力と、前記第５の回路の出力とを入力し、これら
   ３者の何れか一つを選択的に前記第４の回路に出力する
   第２のスキャンパスとを備え、 前記第５の回路に対して第２のテストをも行うテスト回
   路。