JP2003344500A - マクロテスト回路 - Google Patents

マクロテスト回路

Info

Publication number
JP2003344500A
JP2003344500A JP2002155506A JP2002155506A JP2003344500A JP 2003344500 A JP2003344500 A JP 2003344500A JP 2002155506 A JP2002155506 A JP 2002155506A JP 2002155506 A JP2002155506 A JP 2002155506A JP 2003344500 A JP2003344500 A JP 2003344500A
Authority
JP
Japan
Prior art keywords
scan
macro
test
circuit
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002155506A
Other languages
English (en)
Inventor
Koji Kanba
康二 神庭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2002155506A priority Critical patent/JP2003344500A/ja
Priority to DE60315922T priority patent/DE60315922T2/de
Priority to US10/446,122 priority patent/US7146549B2/en
Priority to EP03012093A priority patent/EP1367404B1/en
Publication of JP2003344500A publication Critical patent/JP2003344500A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C2029/3202—Scan chain

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 高機能マクロを含むＳＣＡＮテストにおい
て、テストパターン長を削減し且つテスト時間を短縮
し、然もスキャンフリップフロップ回路を有効に利用
し、その結果としてテストコストを下げることが可能な
マクロテスト回路を提供すること。 【解決手段】 マクロの端子にラッチ動作が可能なスキ
ャンフリップフロップ回路を接続し、該ラッチ動作が可
能なスキャンフリップフロップ回路により前記マクロの
端子のテストを行なうように構成したことにある。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マクロテスト回路
に関するものである。更に詳述すれば本発明は、マクロ
の端子にラッチ動作が可能なスキャンフリップフロップ
回路を接続し、このラッチ動作が可能なスキャンフリッ
プフロップ回路によってマクロの端子のテストが可能で
あるマクロテスト回路に関するものである。
【０００２】
【従来の技術】ＬＳＩの故障を検出するテストとしてス
キャンテストがある。図３は、従来のスキャンフリップ
フロップ回路を用いてメモリマクロの端子のテストをす
る手法を説明する概略構成図である。
【０００３】メモリマクロ３１は、メモリ部３２と、こ
れに接続される２つのラッチ回路３３、３４と、１つの
ＡＮＤ回路３５とから構成されている。端子Ａ、Ｂ、Ｃ
は入力端子、端子Ｄ、Ｅは出力端子である。ラッチ回路
３３、３４へのクロックパルス（単にクロック、或いは
ラッチパルスと称する場合もある）は端子Ｃから入力さ
れる。ラッチ回路３３、３４へのデータ入力は、それぞ
れ端子Ａと、端子Ｂとから入力される。そして、端子Ａ
と端子Ｂとから入力されるデータは、メモリマクロ３１
内で、ＡＮＤ回路３５を通り、端子Ｅに出力される。端
子Ａ、端子Ｂ、端子Ｅには、それぞれスキャンフリップ
フロップ（スキャンＦ／Ｆ、又はＳＣＡＮＦ／Ｆと略述
する場合もある）が接続されている。ここでは、端子Ａ
に接続されているスキャンＦ／ＦをスキャンＦ／Ｆ３
６、端子Ｂに接続されているスキャンＦ／Ｆをスキャン
Ｆ／Ｆ３７、端子Ｅに接続されているスキャンＦ／Ｆを
スキャンＦ／Ｆ３８と区別して記載する。
【０００４】端子のテストは以下の手順で行なう。ま
ず、スキャンＦ／Ｆ３６とスキャンＦ／Ｆ３７にテスト
データを設定し、それぞれ端子Ａと端子Ｂに入力する。
設定したテストデータはメモリマクロ３１内部のＡＮＤ
回路３５を通り、端子Ｅを介してスキャンＦ／Ｆ３８へ
転送される。このスキャンＦ／Ｆ３８へ転送されたデー
タを確認することにより、端子Ａと端子Ｂの故障を検出
することが可能となる。
【０００５】上記の手法に関連して、特開２００１−１
８３４２４号公報には、「スキャン手法を用いることが
可能なスタンダードセルブロックと、マクロブロック又
はＩＰ（Intellectual Property）から成るカスタムブ
ロックとを組み合わせた場合のブロック間の境界領域の
テストを容易化することが可能な集積回路の設計方法及
びこの手法を用いて設計された集積回路を提供するこ
と」を目的とするとして、「通常動作モードにおいて、
入カデータに対して所定処理を行い出力する集積回路に
スキャン手法を適用する設計方法であって、スキャンモ
ードが設定された場合、前記所定処理と同等又はより簡
易な処理を行い、前記入力データを出力するバイパス手
段とを付加する」技術が、又「通常動作モードにおい
て、入力オペランド及び入力オペコードを入力され、前
記入力オペコードにより指定される所定処理を行い、出
力オペランド及び出力オペコードの少なくともいずれか
一方を出力する集積回路にスキャン手法を適用する設計
方法であって、前記スキャンモードが設定された場合、
前記入力オペコードにより指定される前記所定処理に係
わらず、予め固定された、前記所定処理と同等又はより
簡易な処理を前記入力オペランドに行い、前記処理を行
い得られた結果を、前記出力オペランド及び出力オペコ
ードの少なくともいずれか一方として出力する」技術が
開示されている。
【０００６】更に、特開２００１−１４２７３６号公報
には、「マクロセルの機能テストとユーザ論理のスキャ
ンテストにおいて、この２種類のテストを同時に実行し
てテスト回路のオーバヘッドを低減し、テスト時間を短
縮することができるテスト容易化回路およぴそれを用い
た半導体装置を提供する」とうい目的に対して、「マク
ロセルの機能テストを行うためのテストパターンと、ユ
ーザ論理のスキャンテストを行うためのテストパターン
とを保持するダブルラッチ形式のスキャンフリップフロ
ップ回路を有し、このスキャンフリップフロップ回路で
マクロセルの入力／出力を横成し、マクロセルの機能テ
ストパターンとユーザ論理のスキャンテストパターンと
を合成して同時にテストできるようにする。又、この構
成で通常信号を対象にした場合には、マクロセルの機能
テストにおいて、スキャンフリップフロップ回路のスキ
ャンインよりデータを印加し、スキャンアウトからデー
タを期待することにより、マクロセルの機能テストをス
キャンテストと同じタイミングで実行する。さらには、
スキャンテストによりデータ入力からデータ出力の不良
を検出するようにする」技術が開示されている。
【０００７】さらに、「クロック信号を対象にした場合
には、マクロセルの機能テストのクロック信号の入力に
おいて、スキャンテストのデータ読み込みのためのクロ
ック信号を印加することにより、スキャンテストと同じ
タイミングでマクロセルの機能テストを実行する」技術
が、更には、「マクロセルの機能テストのクロック信号
を外部から印加するようにする」技術が開示されてい
る。
【０００８】
【発明が解決しようとする課題】図３の、従来のスキャ
ンフリップフロップ回路を用いてメモリマクロの端子の
テストを行なう手法には、以下に説明する問題点があっ
た。
【０００９】メモリマクロ３１に、観測用の出力端子、
即ち端子Ｅを設ける必要があり、この観測用の端子Ｅの
データを見るために、観測用のスキャンＦ／Ｆ３８を接
続しなければならない。スキャンＦ／Ｆ３６とスキャン
Ｆ／Ｆ３７とからスキャンＦ／Ｆ３８への故障検出パタ
ーンを考えると、ＡＮＤ回路３５を挟んでいる関係でパ
ターン長が長くなってしまう。
【００１０】つまり、メモリマクロ３１の端子Ａ、Ｂか
らメモリマクロ３１の観測用の端子Ｅの間にＡＮＤ回路
３５等の論理ゲートを挟んで論理が複雑になっているた
め、テストパターン長が必然的に長くなってしまうのが
課題である。この問題は、特開２００１−１８３４２４
号公報の「集積回路及びその設計方法」でも同様であっ
た。
【００１１】又、特開２００１−１４２７３６号公報の
「テスト容易化回路およびそれを用いた半導体装置」で
は、ＳＣＡＮＦＦを２段を有する構成になっており、テ
ストだけのためにＳＣＡＮＦＦを用意しており、そのＳ
ＣＡＮＦＦはユーザー論理としては使用しておらず、Ｓ
ＣＡＮＦＦを有効に活用しているとは言えなかった。
【００１２】本発明は、以上の従来技術における問題点
を鑑みてなされたものであって、その目的とするところ
は、高機能マクロを含むＳＣＡＮテストにおいて、テス
トパターン長を削減し且つテスト時間を短縮し、然もス
キャンフリップフロップ回路を有効に利用し、その結果
としてテストコストを下げることが可能なマクロテスト
回路を提供することにある。
【００１３】
【課題を解決するための手段】前記課題を解決する本出
願第一の発明のマクロテスト回路は、マクロの端子にラ
ッチ動作が可能なスキャンフリップフロップ回路を接続
し、該ラッチ動作が可能なスキャンフリップフロップ回
路により前記マクロの端子のテストを行なうように構成
して成ることを特徴とするものである。
【００１４】従って以上の本出願第一の発明のマクロテ
スト回路によれば、高機能マクロを含むＳＣＡＮテスト
において、テストパターン長を削減し且つテスト時間を
短縮し、然もスキャンフリップフロップ回路を有効に利
用し、その結果としてテストコストを下げることが可能
なマクロテスト回路を提供することが可能となる。
【００１５】前記課題を解決する本出願第二の発明のマ
クロテスト回路は、本出願第一の発明のマクロテスト回
路に於いて、前記ラッチ動作が可能なスキャンフリップ
フロップ回路は、通常動作時にラッチ回路として動作す
ると同時にフリップフロップ回路としても動作するよう
に構成して成ることを特徴とするものである。
【００１６】従って以上の本出願第二の発明のマクロテ
スト回路によれば、前記ラッチ動作が可能なスキャンフ
リップフロップ回路は、通常動作時にラッチ回路として
動作すると同時にフリップフロップ回路としても動作す
ることが可能となる。
【００１７】前記課題を解決する本出願第三の発明のマ
クロテスト回路は、本出願第一及び第二の発明のマクロ
テスト回路に於いて、前記ラッチ動作が可能なスキャン
フリップフロップ回路は、スキャンテスト時にスキャン
動作するように構成して成ることを特徴とするものであ
る。
【００１８】従って以上の本出願第三の発明のマクロテ
スト回路によれば、前記ラッチ動作が可能なスキャンフ
リップフロップ回路は、スキャンテスト時にスキャン動
作することが可能となる。
【００１９】前記課題を解決する本出願第四の発明のマ
クロテスト回路は、本出願第一乃至第三の発明のマクロ
テスト回路に於いて、前記ラッチ動作が可能なスキャン
フリップフロップ回路は、ラッチ回路を２段に構成して
成ることを特徴とするものである。
【００２０】従って以上の本出願第四の発明のマクロテ
スト回路によれば、前記ラッチ動作が可能なスキャンフ
リップフロップ回路は、フリップフロップ回路として動
作すること、及びラッチ動作することが可能となる。
【００２１】前記課題を解決する本出願第五の発明のマ
クロテスト回路は、本出願第一の発明のマクロテスト回
路に於いて、前記マクロは、内部にセレクタ部を具備し
て出力端子の故障検出を行なうように構成して成ること
を特徴とするものである。
【００２２】従って以上の本出願第五の発明のマクロテ
スト回路によれば、マクロの入力端子のみならず出力端
子の故障検出も可能となる。
【００２３】前記課題を解決する本出願第六の発明のマ
クロテスト回路は、本出願第五の発明のマクロテスト回
路に於いて、前記セレクタ部は、スキャン動作中にメモ
リ部ではなく前記ラッチ動作可能なスキャンフリップフ
ロップ回路の論理を選択して、出力端子に出力するよう
に構成して成ることを特徴とするものである。
【００２４】従って以上の本出願第六の発明のマクロテ
スト回路によれば、前記セレクタ部は、スキャン動作中
にメモリ部ではなく前記ラッチ動作可能なスキャンフリ
ップフロップ回路の論理を選択して、出力端子に出力す
るようにすることが可能となる。
【００２５】
【発明の実施の形態】本発明のマクロテスト回路の実施
の形態を、図面を用いて詳細に説明する。本発明のマク
ロテスト回路は、マクロの端子にラッチ動作が可能なス
キャンフリップフロップを接続し、前記ラッチ動作が可
能なスキャンフリップフロップにより前記マクロ端子の
テストができることを特徴としている。これにより、マ
クロの端子の部分にスキャンフリップフロップを内蔵す
ることにより、マクロ端子の故障検出を短いパターン長
でテストすることができる。然もスキャンフリップフロ
ップ回路を有効に利用し、その結果としてテストコスト
を下げることが可能なマクロテスト回路を提供すること
が可能となる。
【００２６】図１は、本発明のマクロテスト回路の第一
実施例を説明する概略回路構成図である。まず、ラッチ
回路を２段にしてラッチ動作が可能なスキャンＦ／Ｆ回
路を構成する。このようなラッチ動作が可能なスキャン
Ｆ／Ｆ回路を２回路用意し、それらラッチ動作が可能な
スキャンＦ／Ｆ回路からの出力をメモリ部２に入力す
る。メモリ部２からの出力は端子Ｄを介して行なわれ
る。ラッチ動作可能なスキャンＦ／Ｆ回路３、４への入
力は、それぞれ端子Ａ、端子Ｂを介して行なわれるが、
端子Ａ及び端子ＢにはそれぞれスキャンＦ／Ｆ５、６と
が接続されている。
【００２７】本発明の一実施例を適用するメモリマクロ
１に於いては、純粋なメモリ動作を行なうメモリ部２の
他に２つのラッチ動作可能なスキャンＦ／Ｆ回路３、４
が含まれている。ラッチ動作可能なスキャンＦ／Ｆ回路
３、４は、通常動作のときはラッチ回路として動作する
が、スキャンテストのときはスキャンフリップフロップ
（スキャンＦ／Ｆと記載する場合もある）として動作す
るような回路構成になっている。
【００２８】図２は、図１のラッチ動作可能なスキャン
Ｆ／Ｆ回路３、４の回路図である。スキャンＦ／Ｆ３と
スキャンＦ／Ｆ４とは全く同じ構成になっている。その
回路は、複数のＮＯＴ回路、複数の端子、複数のフリッ
プフロップを用いて図２に示すように構成されている。
記号Ｄ、ＳＩＮ、Ｃ、ＳＣ１、ＳＣ２は入力端子に付け
られた端子名称であり、Ｌ、Ｑ，ＳＯＴは出力端子に付
けられた端子名称である。又、Ｃ１、Ｃ２、ＳＣ１Ｂ、
ＣＢ１は各フリップフロップの動作を制御する真偽値で
ある。
【００２９】Ｄ端子はデータ端子であり、Ｃ端子はクロ
ック端子であり、Ｌ端子がラッチ回路の出力端子とな
る。このラッチ動作可能なスキャンＦ／Ｆ回路は、フリ
ップフロップ（Ｆ／Ｆと記載する場合もある）としても
動作し、その場合にはＱ端子がＦ／Ｆの出力端子とな
る。更に、ラッチ動作可能なスキャンＦ／Ｆ回路は、ス
キャンＦ／Ｆとしても動作し、ＳＩＮ端子はスキャンデ
ータ入力端子、ＳＯＴ端子はスキャンデータ出力端子で
あり、ＳＣ１端子とＳＣ２端子はスキャン動作を制御す
る制御端子である。
【００３０】尚、このようなラッチ動作可能なスキャン
Ｆ／Ｆ回路の用途としては、同期式ＲＡＭのようなラッ
チ回路を含むＲＡＭに対して、ラッチ回路をラッチ動作
可能なスキャンＦ／Ｆ回路に置換することにより、最小
面積でスキャンＦ／Ｆを内蔵することが可能である。更
には、ラッチ動作可能なスキャンＦ／Ｆ回路はＦ／Ｆ動
作も可能なので、Ｆ／Ｆ論理を含むマクロに対して使用
することができる。
【００３１】次に、メモリマクロ内に構成されるラッチ
動作可能なスキャンＦ／Ｆの動作について図２を用いて
説明する。通常動作時は、ＳＣ１＝０、ＳＣ２＝０に固
定することにより、Ｄ端子の値をＣ＝１でラッチするこ
とができ、ラッチした値はＬ端子に出力される。そし
て、同時にＦ／Ｆ動作もすることができ、Ｃ端子にクロ
ック信号を入力することにより、Ｄ端子の値をＱ端子へ
伝搬することができる。スキャン動作時は、Ｃ＝１固定
とし、ＳＣ１及びＳＣ２にクロックを与えることにより
ＳＩＮの値をＳＯＴへ伝搬することができる。
【００３２】上述のラッチ動作可能なスキャンＦ／Ｆの
動作を踏まえ、図１の回路動作を具体的に説明する。ス
キャンシフト動作を行なうことにより、スキャンF／F５
及びスキャンＦ／Ｆ６並びにラッチ動作可能なスキャン
Ｆ／Ｆ３にテストデータを設定し、それぞれの設定値を
ラッチ動作可能なスキャンＦ／Ｆ３とラッチ動作可能な
スキャンＦ／Ｆ４とスキャンＦ／Ｆ６で受け取る。これ
により、メモリマクロの入力端子Ａ及び入力端子Ｂの故
障検出が可能となる。故障検出したい端子にそれぞれ直
接にスキャンＦ／Ｆを接続するため、テストパターン長
を最小とすることができる。
【００３３】本発明のマクロテスト回路の第一実施例で
は、ラッチ動作可能なスキャンＦ／Ｆはラッチ回路を２
段にした構成であるが、スキャンＦ／Ｆを２段にする構
成とは成っていない。又、テストだけのためにスキャン
Ｆ／Ｆを用意してユーザー論理としては使用しない、と
いう訳ではなく、スキャンＦ／Ｆをユーザー論理回路
(第一実施例ではラッチ回路)としても有効に活用してお
り、明らかに特開平２００１−１４２７３６号公報で開
示されている技術とは異なる。
【００３４】又、本発明のマクロテスト回路の第一実施
例は、マクロの機能テストではなくマクロの入力端子の
故障検出をセレクタ等のブロックの介在なしに行なうこ
とができ、特開平２００１−１４２７３６号公報で開示
されているユーザー論理のスキャンテストとマクロの機
能テストを同時に行なう技術とは異なる。
【００３５】従って、本発明の第一実施例のマクロテス
ト回路は、高機能マクロを含むＳＣＡＮテストにおい
て、テストパターン長を削減し且つテスト時間を短縮
し、然もスキャンフリップフロップ回路を有効に利用
し、その結果としてテストコストを下げることが可能に
なるという効果を発揮する。
【００３６】図３は、本発明のマクロテスト回路の第二
実施例について説明する概略回路構成図である。第一実
施例と異なる点は、ラッチ動作可能なスキャンＦ／Ｆ３
を構成する後段のラッチ回路８からの出力と、メモリ部
２からの出力とをセレクタ部１１に入力し、このセレク
タ部１１の出力を出力端子Ｄを介してスキャンＦ／Ｆ１
２に入力していることである。第一実施例と同じ部分は
同一番号で表示している。
【００３７】メモリマクロ１には、純粋なメモリ動作を
行うメモリ部２の他にラッチ動作可能なスキャンＦ／Ｆ
回路３、４が含まれている。ラッチ動作可能なスキャン
Ｆ／Ｆ回路３、４は、通常動作のときはラッチ回路とし
て動作するが、スキャンテストのときはスキャンフリッ
プフロップとして動作するように回路が構成されてい
る。メモリマクロ１の出力部分にはセレクタ部１１があ
り、スキャンテスト時はラッチ動作可能なスキャンＦ／
Ｆ３の値を出力端子Ｄに出力する。ラッチ動作可能なス
キャンＦ／Ｆ３、４の構成については、前述した通りで
ある。
【００３８】次に、第二実施例の回路動作を具体的に説
明する。スキャンシフト動作を行なうことにより、スキ
ャンF／Ｆ５及びスキャンＦ／Ｆ６並びにラッチ動作可
能なスキャンＦ／Ｆ３にテストデータを設定し、それぞ
れの設定値をラッチ動作可能なスキャンＦ／Ｆ３とラッ
チ動作可能なスキャンＦ／Ｆ４とスキャンＦ／Ｆ１２と
で受け取る。これにより、メモリマクロ１の入力端子Ａ
及び入力端子Ｂ並びに出力端子Ｄの故障検出が可能とな
る。
【００３９】つまり、第一実施例に対して、ＲＡＭの出
力端子をテストする機能を追加したわけである。尚、セ
レクタ部１１はスキャン動作中は、メモリ部２ではなく
ラッチ動作可能なスキャンＦ／Ｆ３の論理を選択して、
出力端子Ｄに出力するように制御されている。故障検出
したい端子にそれぞれ直接にスキャンＦ／Ｆが接続され
ているために、テストパターン長を最小とすることがで
きる。
【００４０】従って、本発明の第二実施例のマクロテス
ト回路は、高機能マクロを含むＳＣＡＮテストにおい
て、テストパターン長を削減し且つテスト時間を短縮
し、然もスキャンフリップフロップ回路を有効に利用
し、その結果としてテストコストを下げることが可能に
なるという効果を発揮する。加えてこの場合には、入力
端子のみならず出力端子の故障検出も可能である。
【００４１】
【発明の効果】本発明のマクロテスト回路によれば、マ
クロの端子にラッチ動作が可能なスキャンフリップフロ
ップ回路を接続し、該ラッチ動作が可能なスキャンフリ
ップフロップ回路により前記マクロの端子のテストを行
なうように構成したので、高機能マクロを含むＳＣＡＮ
テストにおいて、テストパターン長を削減し且つテスト
時間を短縮し、然もスキャンフリップフロップ回路を有
効に利用し、その結果としてテストコストを下げること
が可能になるという効果を発揮する。
【図面の簡単な説明】
【図１】本発明のマクロテスト回路の第一実施例を示す
概略回路構成図である。
【図２】図１のラッチ動作可能なスキャンＦ／Ｆの回路
図である。
【図３】本発明のマクロテスト回路の第二実施例を示す
概略回路構成図である。
【図４】従来のメモリマクロをテストする方法を説明す
る概略回路構成図である。
【符号の説明】
１ メモリマクロ ２ メモリ部 ３、４ ラッチ動作可能なスキャンＦ／Ｆ ５、６ スキャンＦ／Ｆ ７、８、９、１０ ラッチ回路 １１ セレクタ １２ スキャンＦ／Ｆ ３１ メモリマクロ ３２ メモリ部 ３３、３４ ラッチ回路 ３５ ＡＮＤ回路 ３６、３７、３８ スキャンＦ／Ｆ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】マクロの端子にラッチ動作が可能なスキャ
    ンフリップフロップ回路を接続し、該ラッチ動作が可能
    なスキャンフリップフロップ回路により前記マクロの端
    子のテストを行なうように構成して成ることを特徴とす
    るマクロテスト回路。
  2. 【請求項２】前記ラッチ動作が可能なスキャンフリップ
    フロップ回路は、通常動作時にラッチ回路として動作す
    ると同時にフリップフロップ回路としても動作するよう
    に構成して成ることを特徴とする請求項１記載のマクロ
    テスト回路。
  3. 【請求項３】前記ラッチ動作が可能なスキャンフリップ
    フロップ回路は、スキャンテスト時にスキャン動作する
    ように構成して成ることを特徴とする請求項１及び２記
    載のマクロテスト回路。
  4. 【請求項４】前記ラッチ動作が可能なスキャンフリップ
    フロップ回路は、ラッチ回路を２段に構成して成ること
    を特徴とする請求項１乃至３記載のマクロテスト回路。
  5. 【請求項５】前記マクロは、内部にセレクタ部を具備し
    て出力端子の故障検出を行なうように構成して成ること
    を特徴とする請求項１記載のマクロテスト回路。
  6. 【請求項６】前記セレクタ部は、スキャン動作中にメモ
    リ部ではなく前記ラッチ動作可能なスキャンフリップフ
    ロップ回路の論理を選択して、出力端子に出力するよう
    に構成して成ることを特徴とする請求項５記載のマクロ
    テスト回路。
JP2002155506A 2002-05-29 2002-05-29 マクロテスト回路 Pending JP2003344500A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2002155506A JP2003344500A (ja) 2002-05-29 2002-05-29 マクロテスト回路
DE60315922T DE60315922T2 (de) 2002-05-29 2003-05-28 Scan-Path-Flip-Flop-Schaltung für eine integrierte Speicherschaltung
US10/446,122 US7146549B2 (en) 2002-05-29 2003-05-28 Scan-path flip-flop circuit for integrated circuit memory
EP03012093A EP1367404B1 (en) 2002-05-29 2003-05-28 Scan-path flip-flop circuit for integrated circuit memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002155506A JP2003344500A (ja) 2002-05-29 2002-05-29 マクロテスト回路

Publications (1)

Publication Number Publication Date
JP2003344500A true JP2003344500A (ja) 2003-12-03

Family

ID=29417194

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002155506A Pending JP2003344500A (ja) 2002-05-29 2002-05-29 マクロテスト回路

Country Status (4)

Country Link
US (1) US7146549B2 (ja)
EP (1) EP1367404B1 (ja)
JP (1) JP2003344500A (ja)
DE (1) DE60315922T2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005291779A (ja) * 2004-03-31 2005-10-20 Kawasaki Microelectronics Kk 半導体集積回路
US8006145B2 (en) 2008-04-16 2011-08-23 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4851867B2 (ja) * 2005-09-29 2012-01-11 株式会社ハイニックスセミコンダクター フリップフロップ回路
US8023338B2 (en) * 2006-12-22 2011-09-20 Sidense Corp. Dual function data register
US9793881B2 (en) * 2013-08-05 2017-10-17 Samsung Electronics Co., Ltd. Flip-flop with zero-delay bypass mux
US10060971B2 (en) * 2016-08-16 2018-08-28 International Business Machines Corporation Adjusting latency in a scan cell
US10328500B2 (en) 2017-08-03 2019-06-25 Greenlee Tools, Inc. Cutting and deburring tool

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6120143A (ja) 1984-07-06 1986-01-28 Nec Corp スキヤン可能なラツチ回路
JP2567972B2 (ja) * 1990-06-06 1996-12-25 富士通株式会社 フリップフロップ回路及び半導体集積回路
US5210759A (en) * 1990-11-19 1993-05-11 Motorola, Inc. Data processing system having scan testing using set latches for selectively observing test data
US5257223A (en) * 1991-11-13 1993-10-26 Hewlett-Packard Company Flip-flop circuit with controllable copying between slave and scan latches
JP3054252B2 (ja) 1991-12-04 2000-06-19 川崎製鉄株式会社 記憶回路
US5592493A (en) * 1994-09-13 1997-01-07 Motorola Inc. Serial scan chain architecture for a data processing system and method of operation
US5872794A (en) * 1994-09-30 1999-02-16 Texas Instruments Incorporated Flash EPROM control with embedded pulse timer and with built-in signature analysis
JP3614993B2 (ja) * 1996-09-03 2005-01-26 株式会社ルネサステクノロジ テスト回路
JP3312569B2 (ja) 1997-01-09 2002-08-12 株式会社デンソー 半導体集積回路装置
JPH11153650A (ja) 1997-11-20 1999-06-08 Mitsubishi Electric Corp 半導体集積回路装置
US6182256B1 (en) * 1998-06-16 2001-01-30 National Semiconductor Corporation Scan flip-flop that simultaneously holds logic values from a serial load and a subsequent parallel load
JP3349991B2 (ja) 1999-07-02 2002-11-25 エヌイーシーマイクロシステム株式会社 Ｉｃテストシステム
US6539491B1 (en) * 1999-11-08 2003-03-25 International Business Machines Corporation Method and apparatus for implementing IEEE 1149.1 compliant boundary scan
JP2001142736A (ja) * 1999-11-17 2001-05-25 Hitachi Ltd テスト容易化回路およびそれを用いた半導体装置
US6654920B1 (en) * 1999-12-20 2003-11-25 Texas Instruments Incorporated LBIST controller circuits, systems, and methods with automated maximum scan channel length
JP3677422B2 (ja) 1999-12-27 2005-08-03 株式会社東芝 集積回路及びその設計方法
US6662324B1 (en) * 1999-12-28 2003-12-09 International Business Machines Corporation Global transition scan based AC method
US6490702B1 (en) * 1999-12-28 2002-12-03 International Business Machines Corporation Scan structure for improving transition fault coverage and scan diagnostics
US6668347B1 (en) * 2000-05-08 2003-12-23 Intel Corporation Built-in self-testing for embedded memory
US6380780B1 (en) * 2000-06-01 2002-04-30 Agilent Technologies, Inc Integrated circuit with scan flip-flop
JP2002148309A (ja) 2000-11-13 2002-05-22 Hitachi Ltd 半導体集積回路
JP3587248B2 (ja) 2000-12-20 2004-11-10 日本電気株式会社 スキャン用フリップフロップ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005291779A (ja) * 2004-03-31 2005-10-20 Kawasaki Microelectronics Kk 半導体集積回路
JP4530703B2 (ja) * 2004-03-31 2010-08-25 川崎マイクロエレクトロニクス株式会社 半導体集積回路
US8006145B2 (en) 2008-04-16 2011-08-23 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
US8195993B2 (en) 2008-04-16 2012-06-05 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device

Also Published As

Publication number Publication date
US7146549B2 (en) 2006-12-05
US20030226079A1 (en) 2003-12-04
DE60315922D1 (de) 2007-10-11
EP1367404B1 (en) 2007-08-29
EP1367404A2 (en) 2003-12-03
DE60315922T2 (de) 2008-05-15
EP1367404A3 (en) 2005-08-17

Similar Documents

Publication Publication Date Title
US20080005634A1 (en) Scan chain circuitry that enables scan testing at functional clock speed
KR100965463B1 (ko) 반도체 집적 회로 및 시험 방법
US7444569B2 (en) Semiconductor integrated circuit having test circuitry with reduced power consumption
JP4405255B2 (ja) チップサイズを縮小させるスキャンテスト回路を備えた半導体装置及びそのテスト方法
JP2003315413A (ja) スキャンパス回路および当該スキャンパス回路を備えた半導体集積回路
JP2742740B2 (ja) バイパススキャンパスおよびそれを用いた集積回路装置
JP2003344500A (ja) マクロテスト回路
KR100576274B1 (ko) 바운더리 스캔 장치
US8055961B2 (en) Semiconductor device testing
JP2004361351A (ja) スキャンパス回路およびそれを備える論理回路ならびに集積回路のテスト方法
US7089471B2 (en) Scan testing mode control of gated clock signals for flip-flops
JP4549701B2 (ja) 半導体回路装置及び半導体回路に関するスキャンテスト方法
JP3094983B2 (ja) システムロジックのテスト回路およびテスト方法
JP2003121497A (ja) 論理回路テスト用スキャンパス回路及びこれを備えた集積回路装置
JP2989586B2 (ja) 半導体集積回路及びその設計方法並びに半導体集積回路の設計プログラムを記録した記録媒体
JP4610919B2 (ja) 半導体集積回路装置
JP4416469B2 (ja) 半導体集積回路およびその設計方法
JP2005505781A (ja) 複雑な集積回路の自動的なスキャン・ベースのテスト
JP2009175154A (ja) 半導体集積回路およびその設計方法
JP2006258718A (ja) 検査回路
JPH11281710A (ja) バウンダリスキャンレジスタ
JP2002296323A (ja) スキャンテスト回路、およびスキャンテスト方法
JP4417092B2 (ja) 半導体集積回路
JP2004258791A (ja) 半導体集積回路のスキャンパス設計方法
JP3032624B2 (ja) スキャンセル装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050304

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060414

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060418

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060619

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060829

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070404

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20070507

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20070507

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20070703