JP4851867B2

JP4851867B2 - フリップフロップ回路

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Inventors: 敬▲ふん▼ 金; 兌輝權
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Description

本発明は、フリップフロップ回路に関し、特に、バイパスフリップフロップ回路の信号伝達遅延マージンを改善し、高周波動作時、信号伝達の安定性を図ることができる技術に関する。

一般に、デジタル回路においてデータを記憶するための記憶素子として、ラッチ及びフリップフロップが使用される。このうち、フリップフロップは、クロック信号によって決定される時点で入力信号を受信して出力する順次素子として使用され、クロック信号に関係なく、自分のすべての入力を連続的に観察し、常に自分の出力を変化させる順次素子としては、ラッチが使用される。

図１Ａ及び図１Ｂは、従来のバイパスフリップフロップ回路に関する回路図である。

従来のフリップフロップ回路は、第１のラッチ部１０、第２のラッチ部２０、及びバイパス部３０を備える。

ここで、第１のラッチ部１０は、クロックＣＬＫＢ、ＣＬＫによりデータＤＡＴＡを選択的に出力する伝送ゲートＴ１及び、該伝送ゲートＴ１の出力をラッチするラッチＲ１を備える。また、第２のラッチ部２０は、クロックＣＬＫ、ＣＬＫＢにより第１のラッチ部１０の出力を選択的に出力する伝送ゲートＴ２及び、該伝送ゲートＴ２の出力をラッチするラッチＲ２とを備える。

また、バイパス部３０は、インバータＩＶ１及び伝送ゲートＴ３、Ｔ４を備え、バイパス信号ＢＹＰＡＳＳの状態によって第２のラッチ部２０の出力信号又はデータＤＡＴＡを選択的に出力する。すなわち、バイパス信号ＢＹＰＡＳＳがハイレベルのとき、伝送ゲートＴ４がターンオンされ、ラッチされなかったデータＤＡＴＡは出力信号ＯＵＴとして出力され、バイパス信号ＢＹＰＡＳＳがローレベルのとき、伝送ゲートＴ３がターンオンされてラッチされたデータＤＡＴＡは出力信号ＯＵＴとして出力される。

このような構成を有する従来のバイパスフリップフロップ回路は、最終端にマルチプレクサ（図示せず）を用い、クロックの制御を受けずにデータを出力する。ところが、このような場合、クロックＣＬＫ、ＣＬＫＢを使用する信号経路は、不要な伝送ゲートＴ１、Ｔ２を経なければならない。特に、最終端のドライバーサイズが大きい場合、伝送ゲートＴ１、Ｔ２のサイズも大きくなるため、ジャンクションキャパシタンスの増加によるローディングが大きくなる。

つまり、安定した信号の伝達のために、図１Ｂのように、ドライバー端４０を追加して動作させるようになる。このような場合、入力データを伝達するために、素子に含まれる全ての伝送ゲートと２段のインバータＩＶ２、ＩＶ３を経なければならないため、高周波動作時、信号の伝達時間が遅延する問題がある。

例えば、従来のバイパスフリップフロップ回路が１ＧＨｚで動作する場合、クロックＣＬＫの立ち上がりエッジによってデータＤＡＴＡを出力するものと仮定する。このような場合、合計３つのドライバーと１つの伝送ゲートを経なければならない。これにより、ワーストケースにおいて、概略的な遅延時間を仮定してみると、インバータにおいては２００ｐｓ、伝送ゲートにおいては１００ｐｓとなり、合計７００ｐｓの遅延時間が増加することになる。

つまり、１ｎｓのフライト時間マージンにおいて３００ｐｓが残るようになり、この信号を受信する回路のセットアップタイム（１００ｐｓ）を考慮すれば、メタルラインに沿って伝達され得る時間は、２００ｐｓしか残らない。このように、従来のバイパスフリップフロップ回路は、動作周波数上において、多くの制約を受けるという問題がある。
特開平９−２７０６７７号公報

本発明は、上記のような従来の技術の問題を解決するためになされたものであって、その目的は、フリップフロップ回路において、ラッチのフィードバックインバータを用いてハイインピーダンス状態における回路の安定性を図ることにある。

そこで、上記の目的を達成するための本発明のフリップフロップ回路は、バイパス信号及びクロックを論理演算し、バイパス信号の活性化に応じて状態を異にする第１の出力信号及び第２の出力信号を出力する入力制御部と、第１の出力信号及び第２の出力信号の状態に応じて入力データをラッチするラッチ部と、バイパス信号及び入力データを論理演算し、バイパス信号の活性化に応じて状態を異にする第３の出力信号を出力するラッチ制御部と、第１の出力信号及び第２の出力信号の状態に応じてスイッチングされ、ラッチ部から印加された信号を選択的に出力し、出力信号及び第３の出力信号を論理組み合わせして出力信号を出力する出力制御部とを備えたことを特徴とする。

前記フリップフロップ回路は、前記バイパス信号がハイレベルのとき、前記クロックに関係なく、前記入力データを出力し、前記バイパス信号がローレベルのとき、前記入力データに関係なく、前記クロックに応じて前記出力信号を出力してもよい。

また、前記入力制御部が、前記バイパス信号がハイレベルのとき、前記クロックに関係なく前記第１の出力信号及び前記第２の出力信号をローとして出力し、前記バイパス信号がローレベルのとき、前記クロックに応じて前記第１の出力信号及び前記第２の出力信号をハイレベル又はローレベルで出力してもよい。

また、前記入力制御部が、前記バイパス信号及び前記クロックの反転信号を論理演算する第１の論理素子と、前記バイパス信号及び前記クロックを論理演算する第２の論理素子とを備えていてもよい。また、前記第１の論理素子が、第１のＮＯＲゲートであってもよい。また、前記第２の論理素子が、第２のＮＯＲゲートであってもよい。

また、前記ラッチ部が、前記第１の出力信号及び前記第２の出力信号の状態に応じてスイッチングされ、前記入力データを選択的に出力する第１の伝送ゲートと、該第１の伝送ゲートの出力信号をラッチするラッチとを備えていてもよい。また、前記第１の伝送ゲートが、ＮＭＯＳゲートに前記第２の出力信号が印加され、ＰＭＯＳゲートに前記第１の出力信号が印加されてもよい。

また、前記ラッチ制御部が、前記バイパス信号及び前記データの反転信号を論理演算する第３の論理素子を備えていてもよい。また、前記第３の論理素子が、第１のＮＡＮＤゲートであってもよい。また、前記ラッチ制御部が、前記バイパス信号がハイレベルのとき、前記入力データと関係なく、ハイレベル信号を出力し、前記バイパス信号がローレベルのとき、前記入力データのレベルに応じてハイレベル又はローレベル信号を出力してもよい。

また、前記出力制御部が、前記第１の出力信号及び前記第２の出力信号の状態に応じてスイッチングされ、前記ラッチ部から印加された信号を選択的に出力する第２の伝送ゲートと、該第２の伝送ゲートの出力を反転し、前記出力信号を出力する第１のインバータと、前記出力信号及び前記第３の出力信号を論理演算する第４の論理素子と、前記出力信号及びバイパス信号の状態に応じてスイッチングされ、前記出力信号を選択的に出力する第３の伝送ゲートと、第３の出力信号をラッチするラッチ回路とを備えてもよい。また、前記第４の論理素子が、第２のＮＡＮＤゲートであってもよい。

また、前記出力制御部が、前記第１の出力信号及び前記第２の出力信号の状態に応じてスイッチングされ、前記ラッチ部から印加された信号を選択的に出力する第３の伝送ゲートと、該第３の伝送ゲートの出力を反転し、前記出力信号を出力する第２のインバータと、前記第１の出力信号、前記第２の出力信号、前記出力信号及び前記第３の出力信号のそれぞれにに応じて選択的にスイッチングされ、前記第２のインバータの入力端のレベルを制御するスイッチング部とを備えていてもよい。

また、前記スイッチング部が、電源電圧端と第１のノードとの間に接続され、ゲート端子を通して前記第１の出力信号が印加される第１のスイッチング素子と、前記第１のノードと前記第２のインバータの入力端との間に接続され、ゲート端子を通して前記第３の出力信号が印加される第２のスイッチング素子と、該第２のスイッチング素子と並列に接続され、ゲート端子を通して前記出力信号が印加される第３のスイッチング素子と、前記第２のインバータの入力端と第２のノードとの間に接続され、ゲート端子を通して前記第３の出力信号が印加される第４のスイッチング素子と、前記第２のノードと第３のノードとの間に接続され、ゲート端子を通して前記出力信号が印加される第５のスイッチング素子と、前記第３のノードと接地電圧端との間に接続され、ゲート端子を通して前記第２の出力信号が印加される第６のスイッチング素子と、該第６のスイッチング素子と並列に接続され、ゲート端子を通してバイパス信号が印加される第７のスイッチング素子とを備えていてもよい。また、前記第１のスイッチング素子が、第１のＰＭＯＳトランジスタであってもよい。前記第２のスイッチング素子が、第２のＰＭＯＳトランジスタであってもよい。前記第３のスイッチング素子が、第３のＰＭＯＳトランジスタであってもよい。前記第４のスイッチング素子が、第１のＮＭＯＳトランジスタであってもよい。前記第５のスイッチング素子が、第２のＮＭＯＳトランジスタであってもよい。前記第６のスイッチング素子が、第３のＮＭＯＳトランジスタであってもよい。前記第７のスイッチング素子が、第４のＮＭＯＳトランジスタであってもよい。

本発明は、バイパスフリップフロップ回路の信号伝達遅延マージンを改善し、高周波動作時、信号伝達の安定性を図れるようにするという効果を奏する。

以下、添付された図面を参照し、本発明の好ましい実施形態をさらに詳細に説明する。

図２は、本発明に係るバイパスフリップフロップ回路の回路図である。

本発明は、入力制御部１００、ラッチ部１１０、出力制御部１２０及びラッチ制御部１３０を備える。

ここで、入力制御部１００は、クロックＣＬＫ、ＣＬＫＢ及びバイパス信号ＢＹＰＡＳＳを論理演算するＮＯＲゲートＮＯＲ１、ＮＯＲ２を備える。ＮＯＲゲートＮＯＲ１は、クロックＣＬＫＢ及びバイパス信号ＢＹＰＡＳＳをＮＯＲ演算する。ＮＯＲゲートＮＯＲ２は、クロックＣＬＫ及びバイパス信号ＢＹＰＡＳＳをＮＯＲ演算する。

ラッチ部１１０は、伝送ゲートＴ５及びラッチＲ３を備える。ここで、伝送ゲートＴ５は、ＮＯＲゲートＮＯＲ１、ＮＯＲ２の出力状態に応じ、データＤＡＴＡの出力を選択的に制御する。伝送ゲートＴ５のＮＭＯＳゲートには、ＮＯＲゲートＮＯＲ２の出力が印加され、ＰＭＯＳゲートには、ＮＯＲゲートＮＯＲ１の出力が印加される。また、ラッチＲ３は、伝送ゲートＴ５の出力を一定時間ラッチする。

出力制御部１２０は、伝送ゲートＴ６、Ｔ２０、インバータＩＶ４、ラッチＲ１及びＮＡＮＤゲートＮＤ１を備える。ここで、伝送ゲートＴ６は、伝送ゲートＴ５と相補的にスイッチングされ、ＮＯＲゲートＮＯＲ２、ＮＯＲ１の出力状態に応じ、ラッチ部１１０の出力を選択的に制御する。伝送ゲートＴ６のＮＭＯＳゲートには、ＮＯＲゲートＮＯＲ１の出力が印加され、ＰＭＯＳゲートには、ＮＯＲゲートＮＯＲ２の出力が印加される。また、伝送ゲートＴ２０のＮＭＯＳゲートには、バイパス信号ＢＹＰＡＳＳが印加され、ＰＭＯＳゲートには、バイパス信号ＢＹＰＡＳＳが反転された信号が印加される。なお、インバータＩＶ４は、伝送ゲートＴ６の出力を反転し、出力信号ＯＵＴを出力する。また、ＮＡＮＤゲートＮＤ１は、ＮＡＮＤゲートＮＤ２の出力及び出力信号ＯＵＴをＮＡＮＤ演算してインバータＩＶ４の入力端子にフィードバック出力する。

ラッチ制御部１３０は、インバータＩＶ５、ＩＶ６及びＮＡＮＤゲートＮＤ２を備える。インバータＩＶ５は、データＤＡＴＡを反転し、インバータＩＶ６は、バイパス信号ＢＹＰＡＳＳを反転する。ＮＡＮＤゲートＮＤ２は、インバータＩＶ５の出力及びバイパス信号ＢＹＰＡＳＳをＮＡＮＤ演算し、ラッチＲ１に伝達する。

このような構成を有する本発明の動作過程を説明すると、次の通りである。
まず、バイパス信号ＢＹＰＡＳＳがハイレベルのとき、入力制御部１００は、クロックＣＬＫ、ＣＬＫＢに関係なく、ローレベル信号を出力する。これにより、伝送ゲートＴ５、Ｔ６が全てターンオフされ、ラッチ制御部１３０の出力はハイレベルとなり、データＤＡＴの出力が可能となる。

それに対して、バイパス信号ＢＹＰＡＳＳがローレベルのとき、ラッチ制御部１３０は、データＤＡＴＡのレベルに応じ、ハイレベル又はローレベル信号を出力する。これにより、データＤＡＴＡの状態（ハイレベル又はローレベル）に係わらず、クロックＣＬＫ、ＣＬＫＢにより伝送ゲートＴ５、Ｔ６が選択的にスイッチングされ、一般的なフリップフロップのような動作を行うようになる。

すなわち、バイパス信号ＢＹＰＡＳＳがローレベルのとき、クロックＣＬＫはローレベルであり、クロックＣＬＫＢがハイレベルであれば、伝送ゲートＴ５がターンオンされ、ラッチＲ３によりデータＤＡＴＡがラッチされる。また、クロックＣＬＫがハイレベルであり、クロックＣＬＫＢがローレベルであれば、伝送ゲートＴ６がターンオンされ、ラッチ部１１０から印加されたデータを反転し、出力信号ＯＵＴとして出力するようになる。

このような本発明は、バイパス信号ＢＹＰＡＳＳがハイレベルのとき、クロックＣＬＫ、ＣＬＫＢに関係なくデータＤＡＴＡを出力し、バイパス信号ＢＹＰＡＳＳがローレベルのとき、データＤＡＴＡに関係なくクロックＣＬＫ、ＣＬＫＢに応じて出力信号ＯＵＴを出力するようになる。したがって、本発明は、従来の技術において問題となっていたバイパス端の伝送ゲートの除去を可能にする。これにより、追加的なインバータ端が不要となり、信号の伝達時間のマージンの向上が可能になる。

例えば、本発明のバイパスフリップフロップ回路が１ＧＨｚで動作するとき、クロックＣＬＫの立ち上がりエッジに応じてデータＤＡＴＡを出力するものと仮定する。このような場合、１つのインバータのみがＩＶ４の駆動時間を必要とするため、次端のセットアップタイム（１００ｐｓ）とインバータ遅延時間２００ｐｓを仮定すれば、従来の技術の場合、２００ｐｓマージンがあったことに対し、本発明では、７００ｐｓのマージンが得ることができる。これにより、従来に比べ総３５０％の信号遅延伝達マージンを向上させることができる。

図３は、本発明に係るフリップフロップ回路の他の実施形態である。

本発明は、入力制御部２００、ラッチ部２１０、出力制御部２２０及びラッチ制御部２３０を備える。

ここで、入力制御部２００は、クロックＣＬＫ、ＣＬＫＢ及びバイパス信号ＢＹＰＡＳＳをＮＯＲ演算するＮＯＲゲートＮＯＲ３、ＮＯＲ４を備える。ＮＯＲゲートＮＯＲ３は、クロックＣＬＫＢ及びバイパス信号ＢＹＰＡＳＳをＮＯＲ演算する。ＮＯＲゲートＮＯＲ４は、クロックＣＬＫ及びバイパス信号ＢＹＰＡＳＳをＮＯＲ演算する。

ラッチ部２１０は、伝送ゲートＴ７及びラッチＲ４を備える。ここで、伝送ゲートＴ７は、ＮＯＲゲートＮＯＲ３、ＮＯＲ４の出力状態に応じ、データＤＡＴＡの出力を選択的に制御する。伝送ゲートＴ７のＮＭＯＳゲートには、ＮＯＲゲートＮＯＲ４の出力が印加され、ＰＭＯＳゲートには、ＮＯＲゲートＮＯＲ３の出力が印加される。また、ラッチＲ４は、伝送ゲートＴ７の出力を一定時間ラッチする。

出力制御部２２０は、伝送ゲートＴ８、インバータＩＶ７、スイッチング部のＰＭＯＳトランジスタＰ１〜Ｐ３及びＮＭＯＳトランジスタＮ１〜Ｎ４を備える。ここで、伝送ゲートＴ８は、伝送ゲートＴ７と相補的にスイッチングされ、ＮＯＲゲートＮＯＲ４、ＮＯＲ３の出力状態に応じ、ラッチ部２１０の出力を選択的に制御する。伝送ゲートＴ８のＮＭＯＳゲートには、ＮＯＲゲートＮＯＲ３の出力が印加され、ＰＭＯＳゲートには、ＮＯＲゲートＮＯＲ４の出力が印加される。また、インバータＩＶ７は、伝送ゲートＴ８の出力を反転して出力信号ＯＵＴを出力する。

また、ＰＭＯＳトランジスタＰ１は、電源電圧ＶＤＤ印加端とＰＭＯＳトランジスタＰ２との間に接続され、ゲート端子を通してＮＯＲゲートＮＯＲ３の出力が印加される。ＰＭＯＳトランジスタＰ２は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との間に接続され、ゲート端子を通してＮＡＮＤゲートＮＤ３の出力が印加される。ＰＭＯＳトランジスタＰ３は、ＰＭＯＳトランジスタＰ２と並列に接続され、ゲート端子を通して出力信号ＯＵＴが印加される。ＮＭＯＳトランジスタＮ１〜Ｎ３は、ＰＭＯＳトランジスタＰ２と接地電圧ＶＳＳ印加端との間に直列接続され、ゲート端子を通し、それぞれＮＡＮＤゲートＮＤ３の出力、出力信号ＯＵＴ及びＮＯＲゲートＮＯＲ４の出力が印加される。そして、ＮＭＯＳトランジスタＮ４は、ＮＭＯＳトランジスタＮ２と並列に接続され、バイパス信号ＢＹＰＡＳＳをゲート入力とする。

ラッチ制御部２３０は、インバータＩＶ８、ＩＶ９、ＮＡＮＤゲートＮＤ３及びラッチＲ１０を備える。インバータＩＶ８は、データＤＡＴＡを反転し、インバータＩＶ９は、バイパス信号ＢＹＰＡＳＳを反転する。ＮＡＮＤゲートＮＤ３は、インバータＩＶ８、ＩＶ９の出力をＮＡＮＤ演算し、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ１のゲート端子に出力する。また、Ｒ１０は、ＮＡＮＤゲートＮＤ３の出力をラッチする。

このような構成を有する本発明の動作過程を説明すると、次の通りである。
まず、バイパス信号ＢＹＰＡＳＳがハイレベルとなるとき、入力制御部２００は、クロックＣＬＫ、ＣＬＫＢに関係なく。ローレベルの信号を出力する。これにより、伝送ゲートＴ７、Ｔ８が全てターンオフされ、データＤＡＴＡレベルに関係なく、ラッチ制御部２３０の出力はハイレベルとなる。

そして、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１がターンオンされ、ＮＭＯＳトランジスタＮ３はターンオフ状態を維持する。これにより、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ２の選択的なスイッチング動作に応じ、データＤＡＴＡが出力できるようになる。

一方、バイパス信号ＢＹＰＡＳＳがローレベルとなるとき、ラッチ制御部２３０は、データＤＡＴＡのレベルに応じ、ハイレベル又はローレベル信号を出力する。これにより、データＤＡＴＡの状態（ハイレベル又はローレベル）に係わらず、クロックＣＬＫ、ＣＬＫＢにより伝送ゲートＴ７、Ｔ８が選択的にスイッチングされ、一般的なフリップフロップのような動作を行うようになる。

すなわち、バイパス信号ＢＹＰＡＳＳがローレベルのとき、クロックＣＬＫはローレベルであり、クロックＣＬＫＢがハイレベルのときは、伝送ゲートＴ７がターンオンされ、ラッチＲ４によりデータＤＡＴＡがラッチされる。この時、データＤＡＴＡがハイレベルのとき、ラッチ制御部２３０の出力はハイレベルとなって、ＮＭＯＳトランジスタＮ１がターンオンされる。また、ＮＯＲゲートＮＯＲ４の出力がハイレベルとなり、ＮＭＯＳトランジスタＮ３がターンオンされる。この状態で出力信号ＯＵＴがハイレベルのとき、ＮＭＯＳトランジスタＮ２がターンオンされ、インバータＩＶ７の入力はハイレベルとなり、出力信号ＯＵＴがローレベルのとき、インバータＩＶ７の入力はハイレベルとなる。

それに対して、クロックＣＬＫがハイレベルであり、クロックＣＬＫＢがローレベルであれば、伝送ゲートＴ８がターンオンされ、ラッチ部２１０から印加されたデータを反転し、出力信号ＯＵＴとして出力するようになる。

本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

従来のフリップフロップ回路に関する回路図である。従来のフリップフロップ回路に関する回路図である。本発明に係るフリップフロップ回路の回路図である。本発明に係るフリップフロップ回路の他の実施形態である。

Claims

バイパス信号及びクロックを論理演算し、前記バイパス信号の活性化に応じて状態を異にする第１の出力信号及び第２の出力信号を出力する入力制御部と、
前記第１の出力信号及び前記第２の出力信号の状態に応じて入力データをラッチするラッチ部と、
前記バイパス信号及び前記入力データを論理演算し、前記バイパス信号の活性化に応じて状態を異にする第３の出力信号を出力するラッチ制御部と、
前記第１の出力信号及び前記第２の出力信号の状態に応じてスイッチングされ、前記ラッチ部から印加された信号を選択的に出力し、出力信号及び前記第３の出力信号を論理組み合わせして前記出力信号を出力する出力制御部と
を備えたことを特徴とするフリップフロップ回路。
前記バイパス信号がハイレベルのとき、前記クロックに関係なく、前記入力データを出力し、前記バイパス信号がローレベルのとき、前記入力データに関係なく、前記クロックに応じて前記出力信号を出力することを特徴とする請求項１に記載のフリップフロップ回路。
前記入力制御部が、
前記バイパス信号がハイレベルのとき、前記クロックに関係なく前記第１の出力信号及び前記第２の出力信号をローとして出力し、前記バイパス信号がローレベルのとき、前記クロックに応じて前記第１の出力信号及び前記第２の出力信号をハイレベル又はローレベルで出力することを特徴とする請求項１に記載のフリップフロップ回路。
前記入力制御部が、
前記バイパス信号及び前記クロックの反転信号を論理演算する第１の論理素子と、
前記バイパス信号及び前記クロックを論理演算する第２の論理素子と
を備えたことを特徴とする請求項１又は３に記載のフリップフロップ回路。
前記第１の論理素子が、第１のＮＯＲゲートであることを特徴とする請求項４に記載のフリップフロップ回路。
前記第２の論理素子が、第２のＮＯＲゲートであることを特徴とする請求項４に記載のフリップフロップ回路。
前記ラッチ部が、
前記第１の出力信号及び前記第２の出力信号の状態に応じてスイッチングされ、前記入力データを選択的に出力する第１の伝送ゲートと、
該第１の伝送ゲートの出力信号をラッチするラッチと
を備えたことを特徴とする請求項１に記載のフリップフロップ回路。
前記第１の伝送ゲートが、
ＮＭＯＳゲートに前記第２の出力信号が印加され、ＰＭＯＳゲートに前記第１の出力信号が印加されることを特徴とする請求項７に記載のフリップフロップ回路。
前記ラッチ制御部が、
前記バイパス信号及び前記データの反転信号を論理演算する第３の論理素子を備えたことを特徴とする請求項１に記載のフリップフロップ回路。
前記第３の論理素子が、第１のＮＡＮＤゲートであることを特徴とする請求項８に記載のフリップフロップ回路。
前記ラッチ制御部が、
前記バイパス信号がハイレベルのとき、前記入力データと関係なく、ハイレベル信号を出力し、前記バイパス信号がローレベルのとき、前記入力データのレベルに応じてハイレベル又はローレベル信号を出力することを特徴とする請求項１に記載のフリップフロップ回路。
前記出力制御部が、
前記第１の出力信号及び前記第２の出力信号の状態に応じてスイッチングされ、前記ラッチ部から印加された信号を選択的に出力する第２の伝送ゲートと、
該第２の伝送ゲートの出力を反転し、前記出力信号を出力する第１のインバータと、
前記出力信号及び前記第３の出力信号を論理演算する第４の論理素子と、
前記出力信号及びバイパス信号の状態に応じてスイッチングされ、前記出力信号を選択的に出力する第３の伝送ゲートと、
第３の出力信号をラッチするラッチ回路と
を備えたことを特徴とする請求項１に記載のフリップフロップ回路。
前記第４の論理素子が、第２のＮＡＮＤゲートであることを特徴とする請求項１２に記載のフリップフロップ回路。
前記出力制御部が、
前記第１の出力信号及び前記第２の出力信号の状態に応じてスイッチングされ、前記ラッチ部から印加された信号を選択的に出力する第３の伝送ゲートと、
該第３の伝送ゲートの出力を反転し、前記出力信号を出力する第２のインバータと、
前記第１の出力信号、前記第２の出力信号、前記出力信号及び前記第３の出力信号のそれぞれにに応じて選択的にスイッチングされ、前記第２のインバータの入力端のレベルを制御するスイッチング部と
を備えたことを特徴とする請求項１に記載のフリップフロップ回路。
前記スイッチング部が、
電源電圧端と第１のノードとの間に接続され、ゲート端子を通して前記第１の出力信号が印加される第１のスイッチング素子と、
前記第１のノードと前記第２のインバータの入力端との間に接続され、ゲート端子を通して前記第３の出力信号が印加される第２のスイッチング素子と、
該第２のスイッチング素子と並列に接続され、ゲート端子を通して前記出力信号が印加される第３のスイッチング素子と、
前記第２のインバータの入力端と第２のノードとの間に接続され、ゲート端子を通して前記第３の出力信号が印加される第４のスイッチング素子と、
前記第２のノードと第３のノードとの間に接続され、ゲート端子を通して前記出力信号が印加される第５のスイッチング素子と、
前記第３のノードと接地電圧端との間に接続され、ゲート端子を通して前記第２の出力信号が印加される第６のスイッチング素子と、
該第６のスイッチング素子と並列に接続され、ゲート端子を通してバイパス信号が印加される第７のスイッチング素子と
を備えたことを特徴とする請求項１４に記載のフリップフロップ回路。
前記第１のスイッチング素子が、第１のＰＭＯＳトランジスタであることを特徴とする請求項１５に記載のフリップフロップ回路。
前記第２のスイッチング素子が、第２のＰＭＯＳトランジスタであることを特徴とする請求項１５に記載のフリップフロップ回路。
前記第３のスイッチング素子が、第３のＰＭＯＳトランジスタであることを特徴とする請求項１５に記載のフリップフロップ回路。
前記第４のスイッチング素子が、第１のＮＭＯＳトランジスタであることを特徴とする請求項１５に記載のフリップフロップ回路。
前記第５のスイッチング素子が、第２のＮＭＯＳトランジスタであることを特徴とする請求項１５に記載のフリップフロップ回路。
前記第６のスイッチング素子が、第３のＮＭＯＳトランジスタであることを特徴とする請求項１５に記載のフリップフロップ回路。
前記第７のスイッチング素子が、第４のＮＭＯＳトランジスタであることを特徴とする請求項１５に記載のフリップフロップ回路。