JP3561660B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、スキャンテスト機能を備えた半導体集積回路に関する。
【0002】
【従来の技術】
半導体集積回路の大規模化、複雑化に伴って、半導体集積回路のテストが非常に困難になってきており、従来のような回路外部からの機能テストのみではテストベクトルの量が膨大なものとなり、テストベクトルの発生時間の増加のみならず、量産時のLSIテスタ使用時間の著しい増加を招いている。尚、ここで言うテストには、半導体集積回路の信頼性試験(初期不良を取り除くバーンイン試験等)も含まれている。
【0003】
信頼性試験では、半導体集積回路の内部回路を動作させる必要があり、ここでもテストパターンを与えるために、LSIテスタを使用しなくてはならない。これらの問題は、製品コストに多大な影響を及ぼしており、より深刻な問題となりつつある。
【0004】
これらの問題への有効な対策として、テスト容易化設計が盛んに用いられており、中でも短時間でテストを済ませることができることから、スキャンテストと呼ばれる手法が用いられることが多い。
【0005】
スキャンテストは、半導体集積回路内部のフリップフロップにスキャン機能の付加を行ない、シリアルな接続経路を設け、スキャンモード時にはデータが順次転送されるようにする(これをスキャン動作可能という)ことにより、これらのフリップフロップを外部から制御及び観測できるようにするテスト手法である。
【0006】
このスキャンテストにより、半導体集積回路内のフリップフロップを疑似的な外部端子と見做すことができ、その半導体集積回路はあたかも小規模なLSIの集合であるように見做すことができる。一般に、テストデータ生成の困難度(必要なCPUコスト)は回路規模の2乗〜3乗に比例するため、スキャンテストにより小規模に切り分けられたLSIに対するテストデータの生成は飛躍的に容易となり、結果として半導体集積回路全体のテストも容易になる。また、このスキャン化の作業は、ルーチン化がしやすく、CAT(Computer Aided Testing)ツールを活用することにより容易に行なえることもその特長である。
【0007】
図9は、テスト対象の半導体集積回路に対して、スキャンテストが用いられるブロック回路の概念図である。
【0008】
スキャンテストでは、先ずスキャンイン機能を利用して、VLSI外部入力端子EXINを介してスキャンテスト部50内の全てのスキャンフリップフロップ51の内部状態(これが1つのテストデータに相当する)を設定した後、スキャンテスト対象の組合せ論理回路52を通常動作させて、その動作結果をスキャンフリップフロップ51にD入力を介して取り込み、スキャンアウト機能を利用して半導体集積回路外部の出力端子EXOUTを介して回路外部に取り出して、期待値と比較する。この一連の動作を、ATPG(Automatic Test Pattern Generator)と呼ばれるCATツールによって生成されたテストデータについて行うことにより、組合せ論理回路52がテストされることになる。
【0009】
しかしながら、このスキャンテストも万能ではなく、テストデータをシリアルに転送する必要上、半導体集積回路内にメモリ回路(RAM,ROM)やPLA等の大規模マクロセル53が存在するときには、LSIテスタの使用時間が長くなり、設計TAT(Turn Around Time)が増大するため、このような場合には、BIST(Build In Self Test)等のような別の手法を用いる必要がある。尚、BISTとは、半導体集積回路の内部にテストデータ生成器を持ち、そこから発生するテストデータをテスト対象回路に与え、テスト結果を圧縮するという動作を繰り返し、最終的にBIST対象回路が正常かどうかの結果のみを、VLSI外部に出力するテスト手法である。
【0010】
ところがこのような手法では、組合せ論理回路52とメモリ等のマクロセルとの境界部分、すなわち、組合せ論理回路52(52a,52b)とマクロセル53とが互いに接続された部分において、組合せ論理回路52a,52bにスキャンテストを行うことができない問題が生じる。
【0011】
そこで、前記境界部分の組合せ論理回路52a,52bを対象にテストを行う際に、このテストの対象外であるRAMの動作を伴う手法が、例えば、「IEEE International Test Conference, pp.717−726, 1998」に記載されている。これによれば、RAMをBISTモードで一旦初期化してイネーブル状態に保ったまま論理回路スキャンテストを行うことで、RAMと境界部分の論理回路のテストを行う。
【0012】
【発明が解決しようとする課題】
従来例のように、前記境界部分の組合せ論理回路52a,52bを対象にテストを行う際に、該テストの対象外であるRAMの動作を伴う手法を用いると、以下のような問題が生じる。
【0013】
(1)組合せ論理回路52とマクロセルであるRAM53の出力とが互いに接続された部分に存在する組合せ論理回路52bのテストを行うためには、組合せ論理回路52bの入力にテストパターンを与える操作が必要であるが、この操作のためにはテストパターンをRAMに書き込み、読み出す必要があり、そのぶんテストパターンのステップ数が増大し、LSIテスタの使用時間が長くなり、設計TATが増大する。
【0014】
(2)組合せ論理回路52とRAM53のデータ入力とが互いに接続された部分に存在する組合せ論理回路52aのテストを行うためには、組合せ論理回路52aの出力がRAM53に書き込まれ、この書き込みデータがRAM53から読み出され、該読み出しデータが組合せ論理回路52b,52を介してスキャンフリップフロップ51に反映される必要があり、そのぶんテストパターンのステップ数が増大し、LSIテスタの使用時間が長くなり、設計TATが増大する。
【0015】
(3)スキャンフリップフロップへのテストパターンの設定は、シフト動作のみで容易に行うことができるが、上記(1)に記載したRAMへのテストパターンの設定はこれと同じ方法で行えないので、テストパターンを自動生成する場合に、計算機上での計算時間が増大し、設計TATが増大する。
【0016】
本発明は、斯かる問題点に鑑み、スキャンテスト対象の論理回路とスキャンテスト非対象のマクロセルとの境界部分に存在する論理回路を、効率的にスキャンテストすることのできる半導体集積回路を提供することをその目的とする。
【0017】
【課題を解決するための手段】
本発明の半導体集積回路は、通常動作モードとスキャンテストモードとでデータパスを切り換える複数のスキャンフリップフロップと、このスキャンフリップフロップを用いたスキャンテストの対象であり、前記スキャンフリップフロップに接続された第1の論理回路と、前記スキャンテスト非対象のマクロセルと、前記第1の論理回路と前記マクロセルとの境界に位置し、前記第1の論理回路と前記マクロセルに接続された前記スキャンテスト対象の第2の論理回路と、前記第1と第2の論理回路をスキャンテストするスキャンテストモード時に前記マクロセルをバイパスするバイパス路とを具備し、前記スキャンテストモード時に、スキャンフリップフロップ−第1の論理回路−第2の論理回路−パイパス路−第2の論理回路−第1の論理回路−スキャンフリップフロップ、というデータ処理経路を形成してスキャンテストを行い、前記バイパス路にフリップフロップを挿入したことをその要旨とする。
このように、論理回路のスキャンテストを行う際、バイパス路によりマクロセルをバイパスするので、スキャンテストのためにわざわざマクロセルを動作させる必要がない。
また、前記バイパス路にフリップフロップを挿入することで、前記第1及び第2の論理回路の入力と出力とが閉ループが構成されることを防止する。特に、前記バイパス路を複数本設けた場合に、各バイパス路毎にフリップフロップを挿入することが望ましい。
【0019】
この場合において、前記スキャンフリップフロップは、前記スキャンテスト対象の第1の論理回路のスキャンパスに組み込まれてシリアルシフトレジスタを構成することが望ましい。
また、前記バイパス路上に設けたフリップフロップはスキャンフリップフロップであり、少なくとも一つのスキャンフリップフロップが、スキャンテストモードにおいて、前記シリアルシフトレジスタの一部を構成することが望ましい。
【0020】
また、前記マクロセルの出力又は入力と前記バイパス路とのいずれかを選択するセレクタと、このセレクタの動作を制御するテスト制御部とを具備することが望ましい。
【0023】
また、前記バイパス路上に論理ゲートを設け、前記マクロセルの入力端子側のバイパス路の数に比べて出力端子側のバイパス路の数を減少させてもよい。こうすることで、種々のマクロセルに本発明を適用することができる。また、前記マクロセルの入力端子側のバイパス路の必要数に比べて出力端子側のバイパス路の必要数が少ない場合にも対応できる。
【0024】
【発明の実施の形態】
(第1実施形態)
本発明を具体化した第1の実施形態を図面に基づいて説明する。
【0025】
図5は、本第1実施形態に係る半導体集積回路の全体構成を示すブロック回路図である。同図において、半導体集積回路1は、テスト制御部2、MPU3、命令キャッシュ部4、データキャッシュ部5及びポート用スキャンパス部6を備えている。
【0026】
テスト制御部2は、通常動作モードとスキャンテストモードの切り替えを行う。MPU3は、データパス部7と制御部8とからなり、データパス部7は、図6に示すような2リード2ライト方式のレジスタファイル9を内蔵している。
【0027】
命令キャッシュ部4、データキャッシュ部5はそれぞれ、2ウェイセットアソシアティブ方式であり、それぞれ図7に示すようなタグRAM10を2個、図8に示すようなデータRAM11を2個内蔵している。タグRAM10とデータRAM11とは、クロックに同期して動作するスタティックRAM(SRAM)から構成されている。
【0028】
ポート用スキャンパス部6は、テスト制御部2の信号をMPU3、命令キャッシュ部4及びデータキャッシュ部5に伝達する。
【0029】
図1は、本第1実施形態に係る半導体集積回路1の要部回路図を示している。同図において、半導体集積回路1は、スキャンテスト対応回路部12とスキャンテスト非対応のマクロセル部13とを備えている。本第1実施形態では、図5におけるMPU3、命令キャッシュ部4及びデータキャッシュ部5のうち、レジスタファイル9、タグRAM10及びデータRAM11がそれぞれマクロセル部13に属し、それ以外の論理回路が、スキャンテスト対応回路部12に属する。
【0030】
スキャンテスト対応回路部12は、スキャンフリップフロップSFF1〜SFFn(スキャンレジスタも同義とする。尚、図1ではSFF1〜SFF6を示している)とスキャンテスト対象の組合せ論理回路14,15,16,17からなる。
【0031】
マクロセル部13は、上述したレジスタファイル9、タグRAM10、データRAM11等のマクロセル18と、このマクロセル18をバイパスするバイパス路19,19と、マクロセル18の出力経路とバイパス路19,19とを選択するセレクタ20,20とを備えている。
【0032】
例えば、レジスタファイル9については、バイパス路19,19は、図6において32ビットのデータ入力1と32ビットのデータ出力1とをバイパスし、32ビットのデータ入力2と32ビットのデータ出力2とをバイパスする。
【0033】
また、タグRAM10については、バイパス路19,19は、図7において、26ビットのデータ入力と26ビットのデータ出力とをバイパスする。
【0034】
また、データRAM11については、バイパス路19,19は、図8において、32ビットのデータ入力と32ビットのデータ出力とをバイパスする。
【0035】
スキャンテスト対象の組合せ論理回路16,17は、マクロセル部13との境界に位置し、組合せ論理回路16はマクロセル部13の入力端子18a,18a及びバイパス路19,19に、組合せ論理回路17はセレクタ20,20にそれぞれ接続されている。また、組合せ論理回路15の出力が組合せ論理回路16に接続され、組合せ論理回路17の出力が組合せ論理回路14に接続されている。すなわち、図1では、スキャンテストモードにおいて、「SFF3,SFF4−組合せ論理回路15−組合せ論理回路16−バイパス路19,19−セレクタ20,20−組合せ論理回路17−組合せ論理回路14−SFF3,SFF4」というデータ処理経路が形成される。
【0036】
セレクタ20,20は、例えば一対のトランスミッションゲートからなり、テスト制御部2からのモード切替信号MODEによって制御される。モード切り替え信号MODEは、通常動作において「0」となり、スキャンテストにおいて「1」となる信号であり、セレクタ20,20の選択制御信号となって、通常動作モードにおいてはマクロセル18の出力端子18bからの出力を選択し、スキャンテストモードにおいてはバイパス路19,19を選択する。また、テスト制御部2は、SFF1〜SFFnのスキャンイネーブル信号SEを生成し、スキャンイネーブル信号SEが「1」の場合に、SFF1〜SFFnがチェーン結合されてシリアルシフトレジスタ21として機能するようになる。
【0037】
斯かる構成において、通常動作モードにおいては、テスト制御部2によるスキャンイネーブル信号SEが「0」となって外部入力端子EXINを非選択状態とし、通常のデータD1が、「SFF1−組合せ論理回路14−SFF4−組合せ論理回路15−SFF5−」という経路で処理され、また、通常のデータD2が、「SFF2−組合せ論理回路14−SFF3−組合せ論理回路15−SFF6−」という経路で処理される。またこの間、モード切替信号MODEは「0」となっているので、セレクタ20,20はマクロセル18の出力を選択している。
【0038】
一方、スキャンテストモードにおいては、テスト制御部2によるスキャンイネーブル信号SEが「1」となって、SFF1〜SFFnがチェーン結合されてシリアルシフトレジスタ21として機能するようになり、スキャンイン機能を利用して、外部入力端子EXINから、スキャンテスト回路部12内の全てのSFF1〜SFFnの内部状態を設定する。これが1つのテストパターン(テストデータ)に相当する。
【0039】
次に、スキャンイネーブル信号SEを「0」に切り換え、SFF1〜SFFnのチェーン結合を解除して、スキャンテスト対象組合せ論理回路14〜17を通常動作させて、その動作結果をスキャンシフトレジスタ21に取り込む。
【0040】
そして、再びスキャンイネーブル信号SEを「1」として、SFF1〜SFFnをチェーン結合し、スキャンアウト機能を利用して外部出力端子EXOUTを介してスキャンシフトレジスタ21のデータを外部に取り出して、期待値と比較する。この一連の動作を、ATPGと呼ばれるCATツールによって生成されたテストパターンについて行うことにより、スキャンテスト回路部12がテストされることになる。
【0041】
そしてこの間、モード切替信号MODEは「1」となっているので、セレクタ20,20はバイパス路19,19を選択している。従って、「SFF3,SFF4−組合せ論理回路15−組合せ論理回路16−バイパス路19,19−セレクタ20,20−組合せ論理回路17−組合せ論理回路14−SFF3,SFF4」というデータ処理経路が形成されるため、マクロセル18を動作させなくても、マクロセル部13との境界に位置する組合せ論理回路16,17のスキャンテストを行うことができる。
【0042】
以上、本第1実施形態にあっては、スキャンテスト回路部12においてマクロセル部13との境界に位置する組合せ論理回路16,17のスキャンテストを行う際、わざわざマクロセル18を動作させる必要がないので、スキャンテストのためのテストパターンのステップ数を小さく抑えることができる。
(第2実施形態)
本発明を具体化した第2の実施形態を図面に基づいて説明する。但し、第1実施形態と同様の構成には同じ符号を用い、その詳細な説明を省略する。
【0043】
図2は、本第2実施形態に係る半導体集積回路1の要部回路図を示している。
【0044】
本第2実施形態においては、組合せ論理回路16,17間を直結する経路22が存在しており、仮に第1実施形態のようなバイパス路19,19が選択された場合、組合せ論理回路16,17間で閉ループが形成されてしま、発振が生じて論理値が定まらず、テストができなくなったり、閉ループ上の論理ゲートへの入力が中間電位となって貫通電流が生じ、論理ゲートを形成するトランジスタが故障する問題が生じる。
【0045】
そこで、本第2実施形態では、バイパス路19,19のそれぞれにスキャンフリップフロップSFF7,SFF8を挿入することにより、組合せ論理回路16,17間に閉ループが形成されることを防止している。
【0046】
斯かる構成において、通常動作モードにおける動作は、第1実施形態と同様である。
【0047】
スキャンテストモードにおいては、バイパス路19,19に挿入されたSFF7,SFF8は、SFF1〜SFF6と共にチェーン結合されて、シリアルシフトレジスタ21の一部を構成し、スキャンテスト用のテストパターンが設定される。このように、SFF7,SFF8がシリアルシフトレジスタ21の一部を構成していることから、組合せ論理回路16の出力の観測性と、組合せ論理回路17の制御性が高くなる。
【0048】
尚、SFF7,SFF8の双方でなくても、いずれか一つがシリアルシフトレジスタ21の一部を構成するようにしても良い。
(第3実施形態)
本発明を具体化した第3の実施形態を図面に基づいて説明する。但し、第1実施形態と同様の構成には同じ符号を用い、その詳細な説明を省略する。
【0049】
図3は、本第3実施形態に係る半導体集積回路の要部回路図を示している。
【0050】
本第3実施形態においては、マクロセル18の入力数が出力数に比べて多い場合に、バイパス路19…上に論理ゲート23…(ANDゲート)を挿入することで、バイパス路19…の本数を、マクロセル18の出力数と同数にしている。具体的には、図3においては、マクロセル18は8個の入力に対し4個の出力を備え、それに合わせて、8本のバイパス路19…を、2本を1組として論理ゲート23…により4本にしている。
【0051】
このように、論理ゲート23…を用いた本第3実施形態では、入力数と出力数の異なる種々のマクロセル18に対しても適応することが可能となる。
【0052】
尚、論理ゲート23として、ANDゲート以外に、ORゲート、XORゲート、NANDゲート、NORゲート、XNORゲート等を用いても良い。
(第4実施形態)
本発明を具体化した第4の実施形態を図面に基づいて説明する。但し、第1〜第3実施形態と同様の構成には同じ符号を用い、その詳細な説明を省略する。
【0053】
図4は、本第4実施形態に係る半導体集積回路の要部回路図を示している。
【0054】
本第4実施形態は、第2実施形態と第3実施形態とを組合せたものである。すなわち、組合せ論理回路16,17間を直結する経路22が存在しており、マクロセル18の入力数が出力数に比べて多い場合、バイパス路19…上に論理ゲート23…を挿入することでバイパス路19…の本数を減らすと共に、減らしたバイパス路19…にスキャンフリップフロップSFF9〜SFF12をそれぞれ挿入する。SFF9〜SFF12は、SFF7,SFF8と同様にスキャンテストモードにおいて他のSFF1〜SFF6と共にチェーン結合されてシリアルシフトレジスタ21の一部を構成する。
【0055】
尚、SFF9〜SFF12のいずれか一つがシリアルシフトレジスタ21の一部を構成するようにしても良い。
【0056】
以上の第1〜第4実施形態にあっては、セレクタ20を、マクロセル18の出力側に設けているが、これをマクロセル18の入力側に設けても良い。
【0057】
【発明の効果】
本発明にあっては、マクロセルを動作させることなく、論理回路のスキャンテストを行うことができるので、スキャンテスト対象の論理回路とスキャンテスト非対象のマクロセルとの境界部分に存在する論理回路を、効率的にスキャンテストして、設計TATの短縮に寄与する半導体集積回路を提供することができる。
【図面の簡単な説明】
【図1】本発明を具体化した第1実施形態における半導体集積回路の要部ブロック図である。
【図2】本発明を具体化した第2実施形態における半導体集積回路の要部ブロック図である。
【図3】本発明を具体化した第3実施形態における半導体集積回路の要部ブロック図である。
【図4】本発明を具体化した第4実施形態における半導体集積回路の要部ブロック図である。
【図5】本発明を具体化した第1〜第4実施形態における半導体集積回路の全体構成を示すブロック図である。
【図6】レジスタファイルの説明図である。
【図7】タグRAMの説明図である。
【図8】データRAMの説明図である。
【図9】従来例における半導体集積回路の要部ブロック図である。
【符号の説明】
1 半導体集積回路
2 テスト制御部
12 スキャンテスト回路部
13 マクロセル部
14〜17 組合せ論理回路
18 マクロセル
19 バイパス路
20 セレクタ
21 シリアルシフトレジスタ
23 論理ゲート
SFF1〜SFF12 スキャンフリップフロップ
Claims (6)
- 通常動作モードとスキャンテストモードとでデータパスを切り換える複数のスキャンフリップフロップと、このスキャンフリップフロップを用いたスキャンテストの対象であり、前記スキャンフリップフロップに接続された第1の論理回路と、前記スキャンテスト非対象のマクロセルと、前記第1の論理回路と前記マクロセルとの境界に位置し、前記第1の論理回路と前記マクロセルに接続された前記スキャンテスト対象の第2の論理回路と、前記第1と第2の論理回路をスキャンテストするスキャンテストモード時に前記マクロセルをバイパスするバイパス路とを具備し、前記スキャンテストモード時に、スキャンフリップフロップ−第1の論理回路−第2の論理回路−パイパス路−第2の論理回路−第1の論理回路−スキャンフリップフロップ、というデータ処理経路を形成してスキャンテストを行い、前記バイパス路にフリップフロップを挿入したことを特徴とした半導体集積回路。
- 通常動作モードとスキャンテストモードとでデータパスを切り換える複数のスキャンフリップフロップと、このスキャンフリップフロップを用いたスキャンテストの対象であり、前記スキャンフリップフロップに接続された第1の論理回路と、前記スキャンテスト非対象のマクロセルと、前記第1の論理回路と前記マクロセルとの境界に位置し、前記第1の論理回路と前記マクロセルに接続された前記スキャンテスト対象の第2の論理回路と、前記第1と第2の論理回路をスキャンテストするスキャンテストモード時に前記マクロセルをバイパスするバイパス路とを具備し、前記スキャンテストモード時に、スキャンフリップフロップ−第1の論理回路−第2の論理回路−パイパス路−第2の論理回路−第1の論理回路−スキャンフリップフロップ、というデータ処理経路を形成してスキャンテストを行い、前記バイパス路を複数本設けた場合に、各バイパス路毎にフリップフロップを挿入したことを特徴とした半導体集積回路。
- 前記スキャンフリップフロップは、前記スキャンテスト対象の第1の論理回路のスキャンパスに組み込まれてシリアルシフトレジスタを構成することを特徴とした請求項1又は2に記載の半導体集積回路。
- 前記バイパス路上に設けたフリップフロップはスキャンフリップフロップであり、少なくとも一つのスキャンフリップフロップが、スキャンテストモードにおいて、前記シリアルシフトレジスタの一部を構成することを特徴とした請求項3に記載の半導体集積回路。
- 前記マクロセルの出力又は入力と前記バイパス路とのいずれかを選択するセレクタと、このセレクタの動作を制御するテスト制御部とを具備したことを特徴とする請求項1乃至4のいずれか1項に記載の半導体集積回路。
- 前記バイパス路上に論理ゲートを設け、前記マクロセルの入力端子側のバイパス路の数に比べて出力端子側のバイパス路の数を減少させたことを特徴とする請求項1乃至5のいずれか1項に記載の半導体集積回路。
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