JP5911816B2 - 半導体集積回路装置 - Google Patents
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Description
図1は、第1の実施形態に係る半導体集積回路装置100の概略構成を示すブロック図である。半導体集積回路装置100は、BIST回路1と、メモリ22を有するメモリカラー(memory collar)2と、システムロジック回路3とを備えている。この半導体集積回路装置100は、メモリ22をテストする機能だけでなく、BIST回路1をテストする機能も有する。
以下に説明する第2の実施形態では、メモリ22のテスト時に、比較部26およびフラグレジスタ27も合わせてテストするものである。
11 データ生成部
12 アドレス生成部
13 制御信号生成部
14 結果解析部
2 メモリカラー
21a〜21c,24,241〜24n,521〜52n マルチプレキサ
22 メモリ
23 バイパス回路
25,25a 圧縮部
26 比較部
27 フラグレジスタ
511〜51n 排他的論理和回路
531〜533 フリップフロップ
100,100a 半導体集積回路装置
Claims (7)
- メモリと、
前記メモリをテストするためのBIST(Built-In Self Test)回路により生成されたテスト信号が、前記メモリをバイパスするためのバイパス回路と、
前記BIST回路によりメモリのテストを行う場合には前記テスト信号に応じて前記メモリから出力されるメモリ信号を選択し、前記BIST回路のテストを行う場合には前記バイパス回路から出力されるバイパス信号を選択するマルチプレキサと、
前記メモリのテストを行う場合には前記マルチプレキサからの出力信号を保持し、前記BIST回路のテストを行う場合には前記マルチプレキサからの出力信号を圧縮して保持する圧縮部と、
前記圧縮部に保持された信号と、前記BIST回路により生成された前記メモリ信号の期待値信号と、を比較する比較部と、
前記圧縮部により圧縮されたバイパス信号を、前記BIST回路に故障があるか否かの判断のために出力する出力端子と、
前記比較部による比較の結果、前記圧縮部に保持された信号と、前記期待値信号とが一致するか否かを示すフラグ信号を生成するフラグ生成部と、を備え、
前記マルチプレキサからの出力信号は、複数ビットからなるデジタル信号であり、
前記圧縮部は、
前記マルチプレキサからの出力信号の各ビットに対応して設けられ、供給される値をそれぞれ保持する複数のレジスタと、
隣接する2つの前記レジスタ間に設けられ、前段のレジスタに保持された値と、後段のレジスタに対応する前記マルチプレキサからの出力信号のビットの値と、前記フラグ信号と、の間で圧縮処理のための論理演算を行う論理回路と、
前記メモリのテストを行う場合には、前記後段のレジスタに対応する前記マルチプレキサからの出力信号のビットの値を前記後段のレジスタに供給し、前記BIST回路のテストを行う場合には前記論理回路の出力値を前記後段のレジスタに供給する選択部と、を有し、
前記圧縮部は、前記BIST回路のテストを行う場合には前記マルチプレキサからの出力信号および前記フラグ信号を圧縮し、
前記バイパス回路は、前記テスト信号を、前記メモリ信号のビット数に合わせて変換して、前記バイパス信号を生成し、
前記テスト信号は、前記メモリのアドレスを指定するアドレス信号、前記メモリに書き込むデータ信号、ならびに、前記メモリの書き込みおよび読み出しを制御する制御信号のうちのすくなくとも1つを含むことを特徴とする半導体集積回路装置。 - メモリと、
前記メモリをテストするためのBIST(Built-In Self Test)回路により生成されたテスト信号が、前記メモリをバイパスするためのバイパス回路と、
前記BIST回路によりメモリのテストを行う場合には前記テスト信号に応じて前記メモリから出力されるメモリ信号を選択し、前記BIST回路のテストを行う場合には前記バイパス回路から出力されるバイパス信号を選択するマルチプレキサと、
前記メモリのテストを行う場合には前記マルチプレキサからの出力信号を保持し、前記BIST回路のテストを行う場合には前記マルチプレキサからの出力信号を圧縮して保持する圧縮部と、
前記圧縮部に保持された信号と、前記BIST回路により生成された前記メモリ信号の期待値信号と、を比較する比較部と、
前記比較部による比較の結果、前記圧縮部に保持された信号と、前記期待値信号とが一致するか否かを示すフラグ信号を生成するフラグ生成部と、を備え、
前記圧縮部は、前記BIST回路のテストを行う場合には前記マルチプレキサからの出力信号および前記フラグ信号を圧縮することを特徴とする半導体集積回路装置。 - 前記圧縮部は、レジスタを有し、
このレジスタは、前記マルチプレキサからの出力信号を保持するために用いられるとともに、前記マルチプレキサからの出力信号を圧縮するためにも用いられることを特徴とする請求項2に記載の半導体集積回路装置。 - 前記マルチプレキサからの出力信号は、複数ビットからなるデジタル信号であり、
前記圧縮部は、
前記マルチプレキサからの出力信号の各ビットに対応して設けられ、供給される値をそれぞれ保持する複数のレジスタと、
隣接する2つの前記レジスタ間に設けられ、前段のレジスタに保持された値と、後段のレジスタに対応する前記マルチプレキサからの出力信号のビットの値と、前記フラグ信号と、の間で圧縮処理のための論理演算を行う論理回路と、
前記メモリのテストを行う場合には、前記後段のレジスタに対応する前記マルチプレキサからの出力信号のビットの値を前記後段のレジスタに供給し、前記BIST回路のテストを行う場合には前記論理回路の出力値を前記後段のレジスタに供給する選択部と、を有することを特徴とする請求項2または3に記載の半導体集積回路装置。 - 前記圧縮部により圧縮されたバイパス信号を、前記BIST回路に故障があるか否かの判断のために出力する出力端子を備えることを特徴とする請求項2乃至4のいずれかに記載の半導体集積回路装置。
- 前記バイパス回路は、前記テスト信号を、前記メモリ信号のビット数に合わせて変換して、前記バイパス信号を生成することを特徴とする請求項2乃至5のいずれかに記載の半導体集積回路装置。
- 前記テスト信号は、前記メモリのアドレスを指定するアドレス信号、前記メモリに書き込むデータ信号、ならびに、前記メモリの書き込みおよび読み出しを制御する制御信号のうちのすくなくとも1つを含むことを特徴とする請求項2乃至6のいずれかに記載の半導体集積回路装置。
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