CN113131929A - 分频电路及具有该分频电路的环形振荡器 - Google Patents

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CN113131929A CN202010043650.XA CN202010043650A CN113131929A CN 113131929 A CN113131929 A CN 113131929A CN 202010043650 A CN202010043650 A CN 202010043650A CN 113131929 A CN113131929 A CN 113131929A
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Abstract

一种分频电路，所述分频电路包括第一触发电路、第二触发电路及第一反相器，所述第一触发电路的输出端与所述第二触发电路的输入端电连接，所述第二触发电路的输出端与所述第一反相器的输入端电连接，所述第一反相器的输出端与所述第一触发电路的输入端电连接，其中，所述第一触发电路受来自外部的第一时钟信号控制，所述第二触发电路受所述第一时钟信号反相后控制，当所述第一触发电路接收到一第一输入信号时，所述第一触发电路及第二触发电路对输入信号进行分频处理，并通过所述第一反相器输出一第二时钟信号，且使得所述第一时钟信号的频率为第二时钟信号频率的两倍。本发明还公开了具有该分频电路的环形振荡器。

Description

分频电路及具有该分频电路的环形振荡器
技术领域
本发明涉及一种分频电路及具有该分频电路的环形振荡器
背景技术
在半导体工业中，环形振荡器一般用于检测电子元器件的交流性能。该环形振荡器包括振荡电路和分频电路，所述振荡电路与反相器、与门、或门及分频电路一起配合，实现对电子元器件的交流性能的监测。然而，典型的分频电路采用对称分布的结构，这样的结构需要依赖NMOS管和PMOS管的驱动性能，并且需要保证输入频率的占空比。显然，当NMOS管和PMOS管的性能发生变化时，会影响占空比，最终导致相位噪声或异常频率分布。
发明内容
有鉴于此，有必要提供一种不依赖占空比的分频电路。
还有必要提供一种具有该分频电路的环形振荡器，用于实时检测电子元器件的交流性能。
一种分频电路，所述分频电路包括第一触发电路、第二触发电路及第一反相器，所述第一触发电路的输出端与所述第二触发电路的输入端电连接，所述第二触发电路的输出端与所述第一反相器的输入端电连接，所述第一反相器的输出端与所述第一触发电路的输入端电连接，以使得所述分频电路形成闭环回路，其中，所述第一触发电路受来自外部的一第一时钟信号控制，所述第二触发电路受所述第一时钟信号反相后控制，所述第一触发电路接收到一第一输入信号，当所述第一时钟信号为第一电平时，所述第一触发电路导通且输出第二输入信号，所述第二触发电路截止且保持所述第二输入信号不变并输出给所述第一反相器；当所述第一时钟信号为第二电平时，所述第一触发电路截止且保持所述第一输入信号不变并输出给所述第二触发电路，所述第二触发电路导通且输出第二输入信号给所述第一反相器，并通过所述第一反相器输出一第二时钟信号，且使得所述第一时钟信号的频率为第二时钟信号频率的两倍。
优选地，所述第一触发电路包括第一传输门及第一锁存器，所述第一传输门的输入端与所述第一反相器的输出端电连接，所述第一传输门的输出端与所述第一锁存器的输入端电连接，所述第一锁存器的输出端与所述第二触发电路电连接，所述第一传输门的输入端用于接收所述第一输入信号。
优选地，所述第二触发电路包括第二传输门及第二锁存器，所述第二传输门的输入端与所述第一锁存器的输出端电连接，所述第二传输门的输出端与所述第二锁存器的输入端电连接，所述第二锁存器的输出端与所述第一反相器的输入端电连接，所述第二锁存器的输出端用于输出所述第二输入信号，所述第一反相器的输出端用以输出所述第二时钟信号。
优选地，所述第一传输门还包括第一控制端及第二控制端，所述第二传输门还包括正向端及反向端，所述第一控制端与所述第二传输门的反向端电连接，所述第二控制端与所述第二传输门的正向端电连接，所述第一控制端用以接收所述第一时钟信号。
优选地，所述第一锁存器包括两方向相反的第二反相器及第三反相器，所述第二锁存器包括两方向相反的第四反相器及第五反相器，所述第二反相器的输入端及第三反相器的输入端均电连接至所述第一传输门的输出端，所述第二反相器的输出端及第三反相器的输出端均电连接至所述第二传输门的输入端，所述第四反相器的输入端及第五反相器的输入端均电连接至所述第二传输门的输出端，所述第四反相器的输出端及第五反相器的输出端均电连接至所述第一反相器的输入端，所述第一锁存器及所述第二锁存器用于锁存信号。
优选地，所述第三反相器还包括正向端及反向端，所述第五反相器还包括正向端及反向端，所述第三反相器的正向端及所述第五反相器的反向端与所述第二控制端电连接，所述第三反相器的反向端及所述第五反相器的正向端与所述第一控制端电连接。
优选地，当所述第一传输门通过所述第一控制端接收到所述第一时钟信号为第一电平时，第一传输门和第五反相器导通，而所述第二传输门和第三反相器截止，所述第一传输门处于传输状态，用以实现信号传输，所述第二传输门处于保持状态，保持上一个传输的信号，所述第一锁存器不锁存信号，所述第二锁存器锁存信号；当所述第一传输门通过所述第一控制端接收到的第一时钟信号为与第一电平相反的第二电平时，第一传输门及第五反相器截止，所述第二传输门和第三反相器导通，所述第一传输门处于保持状态，保持上一个传输的信号，所述第二传输门处于传输状态，用以实现信号传输，所述第一锁存器锁存信号，所述第二锁存器不锁存信号。
一种环形振荡器，所述环形振荡器包括振荡电路及所述分频电路，所述分频电路电连接至所述振荡电路，所述振荡电路用以输出所述第一时钟信号至所述分频电路。
优选地，所述振荡电路包括偶数个反相器及与非门，偶数个反相器相互串联，且连接至所述与非门的输出端与所述分频电路，最后一个反相器的输出端与所述与非门输入端电连接，以此构成环状的闭合回路，所述振荡电路的输出端交替振荡出所述第一时钟信号，并传输给所述分频电路。
优选地，所述环形振荡器还包括若干个的所述分频电路，若干个所述分频电路依次串联，用以将所述振荡电路输出的所述第一时钟信号进行若干次分频，以输出一低频时钟信号。
本发明通过该分频电路及具有该分频电路的环形振荡器，可以将高频时钟信号进行分频后输出低频时钟信号，不需要保证输入频率的占空比，并且可以达到实时检测电子元器件的交流性能的目的。
附图说明
图1为本发明一实施例的分频电路的电路结构图。
图2为图1所示分频电路的信号波形图。
图3是本发明一实施例的环形振荡器的电路结构图。
主要元件符号说明
Figure BDA0002368616500000031
Figure BDA0002368616500000041
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，当一个元件被称为“电连接”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“电连接”另一个元件，它可以是接触连接，例如，可以是导线连接的方式，也可以是非接触式连接，例如，可以是非接触式耦合的方式。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
请参考图1，在本实施方式中，本发明提供一种分频电路100。所述分频电路100包括第一触发电路10、第二触发电路20及第一反相器30。所述第一触发电路10的输出端与所述第二触发电路20的输入端电连接。所述第二触发电路20的输出端与所述第一反相器30的输入端电连接。所述第一反相器30的输出端与所述第一触发电路10的输入端电连接，以使得所述分频电路100形成闭环回路。
其中，所述第一触发电路10受来自外部的一第一时钟信号控制，所述第二触发电路20受反相后的所述第一时钟信号控制，所述第一触发电路10接收到一第一输入信号，当所述第一时钟信号为第一电平时，所述第一触发电路10导通且输出第二输入信号，所述第二触发电路20截止且保持所述第二输入信号不变并输出给所述第一反相器30。当所述第一时钟信号为第二电平时，所述第一触发电路10截止且保持所述第一输入信号不变并输出给所述第二触发电路20，所述第二触发电路20导通且输出第二输入信号给所述第一反相器30。最后通过所述第一反相器30输出一第二时钟信号，且使得所述第一时钟信号的频率为第二时钟信号频率的两倍。即通过所述分频电路100，可实现对时钟信号的分频。
所述第一触发电路10包括第一传输门11及第一锁存器12。所述第一传输门11包括输入端111、输出端112、第一控制端113及第二控制端114。所述第一锁存器12包括两方向相反的第二反相器121及第三反相器122。所述第二反相器121包括输入端1211及输出端1212。所述第三反相器122包括输入端1221、输出端1222、正向端1223及反向端1224。所述第二反相器121的输入端1211与所述第三反相器122的输入端1221均电连接至所述第一传输门11的输出端112。所述第二反相器121的输出端1212与所述第三反相器122的输出端1222电连接。所述第三反相器122的正向端1223电连接至所述第二控制端114。所述反向端1224电连接至所述第一控制端113。
在本实施例中，所述第一传输门11的输入端用于接收所述第一输入信号。
在本实施例中，所述第一控制端113用以接收所述第一时钟信号IN。所述第二控制端114用以接收与所述第一时钟信号IN相反的控制信号ΛN。
所述第二触发电路20包括第二传输门21及第二锁存器22。所述第二传输门21包括输入端211、输出端212、正向端213及反向端214。所述第二锁存器22包括两方向相反的第四反相器221及第五反相器222。所述第四反相器221包括输入端2211及输出端2212。所述第五反相器222包括输入端2221、输出端2222、正向端2223及反向端2224。所述第二传输门21的正向端213与所述第二控制端114电连接。所述第二传输门21的反向端214与所述第一控制端113电连接。所述第二传输门21的输入端211与所述第二反相器121的输出端1212及所述第三反相器122的输出端1222电连接。所述第四反相器221的输入端2211及所述第五反相器222的输入端2221均与所述第二传输门21的输出端212电连接。所述第四反相器221的输出端2212及所述第五反相器222的输出端2222电连接。所述第五反相器222的正向端2223与所述第一控制端113电连接，所述反向端2224与所述第二控制端114电连接。
在本实施例中，所述第二锁存器22的输出端用于输出所述第二输入信号。
所述第一反相器30包括输入端31及输出端32。所述第一反相器30的输入端31与所述第四反相器221的输出端2212及所述第五反相器222的输出端2222电连接。所述第一反相器30的输出端32输出第二时钟信号。所述第一反相器30的输出端32还与所述第一传输门11的输入端111电连接，进而所述分频电路100形成闭环回路。可以理解，在本实施例中，所述第一反相器30、第二反相器121及第四反相器221始终处于导通状态。而所述第三反相器122及所述第五反相器222受所述第一时钟信号的控制而导通或截止。
请再次参考图1，在所述分频电路100中分别标上a、b、c、d及e。其中，a为第一传输门11的输入端111的信号，b为第一传输门11的输出端112输出的信号。c为所述第一锁存器12输出的信号，d为第二传输门21的输出端212输出的信号，e为第二锁存器22输出的信号。在本实施例中，当所述第一传输门11通过所述第一控制端113接收到第一时钟信号IN，且所述第一时钟信号IN为第一电平(例如逻辑1)时，第一传输门11和第五反相器222导通，而所述第二传输门21和第三反相器122截止。所述第一传输门11处于传输状态，用以实现信号传输。所述第二传输门21处于保持状态，保持上一个传输的信号。所述第一锁存器12不锁存信号，所述第二锁存器22可以锁存信号。
当所述第一传输门11通过所述第一控制端113接收到的第一时钟信号IN为与第一电平相反的第二电平(例如逻辑0)时，第一传输门11及第五反相器222截止。所述第二传输门21和第三反相器122导通。所述第一传输门11处于保持状态，保持上一个传输的信号。所述第二传输门21处于传输状态，用以实现信号传输。所述第一锁存器12锁存信号，所述第二锁存器22不锁存信号。
请一并参考图2，在本实施例中，以所述第一时钟信号IN的其中两个时钟周期中各时间段，例如T1-T4为例，具体说明所述分频电路100实现两分频的原理。
其中，在T1时间段，第一传输门11的第一控制端113，接收到的第一时钟信号IN为高电平，且第一反相器30的输出端32输出的信号a为低电平。此时，所述第一传输门11导通，所述第二传输门21及所述第三反相器122截止，所述第五反相器222导通。且由于所述第二反相器121、第四反相器221、第一反相器30始终处于导通状态。因此第一触发电路10处于传输状态，信号b与信号a保持一致，即为低电平。同时信号c经由所述第一锁存器12转变为相反电平，即为高电平。同样，由于第二触发电路20处于保持状态，即保持原来的电平不变，因此信号d保持为之前的电平，即为低电平，信号e经由所述第二锁存器22转变为相反的电平，即为高电平。最后通过所述第一反相器30的反相处理，使得输出信号a，即第二时钟信号为信号e的反向，即为低电平。
同样，在T2时间段，第一传输门11的第一控制端113，接收到第一时钟信号IN为低电平，且第一反相器30的输出端32输出的信号a为高电平。此时所述第一传输门11截止，所述第二传输门21导通，所述第三反相器122导通，所述第五反相器222截止。且由于所述第二反相器121、第四反相器221、第一反相器30始终处于导通状态。因此第一触发电路10处于保持状态，保持原来的电平不变，信号b保持为T1时间段的电平，即为低电平，信号c经由所述第一锁存器12转变为相反电平，即为高电平。第二触发电路20处于传输状态，因此，信号d为高电平，信号e经由所述第二锁存器22转变为相反的电平，即为低电平。最后通过所述第一反相器30的反相处理，使得输出信号a，即第二时钟信号为信号e的反向，即为高电平。
在T3时间段时，第一传输门11的第一控制端113，接收到第一时钟信号IN为高电平，且第一反相器30的输出端32输出的信号a为高电平。所述第一传输门11导通，所述第二传输门21及所述第三反相器122截止，第五反相器222导通。第一触发电路10处于传输状态，信号b与信号a保持一致，即为高电平，信号c经由所述第一锁存器12转变为相反电平，即为低电平。第二触发电路20处于保持状态，保持原来的电平不变，因此，信号d保持为T2时间段对应的电平，即为高电平，信号e经由所述第二锁存器22转变为相反的电平，即为低电平，最后通过所述第一反相器30的反相处理，使得输出信号a，即第二时钟信号为信号e的反向，即为高电平。
在T4时间段时，第一传输门11的第一控制端113，接收到第一时钟信号IN为低电平，且第一反相器30的输出端32输出的信号a为低电平。此时所述第一传输门11截止，所述第二传输门21导通，第三反相器122导通，所述第五反相器222截止。第一触发电路10处于保持状态，保持原来的电平不变，信号b保持为T3时间段的电平，即为高电平，信号c经由所述第一锁存器12转变为相反电平，即为低电平。第二触发电路20处于传输状态，因此，信号d为低电平，信号e经由所述第二锁存器22转变为相反的电平，即为高电平。最后通过所述第一反相器30的反相处理，使得输出信号a，即第二时钟信号为信号e的反向，即为高电平。
显然，通过分析第一时钟信号IN的其中两个时钟周期，可知晓当所述第一时钟信号IN工作于两个时钟周期内时，所述第二时钟信号OUT(a)为一个时钟周期。也就是说，所述第一控制端113接收的第一时钟信号每触发两个时钟周期，在经由所述分频电路100后，将输出一个时钟周期的所述第二时钟信号。即所述第二时钟信号的频率是输入的所述第一时钟信号频率的一半，经由所述分频电路100实现了一次二分频。
请一并参考图3，本发明还提供一种环形振荡器300。所述环形振荡器300包括振荡电路200及若干个所述分频电路100。若干个所述分频电路100相互串联。所述振荡电路200与所述分频电路100电连接。所述振荡电路200用于为所述分频电路100提供高频的时钟信号。所述分频电路100用于将接收到的高频时钟信号进行分频处理，以输出低频的时钟信号。
具体地，在本实施例中，所述振荡电路200包括偶数个反相器201及与非门202。其中，偶数个反相器201相互串联，且连接至所述与非门202的输出端与所述分频电路100。另外，最后一个反相器201的输出端与所述与非门202的其中一个输入端电连接，以使得所述振荡电路200构成环状的闭合回路。所述与非门202的另一个输入端还电连接一电源端(图未示)，用于提供给所述环形振荡器300工作的电流。
可以理解，在本实施例中，所述振荡电路200的输出端交替振荡出高频的时钟信号，并传输给所述分频电路100。由于每一所述分频电路100均可实现一次二分频。如此通过若干所述分频电路100，可对振荡电路200振荡出的高频时钟信号进行分频处理，进而输出低频时钟信号。
具体地，所述环形振荡器300经过所述振荡电路200输出交替变化的高频钟信号。所述振荡电路200将该高频时钟信号作为输入信号，例如第一时钟信号IN，输出给所述分频电路100。多个所述分频电路100经过若干次分频，例如2N次分频后，输出一低频时钟信号。所述低频时钟信号可输出至电子元器件，进而满足不同电子元器件对低频时钟信号的需求，同时用以检测所述电子元器件的交流性能。
本发明通过该分频电路100及具有该分频电路100的环形振荡器300，可以将高频时钟信号进行分频后输出低频时钟信号，不需要保证输入频率的占空比，并且可以达到实时检测电子元器件的交流性能的目的。
以上实施方式仅用以说明本发明的技术方案而非限制，尽管参照以上较佳实施方式对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换都不应脱离本发明技术方案的精神和范围。本领域技术人员还可在本发明精神内做其它变化等用在本发明的设计，只要其不偏离本发明的技术效果均可。这些依据本发明精神所做的变化，都应包含在本发明所要求保护的范围之内。

Claims (10)

1.一种分频电路，其特征在于：所述分频电路包括第一触发电路、第二触发电路及第一反相器，所述第一触发电路的输出端与所述第二触发电路的输入端电连接，所述第二触发电路的输出端与所述第一反相器的输入端电连接，所述第一反相器的输出端与所述第一触发电路的输入端电连接，其中，所述第一触发电路受来自外部的一第一时钟信号控制，所述第二触发电路受所述第一时钟信号反相后控制，所述第一触发电路接收到一第一输入信号，当所述第一时钟信号为第一电平时，所述第一触发电路导通且输出第二输入信号，所述第二触发电路截止且保持所述第二输入信号不变并输出给所述第一反相器；当所述第一时钟信号为与所述第一电平相反的第二电平时，所述第一触发电路截止且保持所述第一输入信号不变并输出给所述第二触发电路，所述第二触发电路导通且输出第二输入信号给所述第一反相器；并通过所述第一反相器输出一第二时钟信号，且使得所述第一时钟信号的频率为第二时钟信号频率的两倍。
2.如权利要求1所述的分频电路，其特征在于：所述第一触发电路包括第一传输门及第一锁存器，所述第一传输门的输入端与所述第一反相器的输出端电连接，所述第一传输门的输出端与所述第一锁存器的输入端电连接，所述第一锁存器的输出端与所述第二触发电路电连接，所述第一传输门的输入端用于接收所述第一输入信号。
3.如权利要求2所述的分频电路，其特征在于：所述第二触发电路包括第二传输门及第二锁存器，所述第二传输门的输入端与所述第一锁存器的输出端电连接，所述第二传输门的输出端与所述第二锁存器的输入端电连接，所述第二锁存器的输出端与所述第一反相器的输入端电连接，所述第二锁存器的输出端用于输出所述第二输入信号，所述第一反相器的输出端用以输出所述第二时钟信号。
4.如权利要求3所述的分频电路，其特征在于：所述第一传输门还包括第一控制端及第二控制端，所述第二传输门还包括正向端及反向端，所述第一控制端与所述第二传输门的反向端电连接，所述第二控制端与所述第二传输门的正向端电连接，所述第一控制端用以接收所述第一时钟信号。
5.如权利要求4所述的分频电路，其特征在于：所述第一锁存器包括两方向相反的第二反相器及第三反相器，所述第二锁存器包括两方向相反的第四反相器及第五反相器，所述第二反相器的输入端及第三反相器的输入端均电连接至所述第一传输门的输出端，所述第二反相器的输出端及第三反相器的输出端均电连接至所述第二传输门的输入端，所述第四反相器的输入端及第五反相器的输入端均电连接至所述第二传输门的输出端，所述第四反相器的输出端及第五反相器的输出端均电连接至所述第一反相器的输入端，所述第一锁存器及所述第二锁存器用于锁存信号。
6.如权利要求5所述的分频电路，其特征在于：所述第三反相器还包括正向端及反向端，所述第五反相器还包括正向端及反向端，所述第三反相器的正向端及所述第五反相器的反向端与所述第二控制端电连接，所述第三反相器的反向端及所述第五反相器的正向端与所述第一控制端电连接。
7.如权利要求5所述的分频电路，其特征在于：当所述第一传输门通过所述第一控制端接收到所述第一时钟信号为第一电平时，第一传输门和第五反相器导通，而所述第二传输门和第三反相器截止，所述第一传输门处于传输状态，用以实现信号传输，所述第二传输门处于保持状态，保持上一个传输的信号，所述第一锁存器不锁存信号，所述第二锁存器锁存信号；当所述第一传输门通过所述第一控制端接收到的第一时钟信号为与第一电平相反的第二电平时，第一传输门及第五反相器截止，所述第二传输门和第三反相器导通，所述第一传输门处于保持状态，保持上一个传输的信号，所述第二传输门处于传输状态，用以实现信号传输，所述第一锁存器锁存信号，所述第二锁存器不锁存信号。
8.一种环形振荡器，其特征在于：所述环形振荡器包括振荡电路及如权利要求1-7任意一项所述的分频电路，所述分频电路电连接至所述振荡电路，所述振荡电路用以输出所述第一时钟信号至所述分频电路。
9.如权利要求8所述的环形振荡器，其特征在于：所述振荡电路包括偶数个反相器及与非门，偶数个反相器相互串联，且连接至所述与非门的输出端与所述分频电路，最后一个反相器的输出端与所述与非门输入端电连接，以此构成环状的闭合回路，所述振荡电路的输出端交替振荡出所述第一时钟信号，并传输给所述分频电路。
10.如权利要求9所述的环形振荡器，其特征在于：所述环形振荡器还包括若干个的所述分频电路，若干个所述分频电路依次串联，用以将所述振荡电路输出的所述第一时钟信号进行若干次分频，以输出一低频时钟信号。
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