KR0164396B1 - 반도체 메모리 장치의 클럭에지 검출회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야;

본 발명은 반도체 메모리 장치의 클럭에지 검출회로에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제;

종래의 소비전력을 줄이는 클럭에지 검출회로를 제공한다.

3. 발명의 해결방법의 요지;

본 발명은 반도체 메모리 장치의 클럭에지 검출회로에 있어서, 상기 제1클럭과 제어클럭인에이블신호에 응답하여 소정의 신호를 래치하여 출력하는 제1래치수단과, 제2래치수단과, 소정의 신호를 래치하여 선택적으로 출력하는 제3래치수단과, 상기 제2클럭 또는 제2클럭의 상보클럭중 하나의 클럭을 전송하는 스위칭수단과, 상기 스위칭수단의 출력신호를 선택적으로 방전하는 방전수단과, 상기 스위칭수단의 출력신호를 래치하는 제4래치수단과, 반전수단을 포함한다.

4. 발명의 중요한 용도;

반도체 메모리 장치에 적합하게 사용된다.

Description

반도체 메모리 장치의 클럭에지 검출회로

제1도는 종래기술에 따른 클럭에지 검출회로의 구체적인 회로도.

제2도는 제1도의 동작 타이밍도.

제3도는 본 발명에 따른 일실시예로서 클럭에지 검출회로의 구체적인 회로도.

제4도는 제4도의 동작 타이밍도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 계속 동작하는 클럭을 안정되고 빠르게 일정시간동안 전달하며 종래기술보다 입력클럭에 대한 출력클럭의 출력시간이 좀더 빠른 클럭에지 검출회로에 관한 것이다.

일반적으로, 최근에 메모리 장치가 대용량, 고속화됨에 따라 외부 시스템 클럭에 의해 동작하는 동기(Synchronous) 기능을 갖도록 개발이 진행되고 있다. 특히 동작 싸이클(cycle) 시간을 축소하여 고대역폭으로 구현하고 퍼포먼스(Performance)를 개선하기 위하여 클럭 주파수(Clock Frequency)를 계속 상승시키는 추세이다. 그러나, 이러한 고주파수 동작을 하게 되면서 불필요한 시간동안의 클럭에 소모되는 소비전력이 증가하는 문제점이 크게 대두되고 있다. 따라서 클럭을 필요한 시간동안만 선택적으로 내부회로로 전달하여 내부회로가 동작하지 않는 불필요한 시간에는 클럭을 발생시키지 않아서 여기에 소모되는 소비전력을 줄이고자 하는 것이 관심사가 되고 있다. 또한 이러한 일정 시간 동안만 전달되는 클럭을 사용함에 있어서 글리치(Glitch)없이 전달시간을 최대한 빠르게 하는 방법이 요구된다. 제1도는 종래기술에 따른 클럭에지 검출회로의 구체적인 회로도이다. 제1도를 참조하면, 메모리 동작상 클럭을 일정시간 동안 전달이 필요할 때 이를 제어하는 인에이블 신호는 제어클럭인에이블신호 Psample이다. 구성상의 회로를 살펴보면, 상기 제어클럭인에이블신호 Psample을 하나의 입력으로 하고, 제1클럭 CLK를 또하나의 입력으로 하여 낸드게이트 10, 20으로 이루어진 플립플롭(Flip-flop)으로 구성된 제1래치수단 100과, 상기 제1래치수단 100의 출력신호를 가지는 노드(Node) a에서의 출력신호는 인버터 11과 전송게이트 70를 제어 및 스위칭하여 제1클럭 CLKD를 소정시간 지연한 신호 예를들면, 제2클럭 CLKD를 노드 b로 출력하는 스위칭수단 400과, 인버터 19 및 엔모오스 트랜지스터 90이 직렬접속되고 상기 엔모오스 트랜지스터 90의 드레인과 노드 b가 접속되어 상기 제어클럭인에이블신호 Psample을 입력하여 상기 노드 b의 상태를 결정하기 위한 방전수단 600과, 상기 노드 b에 인버터 15, 17이 연결되어 상기 노드 b의 출력신호를 래치(Latch)하기 위한 제2래치수단 500과, 상기 래치수단 500에 접속되어 출력신호를 반전하여 제3클럭 CLK OUT을 출력하기 위한 인버터 21로 구성되어 있다. 상기 신호 Psample은 임의의 시간에 인에이블(enable)될 수 있기 때문에 낸드 래치(NAND Latch) 예를들면, 제1래치수단 100을 사용하여 글리치(Glitch)가 발생하지 않도록 한 것이고, 상기 제2클럭 CLKD는 노드 a의 상기 제1클럭 CLK의 지연을 보상하여 상기 제1클럭 CLK에 지연을 추가한 신호이다. 동작은 후술될 제2도의 동작 타이밍과 함께 설명하겠다.

제2도는 제1도의 동작 타이밍도이다. 제1도를 참조하여 제2도를 설명하면, 상기 제어클럭인에이블신호 Psample이 인에이블되는 시점은 상기 제1클럭 CLK가 논리로우(Low) 구간 t1에서 인에이블되는 것과 논리하이(High)인 구간 t2에서 인에이블되는 두가지 경우가 있다. 상기 신호 Psample이 상기 구간 t1에서 인에이블될 때 동작은 상기 신호 Psample이 논리하이로 인에이블될 때 상기 노드 a는 논리로우로 래치되어 상기 제1클럭 CLK가 제3클럭 CLK OUT로 전달된다. 이때, 상기 신호 Psample이 인에이블된 시점에서 상기 제3클럭이 출력될 때 까지의 지연시간 tD1는 최대 1/2 싸이클이다. 만일 상기 구간 t2시점에서 인에이블될 때 지연시간 tD2는 최대 하나의 싸이클이 된다. 즉, 상기 신호 Psample이 인에이블되고 상기 제3클럭 CLK OUT가 출력되는 시점이 한 싸이클의 변화를 갖는다. 그러므로 상기 제3클럭 CLK OUT에 동기되어 동작하는 회로의 셋업(Setup) 및 홀드(Hold) 시간은 1 싸이클 이상으로 정의 되어져야 한다는 문제점이 있다.

따라서, 본 발명의 목적은 종래에는 하나의 클럭으로 불필요한 지연시간을 줄였지만 상기 클럭과 상보적인 클럭을 둘다 이용하여 좀더 지연시간을 줄이는 클럭에지 검출회로를 제공함에 있다.

본 발명의 다른 목적은 종래의 클럭에 상보적인 클럭을 덧붙여 사용하여 불필요한 지연시간으로 소모되는 소비전력을 줄이는 클럭에지 검출회로를 제공함에 있다.

본 발명의 또다른 목적은 제어클럭과 상보제어클럭을 사용하여 제어클럭인에이블신호에 따른 출력 클럭의 지연변화를 최대 1/2 싸이클로 줄이는 클럭에지 검출회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 외부 시스템으로부터의 공급되는 제1클럭과, 상기 제1클럭을 제어하는 제어클럭인에이블신호에 의해 출력되는 제3클럭을 발생하는 반도체 메모리 장치의 클럭에지 검출회로에 있어서, 상기 제1클럭과 제어클럭인에이블신호에 응답하여 소정의 신호를 래치하여 출력하는 제1래치수단과, 상기 제1클럭의 상보클럭과 상기 제어클럭인에이블신호에 응답하여 소정의 신호를 래치하여 출력하는 제2래치수단과, 상기 제1래치수단 및 제2래치수단의 출력단에 입력단이 접속되어 상기 제1래치수단 및 제2래치수단의 출력신호를 선택적으로 입력받아 어느하나의 출력신호에 응답하여 소정의 신호를 래치하여 선택적으로 출력하는 제3래치수단과, 상기 제3래치수단의 두 출력단에 입력단이 접속되고 상기 제1클럭의 지연신호인 제2클럭 및 제2클럭의 상보클럭을 입력받고 상기 제3래치수단의 선택된 출력단의 출력신호에 의해 제어되어 상기 제2클럭 또는 제2클럭의 상보클럭중 하나의 클럭을 전송하는 스위칭수단을 가지는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제3도는 본 발명에 따른 일실시예로서 클럭에지 검출회로의 구체적인 회로도이다. 상기 제3클럭 CLK OUT이 논리하이인 상태의 업에지(Upedge)에서의 입력을 받아 내부회로가 동작될 경우를 도시한 것이다. 제3도를 참조하면, 구성은 제어클럭인에이블신호 Psample 및 제1클럭 CLK를 입력으로 하고 낸드게이트 10, 20을 교차접속하여 플립플롭 형태로 상기 제1클럭 CLK를 래치하기 위한 제1래치수단 100과, 상기 제어클럭인에이블신호 Psample 및 제1클럭의 상보신호 CLKB를 입력으로 하고 낸드게이트 30, 40을 교차접속하여 플립플롭 형태로 상기 제1클럭 CLKB를 래치하기 위한 제2래치수단 200과, 상기 제1래치수단 100의 출력단에 일입력단이 접속된 노아게이트 50과 상기 제2래치수단 200의 출력단에 일입력단이 접속된 노아게이트 60이 교차접속되어 두 개의 출력단중 하나의 출력단의 출력신호를 래치하여 출력하는 제3래치수단 300과, 상기 노아게이트 50의 출력단에 입력단이 접속되어 제2클럭 CLKD를 제어하여 출력하기 위한 인버터 11 및 전송게이트 70과 상기 노아게이트 60의 출력단에 입력단이 접속되어 제2클럭의 상보클럭 CLKBD를 제어하여 출력하기 위한 인버터 13 및 전송게이트 80으로 구성된 스위칭수단 400과, 상기 전송게이트 70, 80의 출력노드인 노드 F에 입력단이 접속되어 상기 전송게이트 70 또는 전송게이트 80으로부터 선택된 상기 신호 CLKD와 CLKBD중 하나의 신호를 입력으로 하여 상기 선택된 신호를 래치하여 출력하기 위한 제4래치수단 500과, 상기 노드 F에 드레인(Drain)이 접속되고 소오스(Source)가 접지전압(Vss)단자 접속된 엔모오스 트랜지스터 90와 상기 제어클럭인에이블신호 Psample을 입력으로 하여 반전된 신호를 상기 엔모오스 트랜지스터의 게이트에 입력하는 인버터 19로 구성되는 방전수단 600과, 상기 제4래치수단 500의 출력단에 입력단이 접속되며 상기 제4래치수단 500의 래치된 신호에 응답하여 반전된 신호로서 논리하이의 값의 제3클럭 CLK OUT를 도출하는 반전수단 21으로 구성되어 있다.

동작을 살펴보면, 제1래치수단 100 및 제2래치수단 200과 제3래치수단 300은 결국 제어클럭인에이블신호 Psample이 인에이블될 때 제1클럭 CLK와 제1클럭의 상보클럭 CLKB중 논리상태가 로우인 클럭을 검출하는 역할을 수행한다. 상기 제1래치수단 100은 제어클럭인에이블신호 Psample이 논리 하이가 되고 그 후 제1클럭 CLK가 논리로우가 되는 시점에서 노드 A를 논리로우로 래치시킨다. 제2래치수단 200은 제어클럭인에이블신호 Psample가 논리하이가 되고 그 후 제1클럭의 상보클럭 CLKB가 논리로우가 되는 시점에서 노드 B를 논리로우로 래치시키도록 되어 있다. 즉, 제어클럭인에이블신호 Psample이 논리하이가 될 때 제1 및 제2래치수단 100, 200을 통하여 상기 제1클럭 CLK와 제1클럭의 상보클럭 CLKB중 논리로우상태를 갖는 클럭을 래치하도록 한다. 예를들어, 노드 A와 노드 B중 노드 A가 먼저 논리로우로 되었다고 가정하면, 제3래치수단 300내의 노아게이트 50의 두 입력은 모두 로우가 되므로 노드 C는 하이가 된다. 상기 노아게이트 50의 타측입력이 로우로 되는 것은 노아게이트 60의 두 입력중 하나가 하이로 되어 노드 D가 로우가 됨에 따른 것이다. 결국, 제3래치수단 300을 사용하여 노드 A와 노드 B중 먼저 논리로우가 되는 노드측에 연장된 노드 C 또는 노드 D를 하이로 래치하고, 이 제3래치수단 300의 하이 출력으로써 상기 스위칭수단 400의 전송게이트 70, 80중 하나를 스위칭하게 하였다. 그러면, 제어클럭인에이블신호 Psample의 인에이블 이후, 상기 제1클럭 CLK이 소정지연된 클럭 즉 제2클럭 CLKD와 상기 제2클럭의 상보클럭 CLKDB중 먼저 논리하이로 천이하는 클럭이 노드 F를 통해 출력으로 제공되어, 상기 제어클럭인에이블신호 Psample에 의한 제3클럭의 지연시간 변화 싸이클을 획기적으로 줄일 수 있는 효과가 있다. 제4도는 제3도의 동작 타이밍도이다. 제3도를 참조하여 제4도를 설명하면, 제어클럭인에이블신호 Psample이 인에이블되는 시점은 제1클럭 CLK가 논리로우인 구간 t1과 제1클럭의 상보클럭 CLKB가 논리로우인 구간 t2의 두가지 경우가 있다. 상기 제어클럭인에이블신호 Psample의 인에이블 시점이 구간 t1일 경우는 노드 A가 노드 B보다 먼저 논리로우로 래치되어 노드 C를 논리하이로 래치하게 된다. 그러면, 제2클럭 CLKD가 전송게이트 70을 통해 노드 F를 경유하여 제3클럭 CLK OUT로 전달된다. 한편, 제어클럭인에이블신호 Psample의 인에이블 시점이 구간 t2일 경우는 노드 B가 노드 A보다 먼저 논리로우로 래치되어 노드 D를 논리하이로 래치하게 된다. 그러면, 제2클럭의 CLKBD가 제3클럭 CLK OUT로 전달된다. 전술한 두가지 경우 모두 제어클럭인에이블신호 Psample에 의한 제3클럭의 지연시간 변화는 최대 1/2 싸이클이 된다. 결과적으로 일정시간 동안만 클럭을 전달하여 사용하는 방식에 있어서, 제어클럭인에이블신호 Psample에 의한 출력클럭 예를들면 제3클럭의 지연시간 변화는 종래의 최대 1 싸이클에서 1/2 싸이클로 줄일 수 있게 되어 이에 소모되는 소비전력을 줄일 수 있는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (17)

1. 외부 시스템으로부터의 공급되는 제1클럭과, 상기 제1클럭을 제어하는 제어클럭인에이블신호에 의해 출력되는 제3클럭을 발생하는 반도체 메모리 장치의 클럭에지 검출회로에 있어서, 상기 제1클럭과 제어클럭인에이블신호에 응답하여 소정의 신호를 래치하여 출력하는 제1래치수단과, 상기 제1클럭의 상보클럭과 상기 제어클럭인에이블신호에 응답하여 소정의 신호를 래치하여 출력하는 제2래치수단과, 상기 제1래치수단 및 제2래치수단의 출력단에 입력단이 접속되어 상기 제1래치수단 및 제2래치수단의 출력신호를 선택적으로 입력받아 어느하나의 출력신호에 응답하여 소정의 신호를 래치하여 선택적으로 출력하는 제3래치수단과, 상기 제3래치수단의 두 출력단에 입력단이 접속되고 상기 제1클럭의 지연신호인 제2클럭 및 제2클럭의 상보클럭을 입력받고 상기 제3래치수단의 선택된 출력단의 출력신호에 의해 제어되어 상기 제2클럭 또는 제2클럭의 상보클럭중 하나의 클럭을 내부회로로 전송하는 스위칭수단을 구비함을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
2. 제1항에 있어서, 상기 제1래치수단 및 제2래치수단은 플립플롭으로 구성됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
3. 제2항에 있어서, 상기 플립플롭은 낸드게이트로 구성됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
4. 제1항에 있어서, 상기 제1래치수단 및 제2래치수단의 출력신호가 두 신호중 먼저 논리로우로 되는 신호가 상기 제3래치수단에서 래치됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
5. 제1항에 있어서, 상기 제3래치수단이 두 개의 노아게이트로 교차로 구성함을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
6. 제1항에 있어서, 상기 스위칭수단이 인버터 및 전송게이트로 구성됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
7. 외부 시스템으로부터의 공급되는 제1클럭과, 상기 제1클럭을 제어하는 제어클럭인에이블신호에 의해 출력되는 제3클럭을 발생하는 반도체 메모리 장치의 클럭에지 검출회로에 있어서, 상기 제1클럭과 제어클럭인에이블신호에 응답하여 소정의 신호를 래치하여 출력하는 제1래치수단과, 상기 제1클럭의 상보클럭과 상기 제어클럭인에이블신호에 응답하여 소정의 신호를 래치하여 출력하는 제2래치수단과, 상기 제1래치수단 및 제2래치수단의 출력단에 입력단이 접속되어 상기 제1래치수단 및 제2래치수단의 출력신호를 선택적으로 입력받아 어느하나의 출력신호에 응답하여 소정의 신호를 래치하여 선택적으로 출력하는 제3래치수단과, 상기 제3래치수단의 두 출력단에 입력단이 접속되고 상기 제1클럭의 지연신호인 제2클럭 및 제2클럭의 상보클럭을 입력받고 상기 제3래치수단의 선택된 출력단의 출력신호에 의해 제어되어 상기 제2클럭 또는 제2클럭의 상보클럭중 하나의 클럭을 내부회로로 전송하는 스위칭수단과, 상기 스위칭수단의 출력단에 입력단이 접속되어 상기 제어클럭인에이블신호를 입력하여 상기 스위칭수단의 출력신호를 선택적으로 차단 또는 방전하는 방전수단과, 상기 스위칭수단의 출력단과 입력단이 접속되어 상기 스위칭수단의 출력신호를 래치하는 제4래치수단과, 상기 래치수단의 출력단에 입력단이 접속되어 상기 래치수단의 출력신호를 반전하여 상기 제3클럭을 내부회로로 출력하기 위한 반전수단을 구비함을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
8. 제7항에 있어서, 상기 제1래치수단 및 제2래치수단은 플립플롭으로 구성됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
9. 제8항에 있어서, 상기 플립플롭은 낸드게이트로 구성됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
10. 제7항에 있어서, 상기 제1래치수단 및 제2래치수단의 출력신호가 두 신호중 먼저 논리로우로 되는 신호가 상기 제3래치수단에서 래치됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
11. 제7항에 있어서, 상기 반전수단이 인버터로 구성됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
12. 제7항에 있어서, 상기 제3클럭이 논리하이로 출력됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
13. 제7항에 있어서, 상기 제3래치수단이 두 개의 노아게이트로 교차로 구성함을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
14. 제7항에 있어서, 상기 스위칭수단이 인버터 및 전송게이트로 구성됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
15. 제7항에 있어서, 상기 방전수단이 인버터 및 엔모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
16. 제7항에 있어서, 상기 제4래치수단이 두 개의 인버터로 구성됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
17. 제7항에 있어서, 상기 제2클럭 및 제2클럭의 상보클럭이 상기 제3클럭의 출력을 지연시간 변화를 최대 절반의 싸이클로 줄임을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.