KR970023403A - 반도체 메모리 장치의 클럭에지 검출회로 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술 분야
본 발명은 반도체 메모리 장치의 클럭에지 검출회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
종래의 소비전력을 줄이는 클럭에지 검출회로를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 반도체 메모리 장치의 클럭에지 검출회로에 있어서, 상기 제1클럭과 제어클럭인에이블신호에 응답하여 소정의 신호를 래치하여 출력하는 제1래치수단과, 제2래치수단과, 소정의 신호를 래치하여 선택적으로 출력하는 제3래치수단과, 상기 제2클럭 또는 제2클럭의 상보클럭중 하나의 클럭을 내부회로로 전송하는 스위칭 수단을 포함한다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 일실시예로서 클럭에지 검출회로의 구체적인 회로도,
제4도는 제3도의 동작 타이밍도.
Claims (17)
- 외부 시스템으로부터의 공급되는 제1클럭과, 상기 제1클럭을 제어하는 제어클럭인에이블신호에 의해 출력되는 제3클럭을 발생하는 반도체 메모리 장치의 클럭에지 검출회로에 있어서, 상기 제1클럭과 제어클럭인에이블신호에 응답하여 소정의 신호를 래치하여 출력하는 제1래치수단과, 상기 제1클럭의 상보클럭과 상기 제어클럭에이블신호에 응답하여 소정의 신호를 래치하여 출력하는 제2래치수단과, 상기 제1래치수단 및 제2래치수단의 출력단에 입력단이 접속되어 상기 제1래치수단 및 제2래치수단의 출력신호를 선택적으로 입력받아 어느하나의 출력신호에 응답하여 소정의 신호를 래치하여 선택적으로 출력하는 제3래치수단과, 상기 제3래치수단의 두 출력단에 입력단이 접속되고 상기 제1클럭의 지연신호인 제2클럭 및 제2클럭의 상보클럭을 입력받고 상기 제3래치수단의 선택된 출력단의 출력신호에 의해 제어되어 상기 제2클럭 또는 제2클럭의 상보클럭중 하나의 클럭을 내부회로로 전송하는 스위칭수단을 구비함을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
- 제1항에 있어서, 상기 제1래치수단 및 제2래치수단은 플립플롭으로 구성됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
- 제2항에 있어서, 상기 플립플롭은 낸드게이트로 구성됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
- 제1항에 있어서, 상기 제1래치수단 및 제2래치수단의 출력신호가 두 신호중 먼저 논리 “로우”로 되는 신호가 상기 제3래치수단에서 래치됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
- 제1항에 있어서, 상기 제3래치수단이 두개의 노아게이트로 교차로 구성함을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
- 제1항에 있어서, 상기 스위칭수단이 인버터 및 전송게이트로 구성됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
- 외부 시스템으로부터의 공급되는 제1클럭과, 상기 제1클럭을 제어하는 제어클럭인에이블신호에 의해 출력되는 제3클럭을 발생하는 반도체 메모리 장치의 클럭에지 검출회로에 있어서, 상기 제1클럭과 제어클럭인에이블신호에 응답하여 소정의 신호를 래치하여 출력하는 제1래치수단과, 상기 제1클럭의 상보클럭과 상기 제어클럭에이블신호에 응답하여 소정의 신호를 래치하여 출력하는 제2래치수단과, 상기 제1래치수단 및 제2래치수단의 출력단에 입력단이 접속되어 상기 제1래치수단 및 제2래치수단의 출력신호를 선택적으로 입력받아 어느하나의 출력신호에 응답하여 소정의 신호를 래치하여 선택적으로 출력하는 제3래치수단과, 상기 제3래치수단의 두 출력단에 입력단이 접속되고 상기 제1클럭의 지연신호인 제2클럭 및 제2클럭의 상보클럭을 입력받고 상기 제3래치수단의 선택된 출력단의 출력신호에 의해 제어되어 상기 제2클럭 또는 제2클럭의 상보클럭중 하나의 클럭을 전송하는 스위칭수단과, 상기 스위칭수단의 출력단에 입력단이 접속되어 상기 제어클럭인에이블신호를 입력하여 상기 스위칭수단의 출력신호를 선택적으로 차단 또는 방전하는 방전수단과, 상기 스위칭수단의 출력단과 입력단이 접속되어 상기 스위칭수단의 출력신호를 래치하는 제4래치수단과, 상기 래치수단의 출력단에 입력단이 접속되어 상기 래치수단의 출력신호를 반전하여 상기 제3클럭을 내부회로로 출력하기 위한 반전수단을 구비함을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
- 제7항에 있어서, 상기 제1래치수단 및 제2래치수단은 플립플롭으로 구성됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
- 제8항에 있어서, 상기 플립플롭은 낸드게이트로 구성됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
- 제7항에 있어서, 상기 제1래치수단 및 제2래치수단의 출력신호가 두 신호중 먼저 논리 “로우”로 되는 신호가 상기 제3래치수단에서 래치됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
- 제7항에 있어서, 상기 반전수단이 인버터로 구성됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
- 제7항에 있어서, 상기 제3클럭이 논리 “하이”로 출력됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
- 제7항에 있어서, 상기 제3래치수단이 두개의 노아게이트로 교차로 구성함을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
- 제7항에 있어서, 상기 스위칭수단이 인버터 및 전송게이트로 구성됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
- 제7항에 있어서, 상기 방전수단이 인버터 및 엔모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
- 제7항에 있어서, 상기 제4래치수단이 두개의 인버터로 구성됨을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.
- 제7항에 있어서, 상기 제2클럭 및 제2클럭의 상보클럭이 상기 제3클럭의 출력을 지연시간 변화를 최대 절반의 싸이클로 줄임을 특징으로 하는 반도체 메모리 장치의 클럭에지 검출회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950033824A KR0164396B1 (ko) | 1995-10-04 | 1995-10-04 | 반도체 메모리 장치의 클럭에지 검출회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950033824A KR0164396B1 (ko) | 1995-10-04 | 1995-10-04 | 반도체 메모리 장치의 클럭에지 검출회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970023403A true KR970023403A (ko) | 1997-05-30 |
| KR0164396B1 KR0164396B1 (ko) | 1999-02-18 |
Family
ID=19429137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950033824A KR0164396B1 (ko) | 1995-10-04 | 1995-10-04 | 반도체 메모리 장치의 클럭에지 검출회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0164396B1 (ko) |
-
1995
- 1995-10-04 KR KR1019950033824A patent/KR0164396B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0164396B1 (ko) | 1999-02-18 |
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