KR100772689B1 - 스몰클럭버퍼를 포함하는 메모리장치. - Google Patents

스몰클럭버퍼를 포함하는 메모리장치. Download PDF

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Abstract

본 발명 스몰클럭버퍼를 포함하는 메모리장치는, 클럭인에이블 신호를 버퍼링하여 내부클럭인에이블 신호를 출력하는 클럭인에이블 버퍼; 상기 내부클럭인에이블 신호를 스몰클럭 신호에 동기하여 제1신호 및 제2신호를 출력하는 클럭인에이블 제어부; 상기 제1 및 제2신호를 입력받아 클럭버퍼인에이블 신호 및 스몰클럭버퍼인에이블 신호를 출력하는 클럭제어부; 상기 클럭버퍼인에이블 신호에 따라 구동되며 클럭을 버퍼링하여 클럭펄스를 출력하는 클럭버퍼; 및 상기 스몰클럭버퍼인에이블 신호에 따라 구동되며 클럭을 버퍼링한 상기 스몰클럭 신호를 출력하는 스몰클럭버퍼를 포함한다.
메모리장치, 저전력(low power), 버퍼(buffer), 클럭(clock)

Description

스몰클럭버퍼를 포함하는 메모리장치.{Memory Device which includes Small Clock Buffer}
도 1은 종래의 버퍼와 그 주변부의 구성도
도 2는 종래의 클럭버퍼의 상세 회로도
도 3은 종래의 클럭인에이블 버퍼의 상세 회로도
도 4는 종래의 클럭인에이블 제어부의 상세 회로도
도 5는 종래의 클럭제어부의 상세 회로도
도 6은 종래기술의 문제점을 보여주기 위한 타이밍도
도 7은 본 발명 스몰클럭버퍼를 포함하는 메모리장치의 일실시예 구성도
도 8은 스몰클럭버퍼의 일실시예 구성도
도 9는 클럭인에이블 버퍼의 일실시예 구성도
도 10은 클럭인에이블 제어부의 일실시예 구성도
도 11은 클럭제어부의 일실시예 구성도
도 12은 본 발명에 의해 불량발생이 개선되었음을 보여주는 동작 타이밍도
*도면의 주요 부분에 대한 부호의 설명
710: 클럭인에이블 버퍼 720: 클럭인에이블 제어부
730: 클럭제어부 740: 클럭버퍼
750: 스몰클럭버퍼
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 자세하게는 클럭을 사용하는 메모리장치에서 외부 클럭을 버퍼링(buffering)하기 위한 버퍼(buffer)에 관한 것이다.
저전력 메모리장치의 경우에는 파워다운 모드(power down mode) 및 셀프리프레쉬 모드(self refresh mode)에서는 전력소모의 저감을 위해 클럭버퍼를 오프시키는 스킴(scheme)을 사용하고 있는데, 도면을 참조하여 종래의 버퍼 및 그 주변의 제어회로들에 대해 알아본다.
도 1은 종래의 버퍼와 그 주변부의 구성도이다.
도면에 도시된 바와 같이, 종래의 버퍼와 그 주변부는 클럭인에이블 버퍼(110), 클럭인에이블 제어부(120), 클럭제어부(130) 및 클럭버퍼(140)로 구성되어 있으며, 클럭인에이블 버퍼(110) 및 클럭버퍼(140)는 클럭인에이블 신호(CKE) 및 클럭(CLK)을 버퍼링하며, 클럭버퍼(140)는 그 주변에 있는 클럭인에이블 제어부(120) 및 클럭제어부(130)의 제어에 따라 턴온 또는 오프된다.
도 2는 종래의 클럭버퍼(140)의 상세 회로도이다.
종래의 클럭버퍼(140)는 외부 클럭을 게이트로 입력받는 PMOS트랜지스터와 NMOS트랜지스터로 구성된 인버터(141), 클럭버퍼인에이블 신호(CLKBUF_EN)의 제어에 따라 클럭버퍼(140)를 턴온 또는 오프하기 위한 PMOS트랜지스터(142)와 NMOS트랜지스터(143), 인버터(141)의 출력을 반전하여 버퍼링한 클락(CLKT)을 출력하기 위한 인버터(144) 및 클럭펄스(CLKp4) 생성을 위한 딜레이라인(145), 낸드게이트(147), 2개의 인버터(146, 148)를 포함하여 구성된다.
그 동작을 보면, 클럭버퍼(140)는 직렬로 연결된 2개의 인버터(141,144)에 의해서 외부의 클럭을 버퍼링하며, 버퍼링한 클럭(CLKT)을 딜레이라인(145)과 인버터(146)에 의해 지연, 반전한 뒤 본래의 버퍼링한 클럭(CLKT)과 낸드게이트(147)를 통해 낸드(NAND)연산을 하고 이를 다시 인버터(148)에 의해 반전하여(즉, 앤드연산을 수행하여)클럭펄스(CLKp4)를 출력한다. 클럭버퍼인에이블 신호(CLKBUF_EN)를 게이트에 입력받는 PMOS와 NMOS트랜지스터(142,143)는 클럭버퍼인에이블 신호(CLKBUF_EN)가 '로우'로 입력되면 클럭버퍼(140)를 오프 시키는 역할을 한다.
도 3은 종래의 클럭인에이블 버퍼(110)의 상세 회로도이다.
종래의 클럭인에이블 버퍼(110)는 클럭인에이블 신호(CKE)를 버퍼링하기 위한 직렬로 연결된 2개의 인버터(111, 112), 버퍼링한 클럭인에이블 신호를 반전하여 클럭인에이블 반전신호(CKEb)를 출력하기 위한 인버터(113) 및 버퍼링된 클럭인에이블 신호를 지연하여 내부클럭인에이블 신호(CKET)를 출력하기 위한 딜레이라인(114)를 포함하여 구성된다. 딜레이라인(114)을 사용하여 내부클럭인에이블 신 호(CKET)를 지연시키는 이유는 메모리장치 내에서의 셋업 홀드 타임(set up hold time)을 확보하기 위한 것이다.
도 4는 종래의 클럭인에이블 제어부(120)의 상세 회로도이다.
종래의 클럭인에이블 제어부(120)는 제1, 제2 및 제3 래치부(122, 123, 124)를 포함하여 구성되는데, 각각의 래치부(122,123,124)마다 클럭버퍼부(140)에 의해 버퍼링된 클럭(CLKT)에 따라 온/오프 되는 패스게이트(PG1, PG2, PG3)를 구비하고 있다.
동작을 살펴보면, 내부클럭인에이블 신호(CKET)는 인버터(121)를 거쳐 반전이 되며, '로우'신호 입력시 턴온 되는 패스게이트1(PG1)에 의해 버퍼링된 클럭(CLKT)의 폴링 에지(falling edge)에서 제1래치부(122)에 의해 반전 및 래치된다. 또한, '하이'신호 입력시 턴온 되는 패스게이트2(PG2)에 의해 버퍼링된 클럭(CLKT)의 상기 폴링 에지 다음의 라이징 에지(rising edge)에서 다시 한번 제2래치부(123)에 의해 반전 및 래치되는 과정을 거친다. 제2래치부(123)에 의해 래치된 신호는 '로우'신호 입력시 턴온 되는 패스게이트3(PG3)에 의해 버퍼링된 클럭(CLKT)의 상기 라이징 에지 다음의 폴링 에지에서 다시 한번 반전 및 래치되며 최종적으로 인버터(125)에 의해 반전되어 클럭인에이블 지연 반전신호(CKE_CLKb)가 출력된다.
도 5는 종래의 클럭제어부(130)의 상세 회로도이다.
클럭제어부(130)는 라스아이들 신호(RASIDLE), 셀프리프레쉬 신호(SREF), 클럭인에이블 반전신호(CKEb) 및 클럭인에이블 지연 반전신호(CKE_CLKb)를 논리 조합 하여 클럭버퍼인에이블 신호(CLKBUF_EN)를 출력하기 위한 노아게이트(131), 인버터(132), 낸드게이트(133)를 포함하여 구성된다.
동작을 살펴보면, 라스아이들 신호(RASIDLE)가 '로우'이고(즉, 액티브 상태) 셀프리프레쉬 신호(SREF)가 '로우'일 때(셀프리프레쉬 모드(self refresh mode)가 아닐 때)에는, 노아게이트(131)의 출력이 '하이'가 되고 이는 인버터(132)에 의해 반전되어 낸드게이트(133)에 '로우' 신호가 입력되기 때문에 낸드게이트(133)에 의해 출력되는 클럭버퍼인에이블 신호(CLKBUF_EN)는 항상 '하이'가 된다. 즉, 클럭버퍼(140)는 항상 인에이블 되게 된다.
라스아이들 신호(RASIDLE)와 셀프리프레쉬(SREF) 신호 둘 중 하나라도 '하이'인 경우에는, 낸드게이트(133)에 '하이' 신호가 입력되게 되고, 낸드게이트(133)의 출력은 클럭인에이블 반전신호(CKEb) 및 클럭인에이블 지연 반전신호(CKE_CLKb)의 제어에 따르게 된다. 즉, 클럭인에이블 반전신호(CKEb) 및 클럭인에이블 지연 반전신호(CKE_CLKb) 모두가 '하이' 인 경우에만 클럭버퍼인에이블 신호(CLKBUF_EN)는 '로우' 가 되어 클럭버퍼(140)를 오프 시키게 된다.
도 6은 종래기술의 문제점을 보여주기 위한 타이밍도이다.
상술한 바와 같이 클럭버퍼(140)와 그 주변부(110,120,130)를 구성할 경우, 라스아이들 신호(RASIDLE)가 '하이'인 상태에서 본 타이밍도와 같아 클럭인에이블 신호(CKE)가 입력되면 불량이 발생하게 된다. 메모리장치에서는 (N-1)클럭의 라이징 에지에서의 클럭인에이블 신호(CKE)의 상태가 그 다음 클럭인 N클럭의 상태를 정의하게 된다. 따라서 타이밍도와 같이 제 2클럭(제 2CLK)의 라이징 에지에서 클 락인에이블 신호(CKE)가 '하이' 인 경우, 내부의 클럭펄스(CLKp4)는 제 3클럭(제 3CLK)까지 발생되어야 하며, 제 4클럭(제 4CLK)의 라이징 에지에서 클럭인에이블 신호(CKE)가 '하이' 이므로 제 5클럭(제 5CLK)에서 클럭펄스(CLKp4)가 발생해야 한다. 그러나 타이밍도에서 보이는 바와 같이, 제 4클럭(제 4CLK)에서는 발생하지 않아야 할 클럭펄스(CLKp4)가 발생하고 있고, 제 5클럭(제 5CLK)에서는 발생해야 할 클럭펄스(CLKp4)가 발생하지 않고 있다.
상기한 문제점이 발생하는 과정을 상세히 기술하면 다음과 같다. 라스아이들 신호(RASIDLE)가 '하이'인 스탠바이(stand by) 상태에서 제 2클럭(제 2CLK)의 '하이' 구간에서 클럭인에이블 신호(CKE)가 '로우'로 가는 경우에 불량이 발생하게 되는데, 클럭버퍼인에이블 신호(CLKBUF_EN)는 클럭인에이블 반전신호(CKEb)와 클럭인에이블 지연 반전신호(CKE_CLKb)의 낸드(NAND) 조합이므로 두 입력이 모두 '하이'가 되면 클럭버퍼인에이블 신호(CLK_EN)는 '로우'로 디스에이블 된다. 그러므로 제 2클럭(제 2CLK)의 '하이' 구간까지는 클럭버퍼인에이블 신호(CLK_EN)가 '하이'이므로 클럭버퍼가 온 상태가 되어 클럭펄스(CLKp4)가 발생하게 된다. 그런데 제 3클럭(제 3CLK)이 '로우'인 구간에서 클럭인에이블 신호(CKE)가 '하이'로 올라가게 되면, 클럭인에이블 반전신호(CKEb)는 '로우'가 되므로 클럭버퍼인에이블 신호(CLKBUF_EN)가 잠시 '로우'였다가 다시 '하이'로 올라가게 된다. 다시 제 4클럭(제 4CLK)이 '하이'인 구간에서 클럭인에이블 신호(CKE)가 '로우'로 가게 되면, 클럭인에이블 반전신호(CKEb)는 '하이'가 되고, 아직 제 4클럭(제 4CLK)의 폴링(falling)이 일어나기 전이므로 클럭인에이블 지연 반전신호(CKE_CLKb)가 '하이' 이다. 그러므로 클럭버퍼인에이블 신호(CLKBUF_EN)는 다시 '로우'가 되고 내부적으로 버퍼링된 클럭(CLKT)이 '로우'가 된다. 이때 다시 클럭인에이블 지연 반전신호(CKE_CLKb)가 '로우'가 되므로 클럭버퍼인에이블 신호(CLKBUF_EN)가 다시 '하이'로 되어 클럭버퍼를 온 시키게 되고, 아직 클럭이 '하이'인 구간이므로 버퍼링된 클럭(CLKT)이 다시 '하이'가 된다. 제 4클럭(제 4CLK)의 폴링이 발생하기까지 클럭버퍼는 온 상태를 유지하게 되고, 제 4클럭(제 4CLK)의 폴링이 발생하게 되면 그때 클럭인에이블 지연 반전신호(CKE_CLKb)가 '하이'가 되면서 버퍼가 오프 되게 된다. 따라서 제 4클럭(제 4CLK)의 '하이'구간에는 비정상적으로 2개의 버퍼링된 클럭(CLKT)이 '하이'로 발생하게 되고 제 5클럭(제 5CLK)에서는 발생해야 할 클럭펄스(CLKp4)가 발생하지 않는 불량이 발생하게 된다.
즉, 라스아이들 신호(RASIDLE)가 '하이'인 스탠바이(stand by) 상태에서 클럭인에이블 신호(CKE)가 '로우'로 가는 경우에는 메모리장치가 클럭버퍼를 오프시키는 파워다운 모드(power down mode)로 진입하게 되는데 다시 클락인에이블 신호(CKE)가 '하이'로 천이해 파워다운 모드를 빠져나오는 경우 특정조건에서 클럭펄스(CLKp4)가 생성되지 않는 불량이 일어나는 것이다. 저전력 메모리장치가 아닌 경우에는 스몰클럭버퍼(small clock buffer)를 도입하여 항상 온 시켜놓는 방법으로 상기한 바와 같은 문제점을 해결하고 있으나, 이와 같이 항상 스몰클락버퍼를 온 시켜놓으면 저전력을 실현하는 것은 불가능하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 스몰클럭버퍼(small clock buffer)를 구비하되 스몰클럭버퍼를 온/오프하게 제어하여 저전력을 도모하고자 하는 데에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명 메모리장치는, 클럭인에이블 신호를 버퍼링하여 내부클럭인에이블 신호를 출력하는 클럭인에이블 버퍼; 상기 내부클럭인에이블 신호를 스몰클럭 신호에 동기하여 제1신호 및 제2신호를 출력하는 클럭인에이블 제어부; 상기 제1 및 제2신호를 입력받아 클럭버퍼인에이블 신호 및 스몰클럭버퍼인에이블 신호를 출력하는 클럭제어부; 상기 클럭버퍼인에이블 신호에 따라 구동되며 클럭을 버퍼링하여 클럭펄스를 출력하는 클럭버퍼; 및 상기 스몰클럭버퍼인에이블 신호에 따라 구동되며 클럭을 버퍼링한 상기 스몰클럭 신호를 출력하는 스몰클럭버퍼를 포함할 수 있다.
또한, 상기 내부클럭인에이블 신호는, 셋업 홀드타임의 마진을 맞추기 위해 지연된 것임을 특징으로 할 수 있다.
또한, 상기 클럭인에이블 제어부는, 상기 내부클럭인에이블 신호를 상기 스몰클락 신호의 폴링에지에서 래치 및 반전하여 상기 제1신호를 출력하고, 상기 제1신호 보다 한 클럭 늦은 제2신호를 출력하는 것을 특징으로 할 수 있다.
또한, 상기 클럭제어부는, 상기 제2신호를 반전하여 상기 클럭버퍼인에이블 신호를 생성하고, 상기 제1 및 제2신호가 모두 '하이'일 때 디스에이블 되는 스몰 클럭버퍼인에이블 신호를 출력하는 것을 특징으로 할 수 있다.
또한, 본 발명 메모리장치는 클럭을 버퍼링하여 버퍼링된 클럭과 클럭펄스를 출력하는 클럭버퍼; 상기 클럭을 버퍼링하여 스몰클럭 신호를 출력하는 스몰클럭버퍼; 클럭인에이블 신호를 버퍼링하여 내부클럭인에이블 신호를 출력하는 클럭인에이블 버퍼; 상기 스몰클럭 신호에 응답하여 상기 내부클럭인에이블 신호를 래치하여 출력하는 클럭인에이블 제어부; 및 상기 클럭인에이블 제어부의 출력신호를 입력받고 상기 클럭버퍼와 스몰클럭버퍼의 각 인에이블을 제어하는 신호를 출력하는 클럭제어부를 포함할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 7은 본 발명 스몰클럭버퍼를 포함하는 메모리장치의 일실시예 구성도이다.
도면에 도시된 바와 같이, 본 발명은 클럭인에이블 버퍼(710), 클럭인에이블 제어부(720), 클럭제어부(730), 클럭버퍼(740) 및 스몰클럭버퍼(750)를 포함하여 구성될 수 있다. 이 중 클럭버퍼(740)는 종래의 클럭버퍼(140)와 그 구성이 동일하며, 스몰클럭버퍼(750)에 의해 버퍼링된 스몰클럭(SCLKT)이 클럭인에이블 제어부(720)를 제어하고 클럭제어부(730)의 제어에 따라 스몰클럭버퍼(750)도 온/오프 된다는 점이 종래의 구성과의 차이점이다.
도 8은 스몰클럭버퍼(750)의 일실시예 구성도이다.
스몰클럭버퍼(750)는 외부의 클럭(CLK)을 버퍼링하여 스몰클럭(SCLKT)을 출력하기 위해 직렬로 연결된 2개의 인버터(751, 752)를 포함하여 구성되며, 스몰클럭버퍼(750)를 스몰클럭버퍼인에이블 신호(SCLKBUF_EN)에 따라 온/오프하기 위해 게이트에 스몰클럭버퍼인에이블 신호(SCLKBUF_EN)를 인가받는 PMOS와 NMOS트랜지스터(753, 754)를 포함한다. 스몰클럭버퍼인에이블 신호(SCLKBUF_EN)가 '하이'로 입력되면 NMOS트랜지스터(754)가 턴온 되고 2개의 인버터(751, 752)에 의해 정상적인 버퍼링이 수행되지만, 스몰클럭버퍼인에이블 신호(SCLKBUF_EN)가 '로우'로 입력될 경우에는 PMOS트랜지스터(753)가 턴온 되기 때문에 인버터(752)에 '하이'가 입력되고 스몰클럭(SCLKT)은 '로우'로만 출력되게 된다. 클럭버퍼(740)와의 차이점은 스몰클럭버퍼(750)의 경우에는 클럭펄스(CLKp4)를 발생할 필요가 없기 때문에 클럭펄스(CLKp4)를 발생하기 위한 로직(logic)이 삭제되었다는 점이며, 때문에 클럭버퍼(740)를 그대로 사용하는 것도 가능하다.
도 9는 클럭인에이블 버퍼(710)의 일실시예 구성도이다.
본 발명의 클럭인에이블 버퍼(710)는 클럭인에이블 신호(CKE)를 버퍼링하기 위한 직렬로 연결된 2개의 인버터(711, 712)와 셋업 홀드타임(setup hold time)을 확보하여 내부클럭인에이블 신호(CKET)를 출력하기 위한 딜레이라인(713)을 포함하여 구성된다. 종래의 클럭인에이블 버퍼(110)와 그 구성이 거의 비슷하여 종래의 클럭인에이블 버퍼(110)를 그대로 사용하는 것도 가능하지만, 본 발명에서는 클럭인에이블 반전신호(CKEb)가 사용되지 않기 때문에 종래의 인버터(113)가 삭제되어 도 된다.
도 10은 클럭인에이블 제어부(720)의 일실시예 구성도이다.
종래의 클럭인에이블 제어부(120)는 버퍼링된 클럭(CLKT)에 따라 내부클럭인에이블 신호(CKET)를 래치하지만, 본 발명의 클럭인에이블 제어부(720)는 스몰클락(SCLKT) 신호에 따라 내부클럭인에이블 신호(CKET)를 래치하여 제1신호(CKE_SCLKb) 및 제2신호(CKE_CLKb)를 출력한다.
클럭인에이블 제어부(720)는 직렬로 연결된 제1,제2,제3래치부(722, 723, 724) 및 각각의 래치부에 연결된 제1,제2,제3 패스게이트(PG1, PG2, PG3)를 포함하여 구성될 수 있으며 PMOS및 NMOS트랜지스터로 구성된 패스게이트들(PG1, PG2, PG3)은 스몰클락 신호(SCLKT)의 제어에 따라 온/오프되며, 래치부(722, 723, 724) 내의 입 출력단이 상호접속된 인버터에 의해 신호가 래치된다.
그 동작을 보면, 내부클럭인에이블 신호(CKET)가 인버터(721)에 의해 반전되어 입력되고 스몰클락 신호(SCLKT)가 '로우' 일때(즉, 폴링 에지) 패스게이트1(PG1)이 턴온 되어 제1래치부(722)에 의해 신호가 반전 및 래치된다. 저장된 제1래치부(722)의 출력은 인버터(726)에 의해 반전되어 제1신호(CKE_SCLKb)로 출력되어 클럭제어부(730)로 입력된다. 즉, 제1신호(CKE_SCLKb)는 내부클럭인에이블 신호(CKET)를 스몰클럭 신호(SCLKT)의 폴링 에지(falling edge)에서 래치 및 반전한 신호가 된다.
패스게이트2(PG2)는 스몰클럭 신호(SCLK)가 '하이' 일때 턴온 되어 제2래치부(723)가 제1래치부(722)로부터 전달된 신호를 반전 및 래치하게 되고, 패스게이 트3(PG3)은 스몰클럭 신호(SCLK)가 '로우'일때 턴온 되어 제3래치부(724)가 제2래치부(723)로부터 전달된 신호를 반전 및 래치하게 된다. 따라서 패스게이트3(PG3)은 패스게이트1(PG1)보다 한 클럭 늦게 턴온 되며, 제3래치부(724)에 저장된 신호가 인버터(725)에 의해서 반전되어 제2신호(CKE_CLKb)로 출력되는 것이므로, 제2신호(CKE_CLKb)는 제1신호(CKE_SCLKb)와 파형은 동일하고 한 클럭 만큼 지연된 신호가 된다.
도 11은 클럭제어부(730)의 일실시예 구성도이다.
도면에 도시된 바와 같이, 클럭제어부(730)는 제2신호(CKE_CLKb)를 반전하여 클럭버퍼인에이블 신호(CLKBUF_EN)를 출력하는 인버터1(734), 라스아이들(RASIDLE) 및 셀프리프레쉬 신호(SREF)를 입력받는 노아게이트(731), 노아게이트(731)의 출력을 반전하는 인버터2(732), 제1신호(CKE_SCLKb), 제2신호(CKE_CLKb) 및 인버터2(732)의 출력을 입력받아 스몰클럭버퍼인에이블 신호(SCLKBUF_EN)를 출력하는 낸드게이트(733)를 포함하여 구성될 수 있다.
클럭버퍼인에이블 신호는(CLKBUF_EN) 제2신호(CKE_CLKb)가 인버터1(744)에 입력되어 생성되므로, 제2신호(CKE_CLKb)를 반전한 신호가 클럭버퍼인에이블 신호(CLKBUF_EN)가 되어 클럭버퍼(740)를 온/오프하는 기능을 하게 된다.
스몰클럭버퍼인에이블 신호(SCLKBUF_EN)는 제1신호(CKE_SCLKb), 제2신호(CKE_CLKb), 라스아이들 신호(RASIDLE), 셀프리프레쉬 신호(SREF)의 조합으로 발생된다. 라스아이들 신호(RASIDLE)나 셀프리프레쉬 신호(SREF) 둘 다 '로우'인 경우에는, 노아게이트(731)의 출력이 '하이'가 되고 이는 인버터2(732)에 의해 반전 되어 '로우'가 낸드게이트(733)에 입력되기 때문에 제1(CKE_SCLKb) 및 제2신호(CKE_CLKb)와 관계없이 스몰클럭버퍼인에이블 신호(SCLKBUF_EN)는 '하이'가 된다. 라스아이들 신호(RASIDLE)와 셀프리프레쉬 신호(SREF) 둘 중 하나라도 '하이'인 경우에는, 인버터2(732)의 출력이 '하이'가 되기 때문에 제1신호(CKE_SCLKb) 및 제2신호(CKE_CLKb) 모두가 '하이'인 경우에만 스몰클럭버퍼인에이블 신호(SCLKBUF_EN)는 '로우'가 된다.
도 12은 본 발명에 의해 불량발생이 개선되었음을 보여주는 동작 타이밍도이다.
도 12의 타이밍도는 도 6의 타이밍도와 마찬가지로 라스아이들 신호(RASIDLE)가 '하이'인 스탠바이(stand by) 상태에서 제 2클럭(제 2CLK)의 '하이' 구간에서 클럭인에이블 신호(CKE)가 '로우'로 가는 경우를 나타낸다. 제2 클럭(제 2CLK)의 '하이' 구간에서 클럭인에이블 신호(CKE)가 '로우'로 되면, 클럭인에이블 신호(CKE)에 셋업 홀드 딜레이(setup hold delay)를 준 내부클럭인에이블 신호(CKET)가 '로우'가 된다. 이때 스몰클럭 신호(SCLKT)가 '하이'이므로 제1래치부(722)에 내부클럭인에이블 신호(CKET)가 입력되지 못하다가, 스몰클럭 신호(SCLKT)가 '로우'로 가면 제1래치부(722)에 저장되면서 제1신호(CKE_SCLKb)가 '하이'로 된다. 다시 스몰클럭 신호(SCLKT)가 '하이'가 되면 제1래치(722)의 패스게이트1(PG1)이 닫히고 제2래치(723)의 패스게이트2(PG2)가 열린다. 이때 제3래치(724)의 패스게이트3(PG3)은 닫혀있으며 내부클럭인에이블 신호(CKET)의 정보는 제2래치(723)에 저장된다. 다시 스몰클럭 신호(SCLKT)가 '로우'가 되면 제2래 치(723)가 닫히고 제3래치(724)가 열리게 되어 제3래치(724)에 내부클럭인에이블 신호(CKET)의 정보가 저장되면서 출력된다. 즉, 제 3클럭(제 3CLK)의 폴링 에지에 동기되어 제2신호(CKE_CLKb)가 '하이'로 출력된다.
스몰클럭버퍼인에이블 신호(SCLKBUF_EN)는 제1신호(CKE_SCLKb) 및 제2신호(CKE_CLKb)가 모두 '하이'가 되면 '로우'가 되는 신호이고, 클럭버퍼인에이블 신호(CLKBUF_EN)는 제2신호(CKE_CLKb)의 반전신호이다. 따라서 제 3클럭(제 3CLK)의 '로우' 구간에 클럭인에이블 신호(CKE)가 '하이'로 가면 제1래치부(722)의 패스게이트1(PG1)이 열려있는 상태이므로 제1신호(CKE_SCLKb)가 바로 '로우'로 되고 제1신호(CKE_SCLKb)가 '로우'로 가면 스몰클럭버퍼인에이블 신호(SCLKBUF_EN)는 잠시 '로우' 였다가 다시 '하이'로 가게 된다. 제2신호(CKE_CLKb)는 제 4클럭(제 4CLK)의 폴링 에지에 동기 되어 '로우'로 되는데 따라서 이때 클럭버퍼인에이블 신호(CLKBUF_EN)는 '하이'가 된다. 제 5클럭(제 5CLK)의 '하이'구간에서 클럭인에이블 신호(CKE)가 '로우'이므로 제 5클럭(제 5CLK)의 폴링 에지에서 제2신호(CKE_CLKb)가 '하이'로 된다. 제1신호(CKE_SCLKb)는 제 4클럭(제 4CLK)의 폴링 에지에서부터 '하이'이므로 타이밍도에서 보이는 바와 같이 제 5클럭(제 5CLK)의 폴링 에지에서부터 스몰클럭버퍼인에이블 신호(SCLKBUF_EN) 및 클럭버퍼인에이블 신호(CLKBUF_EN)가 모두 '로우'로 되어 스몰클럭버퍼(750) 및 클럭버퍼(740)는 모두 오프된다. 결국 제 2,3,5클럭에서 클럭버퍼(740)가 인에이블 되고 제 2,3,5 클럭에서만 정상적인 클럭펄스(CLKp4)가 만들어지고, 종래 발생하였던 제 4클럭(제 4CLK)에서의 잘못된 클럭펄스(CLKp4)는 발생하지 않는다.
본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
상술한 본 발명은, 기존의 클락버퍼 외에 스몰클락버퍼를 도입하였으며 클락버퍼와는 다른 타이밍에 스몰클락버퍼가 오프 되도록 구성하여, 파워다운 모드를 빠져나오는(power down mode exit) 경우 특정조건에서 클럭펄스(CLKp4)가 생성되지 않는 불량이 일어나는 것을 방지할 수 있다는 장점이 있다.
따라서 특정 타이밍에서의 불량 발생의 가능성을 사전에 제거할 수 있게 되고 스펙 상의 범용성을 더 크게 갖을 수 있다는 효과가 있다.
또한, 스몰클럭버퍼를 온/오프되게 제어하기 때문에 저전력 장치에 사용 가능하다는 장점이 효과가 있다.

Claims (14)

  1. 클럭인에이블 신호를 버퍼링하여 내부클럭인에이블 신호를 출력하는 클럭인에이블 버퍼;
    상기 내부클럭인에이블 신호를 스몰클럭 신호에 동기하여 제1신호 및 제2신호를 출력하는 클럭인에이블 제어부;
    상기 제1 및 제2신호를 입력받아 클럭버퍼인에이블 신호 및 스몰클럭버퍼인에이블 신호를 출력하는 클럭제어부;
    상기 클럭버퍼인에이블 신호에 따라 구동되며 클럭을 버퍼링하여 클럭펄스를 출력하는 클럭버퍼; 및
    상기 스몰클럭버퍼인에이블 신호에 따라 구동되며 클럭을 버퍼링한 상기 스몰클럭 신호를 출력하는 스몰클럭버퍼
    를 포함하는 메모리장치.
  2. 제 1항에 있어서,
    상기 내부클럭인에이블 신호는,
    셋업 홀드타임의 마진을 맞추기 위해 지연된 것임을 특징으로 하는 메모리장치.
  3. 제 1항에 있어서,
    상기 클럭인에이블 제어부는,
    상기 내부클럭인에이블 신호를 상기 스몰클럭 신호의 폴링에지에서 래치 및 반전하여 상기 제1신호를 출력하고, 상기 제1신호 보다 한 클럭 늦은 제2신호를 출력하는 것을 특징으로 하는 메모리장치.
  4. 제 1항에 있어서,
    상기 클럭인에이블 제어부는,
    직렬로 연결된 제1,제2,제3래치부 및 각각의 래치부에 연결된 제1,제2,제3패스게이트를 포함하는 것을 특징으로 하는 메모리장치.
  5. 제 4항에 있어서,
    상기 제1및 제3래치부는 상기 스몰클럭 신호가 '로우'일때 턴온되고 상기 제2래치부는 상기 스몰클럭 신호가 '하이'일때 턴온되며 상기 제1래치의 출력을 반전하여 상기 제1신호, 상기 제3래치의 출력을 반전하여 상기 제2신호가 만들어지는 것을 특징으로 하는 메모리장치.
  6. 제 1항에 있어서,
    상기 클럭제어부는,
    상기 제2신호를 반전하여 상기 클럭버퍼인에이블 신호를 생성하고, 상기 제1 및 제2신호가 모두 '하이'일 때 디스에이블 되는 스몰클럭버퍼인에이블 신호를 출력하는 것을 특징으로 하는 메모리장치.
  7. 제 6항에 있어서,
    상기 클럭제어부는,
    셀프리프레쉬 신호 및 라스아이들 신호가 모두 디스에이블 되어있을 때는 항상 상기 스몰클럭버퍼인에이블 신호를 인에이블 하는 것을 특징으로 하는 메모리장치.
  8. 제 1항에 있어서,
    상기 클럭제어부는,
    상기 제2신호를 반전하여 클럭버퍼인에이블 신호를 출력하는 인버터1;
    라스아이들 및 셀프리프레쉬 신호를 입력받는 노아게이트;
    상기 노아게이트의 출력을 반전하는 인버터2;
    상기 제1신호, 상기 제2신호 및 상기 인버터2의 출력을 입력받아 스몰클럭버퍼인에이블 신호를 출력하는 낸드게이트
    를 포함하는 것을 특징으로 하는 메모리장치.
  9. 제 1항에 있어서,
    상기 클럭버퍼는,
    2개의 인버터를 이용하여 클럭을 버퍼링하고, 버퍼링한 클럭과 버퍼링한 클럭을 반전 지연한 클럭에 대해 앤드 연산하여 상기 클럭펄스를 출력하는 것을 특징으로 하는 메모리장치.
  10. 제 1항에 있어서,
    상기 스몰클럭버퍼는,
    2개의 인버터를 이용하여 클럭을 버퍼링하여 상기 스몰클럭 신호를 출력하는 것을 특징으로 하는 메모리장치.
  11. 클럭을 버퍼링하여 버퍼링된 클럭과 클럭펄스를 출력하는 클럭버퍼;
    상기 클럭을 버퍼링하여 스몰클럭 신호를 출력하는 스몰클럭버퍼;
    클럭인에이블 신호를 버퍼링하여 내부클럭인에이블 신호를 출력하는 클럭인에이블 버퍼;
    상기 스몰클럭 신호에 응답하여 상기 내부클럭인에이블 신호를 래치하여 출력하는 클럭인에이블 제어부; 및
    상기 클럭인에이블 제어부의 출력신호를 입력받고 상기 클럭버퍼와 스몰클럭버퍼의 각 인에이블을 제어하는 신호를 출력하는 클럭제어부
    를 포함하는 것을 특징으로 하는 메모리장치.
  12. 제 11항에 있어서,
    상기 내부클럭인에이블 신호는,
    셋업 홀드타임의 마진을 맞추기 위해 지연된 것임을 특징으로 하는 메모리장치.
  13. 제 11항에 있어서,
    상기 클럭인에이블 제어부는,
    상기 내부클럭인에이블 신호를 상기 스몰클럭 신호의 폴링에지에서 래치 및 반전하여 제1신호를 출력하고, 상기 제1신호보다 한 클럭 늦은 제2신호를 출력하는 것을 특징으로 하는 메모리장치.
  14. 제 13항에 있어서,
    상기 클럭제어부는,
    상기 제2신호를 반전하여 상기 클럭버퍼를 제어하는 클럭버퍼인에이블 신호를 생성하고,
    상기 제1신호 및 제2신호가 모두 '하이'일 때 디스에이블 되며 상기 스몰클럭버를 제어하는 스몰클럭버퍼인에이블 신호를 출력하는 것을 특징으로 하는 메모리장치.
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