JP3674833B2 - 同期型半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は同期型半導体記憶装置に関し、特にスタンバイモードにおけるスタンバイ電流の低減を図った同期型半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、マイクロプロセッサ等の高速化に伴い、半導体記憶装置も、さらに、高速にて動作することが要望されている。このために、通常のランダムアクセスを高速化すると共に、アクセス方法は多少制限されるが、さらに高速読み出しを可能としたシステムクロック信号に同期して動作するシンクロナスバースト動作モードを有する同期型半導体記憶装置が開発されている。
【０００３】
クロック同期型半導体記憶装置におけるシンクロナスバースト動作モードとは、システムクロック信号に同期して、ある一定のデータ列を連続して出力する高速アクセスモードである。このようなシンクロナスバースト動作モードを備える同期型半導体記憶装置として、シンクロナスＤＲＡＭ（以下ＳＤＲＡＭと称す）等がある。
【０００４】
図８は、ＳＤＲＡＭにおける入力回路の一例を示す構成図である。この入力回路は、システムクロック信号ＣＬＫおよびクロック活性化信号ＣＫＥがそれぞれ入力されて、内部クロック活性化信号φ５１を出力する内部クロック活性化信号生成回路５２と、内部クロック活性化信号φ５１およびシステムクロック信号ＣＬＫに基づいて内部クロック信号ｃｌｋ＿ｉｎを生成する内部クロック信号生成回路５３とを有している。
【０００５】
図９は、内部クロック活性化信号生成回路５２の構成図であり、この内部クロック活性化信号生成回路５２には、一対のＤ−ＦＦ（Ｄ−フリップフロップ）回路５０および５１が設けられている。第１のＤ−ＦＦ回路５０のデータ入力端子Ｄには、クロック活性化信号ＣＫＥが入力されており、クロック入力端子ＣＫには、システムクロック信号ＣＬＫが入力されている。第１のＤ−ＦＦ５０回路の出力端子Ｑから出力されるＣＫＥラッチ主力信号φ５０は、第２Ｄ−ＦＦ回路５１のデータ入力端子Ｄに与えられている。第２Ｄ−ＦＦ回路５１のクロック端子ＣＫには、システムクロック信号ＣＬＫが、インバータＩＮＶ５０を介して入力されている。そして、第２のＤ−ＦＦ５１回路の出力端子Ｑから出力される内部クロック活性化信号φ５１が、内部クロック活性化信号として、内部クロック信号生成回路５３に与えられている。
【０００６】
図１０は、内部クロック信号生成回路５３の構成図である。内部クロック信号生成回路５３は、内部クロック活性化信号回路５２の出力である内部クロック活性化信号φ５１およびシステムクロック信号ＣＬＫがそれぞれ入力されるＮＡＮＤゲートＮＡＮＤ５４と、このＮＡＮＤゲートＮＡＮＤ５４からの出力が入力されるインバータＩＮＶ５５とによって構成されており、インバータＩＮＶ５５の出力が、内部クロック信号ｃｌｋ＿ｉｎとして、内部クロック生成回路５３から出力されている。
【０００７】
このようなＳＤＲＡＭの入力回路の動作を図１１に示すタイムチャートに基づいて説明する。この入力回路では、システムクロック信号ＣＬＫを受信すると、その立ち上がりエッジにおいて、外部からの制御信号並びにアドレス信号を時分割にて取り込む。
【０００８】
図１１に示すように、制御信号並びにアドレス信号の取り込みに使用される内部クロック信号ｃｌｋ＿ｉｎは、システムクロック信号ＣＬＫの立ち上がり時におけるクロック活性化信号ＣＫＥのレベルによって制御され、システムクロックＣＬＫの立ち上がり時のクロック活性化信号ＣＫＥのレベルを参照した後、１クロック後のパルスを、内部クロックｃｌｋ＿ｉｎとして発生させるかどうかを制御する。たとえば、システムクロック信号ＣＬＫの立ち上がり時において、クロック活性化信号ＣＫＥのレベルがハイレベル「Ｈ」の場合、１クロック後のパルスを、内部クロック信号ｃｌｋ＿ｉｎとして発生させ、システムクロック信号ＣＬＫの立ち上がり時において、クロック活性化信号ＣＫＥのレベルがローレベル「Ｌ」の場合には、１クロック後のパルスを削除する。
【０００９】
生成された内部クロック信号は、図１２に示すように、外部入力アドレスデータ制御信号等をそれぞれラッチする各ラッチ回路５６のシステムクロック信号とされ、各ラッチ回路５６に同期して、各ラッチ回路５６に入力される外部入力アドレスデータ制御信号等が、半導体記憶装置の内部に出力される。
【００１０】
しがしながら、従来の内部クロック活性化信号生成回路５２では、クロック活性化信号ＣＫＥのレベルを、常にシステムクロックの立ち上がりエッジにて参照する必要があるため、システムクロック信号ＣＬＫを受けるクロックバッファにおいて、激しい電流消費が発生する。すなわち、外部からのシステムクロック信号ＣＬＫが入力される第１のＤ−ＦＦ５０、インバータＩＮＶ５０、ＮＡＮＤゲートＮＡＮＤ５４等の論理ゲートがスイッチングすることによって、貫通電流が発生するとともに、論理ゲート出力が与えられる論理ゲート等において、ゲート容量や寄生容量に対する放電電流が発生する。このため、クロック活性化信号ＣＫＥがローレベル「Ｌ」のスタンバイ状態における消費電流を低減することができないという問題がある。
【００１１】
特に、システムクロック信号ＣＬＫが高速化されると、この消費電流は、一般的なＤＲＡＭでは、数百μＡ〜１ｍＡ程度になり、その増加が大きな問題となる。
【００１２】
特開平７−１７７０１５号公報には、ＳＤＲＡＭにおいて、スタンバイ状態での消費電力を低減させる方法が開示されている。この方法によれば、ＳＤＲＡＭのシステムクロック信号ＣＬＫおよびクロック活性化信号ＣＫＥを除く外部入力信号が与えられる初段回路を、スタンバイ状態時にパワーカットすることにより、消費電流の低減を図っている。しかしながら、このような方法では、スタンバイ状態を検出するために、クロック活性化信号ＣＫＥのレベル検出回路が必要になり、そのレベル検出回路に、常時、システムクロックＣＫＬを入力する必要があるため、システムクロックが高速化するにつれ、クロック活性化信号ＣＫＥのレベル検出回路において激しい電力消費が発生するという問題がある。
【００１３】
また、特開平１１−１６３４９号公報には、内部動作がスタンバイ状態における消費電力の低減方法が開示されている。この方法によれば、クロック活性化信号ＣＫＥがハイレベル「Ｈ」となって、スタンバイ状態になった場合に、内部クロック信号をカットすることにより消費電力の低減を図っている。しかしながら、このような方法では、クロック活性化信号ＣＫＥがローレベル「Ｌ」時のスタンバイ状態、さらには、信号をやりとりする外部システムの動作周波数に合わせる場合等において、クロック信号を部分的にマスクする等により、周波数を低下させて、メモリアクセスする等の動作モードであるクロックサスペンド状態における消費電力を低減することができないという問題がある。
【００１４】
【発明が解決しようとする課題】
クロック同期型半導体記憶装置においては、システムクロック信号の立ち上がりエッジに同期して入力信号を取りこむため、各入力信号のラッチ回路部には、データ入力時にシステムクロック信号が入力されていなければならない。従って、従来の同期型半導体記憶装置では、図１０に示すような内部クロック信号生成回路５３によって生成された内部クロック信号ｃｌｋ ｉｎを、常時、入力し、入力データの取りこみを行うか、もしくは、前記特開平１１−１６３４９号公報に記載されているように、データ入力時のみ内部クロック信号ｃｌｋ ｉｎを発生させるようにして、入力データの取りこみを行っている。しかしながら、このような構成では、クロック活性化信号ＣＫＥのレベルを検知するレベル検知回路に設けられたクロックバッファに入力されるシステムクロック信号をカットすることはできない。
【００１５】
従って、従来の同期型半導体記憶装置では、クロック活性化信号ＣＫＥのレベルを検知するレベル検知回路のクロックバッファ部においても、システムクロック信号が変化することにより発生する数百μＡ〜１ｍＡ程度の電力消費、および、システムクロック信号が高速化されることによるその電力消費の増大が大きな問題となっている。
【００１６】
本発明は、上記のような問題点を解決するものであり、その目的は、クロック活性化信号ＣＫＥのレベルを検知するレベル検知回路に入力されるシステムクロックをカットすることにより、スタンバイ時においても、消費電力の低減が可能な同期型の半導体記憶装置を提供することにある。
【００１７】
本発明の他の目的は、動作状態の場合であっても、クロックサスペンド状態であれば、同様に消費電力の低減が可能な同期型の半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明の半導体記憶装置は、一連のパルス列からなるシステムクロック信号ＣＬＫおよびクロック活性化信号ＣＫＥに基づいて、内部クロック活性化信号ｃｋｅ＿ｃおよびラッチ信号ｃｋｅ１を生成する内部クロック活性化信号生成回路と、該内部クロック活性化信号ｃｋｅ＿ｃおよび前記システムクロックＣＬＫに基づいて、内部クロック信号ｃｌｋ＿ｉｎを生成する内部クロック信号生成回路と、前記内部クロック活性化信号ｃｋｅ＿ｃおよびラッチ信号ｃｋｅ１と、システムクロック信号ＣＬＫおよびクロック活性化信号ＣＫＥとに基づいて、ＣＫＥラッチクロック制御信号ｃｋｅ＿ｘを生成するＣＫＥラッチクロック制御信号生成回路とを具備し、前記内部クロック活性化信号生成回路は、該ＣＫＥラッチクロック制御信号生成回路によって生成されたＣＫＥラッチクロック制御信号ｃｋｅ＿ｘにより、システムクロック信号ＣＬＫの入力の制御を行うクロックバッファと、該クロックバッファの出力が与えられるインバータと、３つのラッチ回路が直列に接続されて該インバータの出力が入力されるＣＫＥレベルホールド回路とを有し、制御信号およびアドレス信号を含む複数の外部信号に対応する記憶データを、該内部クロック信号ｃｌｋ＿ｉｎに同期して出力することを特徴とする。
【００２０】
前記内部クロック信号生成回路は、前記内部クロック活性化信号生成回路によって生成された内部クロック活性化信号ｃｋｅ＿ｃにより、システムクロック信号ＣＬＫの入力の制御を行うクロックバッファを備えている。
【００２１】
前記ＣＫＥラッチクロック制御信号生成回路は、前記内部クロック活性化信号生成回路によって生成された内部クロック活性化信号ｃｋｅ＿ｃおよびラッチ信号ｃｋｅ１に基づいて、前記ＣＫＥラッチクロック制御信号ｃｋｅ＿ｘを不活性化する制御信号を生成するスタンバイ状態検知回路と、前記システムクロックＣＬＫおよびクロック活性化信号ＣＫＥを受けて制御信号ｃｋｅ＿ｘを活性化する制御信号を生成する非スタンバイ状態検知回路と、前記スタンバイ状態検知回路および非スタンバイ状態検知回路からそれぞれ出力される制御信号が入力されるラッチ回路とを備える。
【００２２】
前記内部クロック活性化信号生成回路によって生成される内部クロック活性化信号ｃｋｅ＿ｃは、システムクロックの立ち上がり時にクロック活性化信号ＣＫＥのレベルを、前記ＣＫＥレベルホールド回路の一対のラッチ回路（１２、１３）によりラッチすることによって、そのラッチされたレベルが、ラッチを行ったクロックパルスの立ち下り時に、前記ＣＫＥレベルホールド回路の他のラッチ回路（１１）によりホールドおよび出力された信号と同一になっている。
【００２３】
前記ＣＫＥラッチクロック制御信号生成回路によって生成されるＣＫＥラッチクロック制御信号ｃｋｅ＿ｘは、前記スタンバイ状態検知回路および非スタンバイ状態検知回路からそれぞれ出力される前記制御信号によって、それぞれ非活性化および活性化され、非活性化および活性化の変化は、システムクロック信号ＣＬＫのロウレベルの期間になされる。
【００２４】
また、本発明の同期型半導体記憶装置は、マトリクス状に配置されたメモリセルアレイと、入力アドレスに応じて当該メモリセルアレイの１つの行を選択する行選択回路とを備えた複数のメモリセルが設けられており、同一行のメモリセルが連続してアクセスされるシンクロナスバーストモードになっている。
【００２５】
【発明の実施の形態】
次に、本発明の実施の形態を、図面に基づいて説明する。
【００２６】
図１は、本発明の同期型半導体記憶装置であるＳＤＲＡＭの一例を示す要部のブロック図である。このＳＤＲＡＭは、外部から入力されるアドレス信号に基づいて、前記メモリセルアレイの対応するメモリセルを、内部にて生成される内部クロック信号ｃｌｋ＿ｉｎに同期して選択し、選択されたメモリセルのデータを、その内部クロック信号ｃｌｋ＿ｉｎに同期して転送を行うようになった、いわゆるシンクロナナスバーストモードの同期型半導体記憶装置である。
【００２７】
このＳＤＲＡＭには、システムクロック信号ＣＬＫおよびクロック活性化信号ＣＫＥがそれぞれ入力される内部クロック活性化信号生成回路１０が設けられている。内部クロック活性化信号生成回路１０は、システムクロック信号ＣＬＫおよびクロック活性化信号ＣＫＥに基づいて、内部クロック活性化信号ｃｋｅ＿ｃおよびラッチ信号ｃｋｅ１を生成するようになっている。
【００２８】
内部クロック活性化信号生成回路１０にて生成された内部クロック活性化信号ｃｋｅ＿ｃは、内部クロック信号生成回路２０およびＣＫＥ（クロック活性化信号）ラッチクロック制御信号生成回路３０にそれぞれ与えられており、ラッチ信号ｃｋｅ１は、ＣＫＥラッチクロック制御信号生成回路３０に与えられている。
【００２９】
内部クロック信号生成回路２０は、内部クロック活性化信号生成回路１０にて生成された内部クロック活性化信号ｃｋｅ＿ｃと、システムクロック信号ＣＬＫとに基づいて、内部クロック信号ｃｌｋ＿ｉｎを生成して、半導体記憶装置の内部に出力する。そして、内部クロック信号ｃｌｋ＿ｉｎに同期して、外部から入力されるアドレス信号に基づいて、前記メモリセルアレイの対応するメモリセルを選択し、選択されたメモリセルのデータを、その内部クロック信号ｃｌｋ＿ｉｎに同期して転送する。
【００３０】
内部クロック活性化信号生成回路１０にて生成された内部クロック活性化信号ｃｋｅ＿ｃおよびラッチ信号ｃｋｅ１がそれぞれ入力されるＣＫＥラッチクロック制御信号生成回路３０には、システムクロック信号ＣＬＫおよびクロック活性化信号ＣＫＥも入力されており、これらに基づいて、ＣＫＥラッチクロック制御信号ｃｋｅ＿ｘを生成し、内部クロック活性化信号生成回路１０に出力している。
【００３１】
図２は、内部クロック活性化信号生成回路１０の構成図である。図２に示す内部クロック活性化信号生成回路１０は、クロック活性化信号ＣＫＥとが入力されるインバータＩＮＶ１０と、このクロック活性化信号ＣＫＥをラッチするＣＫＥラッチクロック制御信号ｃｋｅ＿ｘと、システムクロック信号ＣＬＫとが入力されるクロックバッファであるＮＡＮＤゲートＮＡＮＤ１０とを有している。
【００３２】
ＮＡＮＤゲートＮＡＮＤ１０の出力であるＣＫＥラッチクロック信号φ１０は、直接、第１〜第３のラッチ回路１１〜１３にて構成されたＣＫＥレベルホールド回路１５に与えられるとともに、インバータＩＮＶ１１を介して、ＣＫＥレベルホールド回路１５にそれぞれに与えられている。ＣＫＥレベルホールド回路１５は、それぞれが直列接続された第１〜第３のラッチ回路１１〜１３によって構成されており、ＮＡＮＤゲートＮＡＮＤ１０からのＣＫＥラッチクロック信号φ１０が、各ラッチ回路１１〜１３にそれぞれ直接与えられるとともに、インバータＩＮＶ１１を介して、各ラッチ回路１１〜１３にそれぞれ与えられている。また、インバータＩＮＶ１０から出力されるＣＫＥラッチクロック信号φ１０は、第１ラッチ回路１１に与えられている。
【００３３】
第１ラッチ回路１１には、ＰＭＯＳトランジスタＰ１１と、ＮＭＯＳトランジスタＮ１１とによって構成された伝送ゲート１１ａと、一対のインバータＩＮＶ１２およびＩＮＶ１３とが設けられている。伝送ゲート１１ａには、ＩＮＶ１０の出力が入力信号として与えられている。伝送ゲート１１ａを構成するＰＭＯＳトランジスタＰ１１のゲートには、ＩＮＶ１１からのＣＫＥラッチクロック信号φ１１が与えられており、ＮＭＯＳトランジスタＮ１１のゲートには、ＩＮＶ１０からのＣＫＥラッチクロック信号φ１０が与えられている。伝送ゲート１１ａは、ＰＭＯＳトランジスタ１１のゲートおよびＮＭＯＳトランジスタＮ１１のゲートがハイレベル「Ｈ」になることによって、入力信号を出力する。
【００３４】
伝送ゲート１１ａの出力は、インバータＩＮＶ１２に与えられており、インバータＩＮＶ１２の出力が、第２ラッチ回路１２に入力されるとともに、インバータＩＮＶ１３を介して、インバータＩＮＶ１２に帰還されており、さらには、ラッチ信号ｃｋｅ１として、内部クロック活性化信号生成回路１０から出力されている。
【００３５】
第２ラッチ回路１２も、第１ラッチ回路１１と同様に、第１ラッチ回路１１の出力であるインバータＩＮＶ１２の出力が、ＰＭＯＳトランジスタＰ１２と、ＮＭＯＳトランジスタＮ１２とによって構成された伝送ゲート１２ａに与えられている。この伝送ゲート１２ａでは、ＮＭＯＳトランジスタＮ１２のゲートには、ＩＮＶ１１の出力であるＣＫＥラッチクロック信号φ１１が与えられており、ＰＭＯＳトランジスタＰ１２のゲートには、ＩＮＶ１０からのＣＫＥラッチクロック信号φ１０が与えられている。
【００３６】
そして、伝送ゲート１２ａの出力が、インバータＩＮＶ１４を介して第３ラッチ回路１３に与えられるとともに、インバータＩＮＶ１５を介して、インバータＩＮＶ１４に帰還されている。
【００３７】
第３ラッチ回路１３も、第１ラッチ回路１１および第２ラッチ回路１２と同様になっており、第１ラッチ回路１１の出力であるインバータＩＮＶ１２の出力が、ＰＭＯＳトランジスタＰ１３と、ＮＭＯＳトランジスタＮ１３とによって構成された伝送ゲート１３ａに与えられている。この伝送ゲート１３ａでは、ＰＭＯＳトランジスタＰ１３のゲートには、ＩＮＶ１１のＣＫＥラッチクロック信号φ１１が与えられており、ＮＭＯＳトランジスタＮ１２のゲートには、ＩＮＶ１０からのＣＫＥラッチクロック信号φ１０が与えられている。
【００３８】
そして、伝送ゲート１３ａの出力が、インバータＩＮＶ１６を介して、内部クロック活性化信号ｃｋｅ ｃとして内部クロック活性化信号生成回路１０から出力されるともに、インバータＩＮＶ１５を介して、インバータＩＮＶ１４に帰還されている。
【００３９】
内部クロック活性化信号生成回路１０から出力される内部クロック活性化信号ｃｋｅ ｃは、図３に示す内部クロック生成回路２０に出力される。内部クロック生成回路２０は、内部クロック活性化信号ｃｋｅ ｃおよびシステムクロック信号ＣＬＫがそれぞれ入力されるＮＡＮＤゲートＮＡＮＤ２０と、このＮＡＮＤゲートＮＡＮＤ２０からの出力が入力されるインバータＩＮＶ２０とによって構成されており、インバータＩＮＶ２０の出力が、内部クロック信号ｃｌｋ＿ｉｎとして、内部クロック生成回路２０から出力されている。
【００４０】
また、内部クロック活性化信号生成回路１０から出力される内部クロック活性化信号ｃｋｅ ｃおよびラッチ信号ｃｋｅ１は、図４に示すＣＫＥラッチクロック制御信号生成回路３０に出力される。ＣＫＥラッチクロック制御信号生成回路３０は、クロック活性化信号ＣＫＥおよびシステムクロック信号ＣＫＥがそれぞれ入力される非スタンバイ状態検知回路としてのＮＡＮＤゲートＮＡＮＤ３０と、内部クロック活性化信号ｃｋｅ ｃおよびラッチ信号ｃｋｅ１がそれぞれ入力されるスタンバイ状態検知回路としてのＮＯＲゲートＮＯＲ３０とを有しており、ＮＡＮＤゲートＮＡＮＤ３０およびＮＯＲゲートＮＯＲ３０の出力であるＣＫＥラッチクロックセット信号φ３０およびＣＫＥラッチクロックリセット信号φ３１が、それぞれラッチ回路１４に入力されている。
【００４１】
ラッチ回路１４は、一対のＮＯＲゲートＮＯＲ３１およびＮＯＲ３２を有している。一方のＮＯＲゲートＮＯＲ３１には、ＮＡＮＤゲートＮＡＮＤ３０の出力であるＣＫＥラッチクロックセット信号φ３０と、他方のＮＯＲゲートＮＯＲ３２の出力であるラッチ出力信号φ３２とがそれぞれ入力されており、他方のＮＯＲゲートＮＯＲ３２には、ＮＯＲゲートＮＯＲ３１の出力であるラッチ出力信号φ３２と、一方のＮＯＲゲートＮＯＲ３０の出力であるＣＫＥラッチクロックリセット信号φ３１とがそれぞれ入力されている。そして、他方のＮＯＲゲートＮＯＲ３２から、ＣＫＥラッチクロック制御信号ｃｋｅ ｘが出力される。
【００４２】
図２に示す内部クロック活性化信号生成回路１０の動作を、図５のタイムチャートに基づいて説明する。一定の周期のシステムクロック信号ＣＬＫが、ＮＡＮＤゲートＮＡＮＤ１０に入力された状態で、クロック活性化信号ＣＫＥがインバータＩＮＶ１０に入力されると、クロック活性化信号ＣＫＥは、第１ラッチ回路１１によって、システムクロック信号ＣＬＫの立ち上がりに同期して、その立ち下り時におけるローレベル「Ｌ」の期間のレベルに、ラッチ回路１１によってラッチされる。そして、そのラッチ信号ｃｋｅ１が、内部クロック活性化信号生成回路１０から出力されるとともに、第２ラッチ回路１２に出力される。
【００４３】
第２ラッチ回路１２は、第１ラッチ回路１１からの出力信号であるラッチ信号ｃｋｅ１をラッチし、システムクロック信号ＣＬＫの次の立ち下がり時に、そのラッチ信号ｃｋｅ１を、第３ラッチ回路１３に出力する。
【００４４】
第３ラッチ回路１３は、第２ラッチ回路１２から出力されるラッチ信号ｃｋｅ１をラッチし、システムクロック信号ＣＬＫの次の立ち下がり時に、そのラッチ信号を、内部クロック信号ｃｌｋ＿ｉｎを活性化させる内部クロック活性化信号ｃｋｅ＿ｃとして出力する。
【００４５】
このような内部クロック活性化信号ｃｋｅ＿ｃが、図２に示す内部クロック生成回路２０に与えられると、内部クロック生成回路２０は、内部クロック活性化信号ｃｋｅ＿ｃがローレベル「Ｌ」の間は、システムクロック信号ＣＬＫをマスクした状態の信号を、内部クロック信号ｃｌｋ＿ｉｎとして出力する。これにより、内部クロック活性化信号ｃｋｅ＿ｃがローレベル「Ｌ」の間は、システムクロック信号ＣＬＫのパルスがマスクされる。内部クロック信号ｃｌｋ＿ｉｎは、内部クロック活性化信号ｃｋｅ＿ｃがローレベル「Ｌ」の間は、ローレベル「Ｌ」となる。
【００４６】
次に、図４に示すＣＫＥラッチクロック制御信号生成回路３０の動作を、図６に示すタイミングチャートに基づいて説明する。クロック活性化信号ＣＫＥがハイレベル「Ｈ」の場合、システムクロック信号ＣＬＫの立ち上がりエッジに同期して、ＮＡＮＤゲートＮＡＮＤ３０からは、ＣＫＥラッチクロックセット信号φ３０として、ローレベル「Ｌ」の信号を出力する。これにより、ラッチ回路１４の出力であるＣＫＥラッチクロック制御信号ｃｋｅ＿ｘが、ハイレベル「Ｈ」にセットされる。
【００４７】
また、クロック活性化信号ＣＫＥがローレベル「Ｌ」の場合、図２に示す内部クロック活性化信号生成回路１０において、ＣＫＥラッチクロック信号φ１１が、第１〜第３の各ラッチ回路１１〜１３にそれぞれ入力されることによって、内部クロック活性化信号生成回路１０からの内部クロック活性化信号ｃｋｅ＿ｃおよびラッチ信号ｃｋｅ１が、共にローレベル「Ｌ」となる。これにより、図４に示すＣＫＥラッチクロック制御信号生成回路３０において、ＮＯＲゲートＮＯＲ３０の出力であるＣＫＥラッチクロックリセット信号φ３１がハイレベル「Ｈ」となり、ラッチ回路１４によって、ＣＫＥラッチクロック制御信号ｃｋｅ＿ｘがローレベル「Ｌ」にセットされる。
【００４８】
なお、図６に示すタイミングチャートでは、ＣＫＥラッチクロック制御信号ｃｋｅ＿ｘは、システムクロックＣＬＫがローレベル「Ｌ」の期間のみにおいて変化する。つまり、クロックバッファであるＮＡＮＤゲートＮＡＮＤ１０は、システムクロック信号ＣＬＫの１パルスを１単位として、内部クロック信号ｃｌｋ＿ｉｎの活性／非活性を制御できる。従って、システムクロック信号ＣＬＫの１パルス単位毎のきめ細かな制御が可能になる。
【００４９】
さらに、表１に示すように、クロック活性化信号ＣＫＥの変化タイミングが、システムクロックＣＬＫのハイレベル「Ｈ」の期間（図６のポイント「ｂ」および「ｃ」）、および、ローレベル「Ｌ」の期間（図６のポイント「ａ」および「ｄ」）のいずれであっても、正確にシステムクロックＣＬＫの１パルス単位毎に、内部クロック信号ｃｌｋ＿ｉｎの制御が可能になり、ＣＫＥラッチクロック制御信号ｃｋｅ＿ｘの生成および非生成の制御が可能になる。
【００５０】
【表１】
【００５１】
ＣＫＥラッチクロック制御信号ｃｋｅ＿ｘがローレベル「Ｌ」にセットされると、ＮＡＮＤゲートＮＡＮＤ１０は非活性状態となり、システムクロック信号ＣＬＫによるスイッチングが停止される。また、この時、既に内部クロック活性化信号ｃｋｅ＿ｃがローレベル“Ｌ”になっているために、図２に示す内部クロック生成回路２０におけるＮＡＮＤゲートＮＡＮＤ２０も、非活性状態となっており、システムクロック信号ＣＬＫによるスイッチングを停止している。
【００５２】
さらに、図４に示すＣＫＥラッチクロック制御信号生成回路３０におけるＮＡＮＤゲートＮＡＮＤ３０も、外部から入力されるクロック活性化信号ＣＫＥが、ローレベル「Ｌ」であるため、ＮＡＮＤゲートＮＡＮＤ３０も、システムクロック信号ＣＬＫによるスイッチングも停止している。これらにより、外部からシステムクロック信号が直接入力されるクロックバッファ素子が、全て非活性状態となり、スタンバイ状態及およサスペンド状態での電力消費がカットされる。
【００５３】
内部クロック活性化信号ｃｋｅ＿ｃは、図２に示す内部クロック生成回路２０において、クロックバッファであるＮＡＮＤゲートＮＡＮＤ２０に、システムクロック信号ＣＬＫと共に入力されており、図５のタイミングチャートに示すように、内部クロック活性化信号ｃｋｅ＿ｃの極性によって、内部クロックｃｌｋ＿ｉｎの活性化を行う。
【００５４】
以上の構成により生成された各信号波形のタイミングチャートを図７に示す。図７に示すタイミングチャートにおいて、期間ｔａは外部信号であるシステムクロック信号ＣＬＫ以外すべてのノードにおいて変化が無い。つまり、システムクロック信号ＣＬＫに同期して動作するクロックバッファ回路は、すべて非活性化されているため、「ゲートのスイッチング成分」および「その出力の充放電成分」であるＡＣ成分によって電力が消費されるおそれがなく、システムクロック信号ＣＬＫが高速化された場合においても、スタンバイ電流を低減させることができる。
【００５５】
【発明の効果】
このように、本発明の同期型半導体記憶装置は、クロック活性化信号ＣＫＥのレベルをラッチし、内部クロック活性化信号ｃｋｅ＿ｘを生成するために必要であった内部クロック活性化信号生成回路へのシステムクロックＣＬＫの入力を、スタンバイ状態時におけるクロックバッファ部において非活性化することによって、ＡＣ成分による電力消費がカットされるために、システムクロックＣＬＫが高速化された場合においても、スタンバイ状態時の電力消費を大幅に低減することができる。
【００５６】
また、本発明の構成では、システムクロックの入力回路部に、比較的小規模な回路を配置することによって実現することができるために、チップサイズの増大を招くおそれもない。
【図面の簡単な説明】
【図１】本発明の同期型半導体記憶装置における内部クロック信号の生成する構成の一例を示すブロック図である。
【図２】内部クロック活性化信号を生成する内部クロック活性化信号回路の構成を示す回路図である。
【図３】内部クロック信号の生成を行う内部クロック生成回路の構成を示す回路図である。
【図４】ＣＫＥラッチクロック制御信号の生成を行うＣＫＥラッチクロック制御信号生成回路の構成を示す回路図である。
【図５】内部クロック活性化信号生成回路の動作を示すタイミングチャートである。
【図６】ＣＫＥラッチクロック制御信号生成回路の動作を示すタイミングチャートである。
【図７】内部クロック活性化信号生成回路の動作を説明するためのタイミングチャートである。
【図８】従来の同期型半導体記憶装置における内部クロック信号の生成する構成の一例を示すブロック図である。
【図９】従来の同期型半導体記憶装置における内部クロック活性化信号を生成する内部クロック活性化信号回路の構成を示す回路図である。
【図１０】従来の同期型半導体記憶装置における内部クロック信号の生成を行う内部クロック生成回路の構成を示す回路図である。
【図１１】従来の同期型半導体記憶装置の動作説明のためのタイミングチャートである。
【図１２】従来の同期型半導体記憶装置の要部の概略構成図である。
【符号の説明】
ＮＡＮＤ１０，ＮＡＮＤ２０，ＮＡＮＤ３０ ＮＡＮＤゲート
ＮＯＲ３０〜３２ ＮＯＲゲート
ＩＮＶ１０〜１７，ＩＮＶ２０，ＩＮＶ５０ インバータ
Ｐ１１〜１３ Ｐｃｈ トランジスタ
Ｎ１１〜１３ Ｎｃｈ トランジスタ
１０ 内部クロック活性化信号生成回路
１１〜１３，３０ ラッチ回路
１５ ＣＫＥレベルホールド回路
２０ 内部クロック生成回路
φ１０，φ１１ ＣＫＥラッチクロック信号
φ３０ ＣＫＥラッチクロックセット信号
φ３１ ＣＫＥラッチクロックリセット信号
φ３２ ラッチ出力信号
【発明の属する技術分野】
本発明は同期型半導体記憶装置に関し、特にスタンバイモードにおけるスタンバイ電流の低減を図った同期型半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、マイクロプロセッサ等の高速化に伴い、半導体記憶装置も、さらに、高速にて動作することが要望されている。このために、通常のランダムアクセスを高速化すると共に、アクセス方法は多少制限されるが、さらに高速読み出しを可能としたシステムクロック信号に同期して動作するシンクロナスバースト動作モードを有する同期型半導体記憶装置が開発されている。
【０００３】
クロック同期型半導体記憶装置におけるシンクロナスバースト動作モードとは、システムクロック信号に同期して、ある一定のデータ列を連続して出力する高速アクセスモードである。このようなシンクロナスバースト動作モードを備える同期型半導体記憶装置として、シンクロナスＤＲＡＭ（以下ＳＤＲＡＭと称す）等がある。
【０００４】
図８は、ＳＤＲＡＭにおける入力回路の一例を示す構成図である。この入力回路は、システムクロック信号ＣＬＫおよびクロック活性化信号ＣＫＥがそれぞれ入力されて、内部クロック活性化信号φ５１を出力する内部クロック活性化信号生成回路５２と、内部クロック活性化信号φ５１およびシステムクロック信号ＣＬＫに基づいて内部クロック信号ｃｌｋ＿ｉｎを生成する内部クロック信号生成回路５３とを有している。
【０００５】
図９は、内部クロック活性化信号生成回路５２の構成図であり、この内部クロック活性化信号生成回路５２には、一対のＤ−ＦＦ（Ｄ−フリップフロップ）回路５０および５１が設けられている。第１のＤ−ＦＦ回路５０のデータ入力端子Ｄには、クロック活性化信号ＣＫＥが入力されており、クロック入力端子ＣＫには、システムクロック信号ＣＬＫが入力されている。第１のＤ−ＦＦ５０回路の出力端子Ｑから出力されるＣＫＥラッチ主力信号φ５０は、第２Ｄ−ＦＦ回路５１のデータ入力端子Ｄに与えられている。第２Ｄ−ＦＦ回路５１のクロック端子ＣＫには、システムクロック信号ＣＬＫが、インバータＩＮＶ５０を介して入力されている。そして、第２のＤ−ＦＦ５１回路の出力端子Ｑから出力される内部クロック活性化信号φ５１が、内部クロック活性化信号として、内部クロック信号生成回路５３に与えられている。
【０００６】
図１０は、内部クロック信号生成回路５３の構成図である。内部クロック信号生成回路５３は、内部クロック活性化信号回路５２の出力である内部クロック活性化信号φ５１およびシステムクロック信号ＣＬＫがそれぞれ入力されるＮＡＮＤゲートＮＡＮＤ５４と、このＮＡＮＤゲートＮＡＮＤ５４からの出力が入力されるインバータＩＮＶ５５とによって構成されており、インバータＩＮＶ５５の出力が、内部クロック信号ｃｌｋ＿ｉｎとして、内部クロック生成回路５３から出力されている。
【０００７】
このようなＳＤＲＡＭの入力回路の動作を図１１に示すタイムチャートに基づいて説明する。この入力回路では、システムクロック信号ＣＬＫを受信すると、その立ち上がりエッジにおいて、外部からの制御信号並びにアドレス信号を時分割にて取り込む。
【０００８】
図１１に示すように、制御信号並びにアドレス信号の取り込みに使用される内部クロック信号ｃｌｋ＿ｉｎは、システムクロック信号ＣＬＫの立ち上がり時におけるクロック活性化信号ＣＫＥのレベルによって制御され、システムクロックＣＬＫの立ち上がり時のクロック活性化信号ＣＫＥのレベルを参照した後、１クロック後のパルスを、内部クロックｃｌｋ＿ｉｎとして発生させるかどうかを制御する。たとえば、システムクロック信号ＣＬＫの立ち上がり時において、クロック活性化信号ＣＫＥのレベルがハイレベル「Ｈ」の場合、１クロック後のパルスを、内部クロック信号ｃｌｋ＿ｉｎとして発生させ、システムクロック信号ＣＬＫの立ち上がり時において、クロック活性化信号ＣＫＥのレベルがローレベル「Ｌ」の場合には、１クロック後のパルスを削除する。
【０００９】
生成された内部クロック信号は、図１２に示すように、外部入力アドレスデータ制御信号等をそれぞれラッチする各ラッチ回路５６のシステムクロック信号とされ、各ラッチ回路５６に同期して、各ラッチ回路５６に入力される外部入力アドレスデータ制御信号等が、半導体記憶装置の内部に出力される。
【００１０】
しがしながら、従来の内部クロック活性化信号生成回路５２では、クロック活性化信号ＣＫＥのレベルを、常にシステムクロックの立ち上がりエッジにて参照する必要があるため、システムクロック信号ＣＬＫを受けるクロックバッファにおいて、激しい電流消費が発生する。すなわち、外部からのシステムクロック信号ＣＬＫが入力される第１のＤ−ＦＦ５０、インバータＩＮＶ５０、ＮＡＮＤゲートＮＡＮＤ５４等の論理ゲートがスイッチングすることによって、貫通電流が発生するとともに、論理ゲート出力が与えられる論理ゲート等において、ゲート容量や寄生容量に対する放電電流が発生する。このため、クロック活性化信号ＣＫＥがローレベル「Ｌ」のスタンバイ状態における消費電流を低減することができないという問題がある。
【００１１】
特に、システムクロック信号ＣＬＫが高速化されると、この消費電流は、一般的なＤＲＡＭでは、数百μＡ〜１ｍＡ程度になり、その増加が大きな問題となる。
【００１２】
特開平７−１７７０１５号公報には、ＳＤＲＡＭにおいて、スタンバイ状態での消費電力を低減させる方法が開示されている。この方法によれば、ＳＤＲＡＭのシステムクロック信号ＣＬＫおよびクロック活性化信号ＣＫＥを除く外部入力信号が与えられる初段回路を、スタンバイ状態時にパワーカットすることにより、消費電流の低減を図っている。しかしながら、このような方法では、スタンバイ状態を検出するために、クロック活性化信号ＣＫＥのレベル検出回路が必要になり、そのレベル検出回路に、常時、システムクロックＣＫＬを入力する必要があるため、システムクロックが高速化するにつれ、クロック活性化信号ＣＫＥのレベル検出回路において激しい電力消費が発生するという問題がある。
【００１３】
また、特開平１１−１６３４９号公報には、内部動作がスタンバイ状態における消費電力の低減方法が開示されている。この方法によれば、クロック活性化信号ＣＫＥがハイレベル「Ｈ」となって、スタンバイ状態になった場合に、内部クロック信号をカットすることにより消費電力の低減を図っている。しかしながら、このような方法では、クロック活性化信号ＣＫＥがローレベル「Ｌ」時のスタンバイ状態、さらには、信号をやりとりする外部システムの動作周波数に合わせる場合等において、クロック信号を部分的にマスクする等により、周波数を低下させて、メモリアクセスする等の動作モードであるクロックサスペンド状態における消費電力を低減することができないという問題がある。
【００１４】
【発明が解決しようとする課題】
クロック同期型半導体記憶装置においては、システムクロック信号の立ち上がりエッジに同期して入力信号を取りこむため、各入力信号のラッチ回路部には、データ入力時にシステムクロック信号が入力されていなければならない。従って、従来の同期型半導体記憶装置では、図１０に示すような内部クロック信号生成回路５３によって生成された内部クロック信号ｃｌｋ ｉｎを、常時、入力し、入力データの取りこみを行うか、もしくは、前記特開平１１−１６３４９号公報に記載されているように、データ入力時のみ内部クロック信号ｃｌｋ ｉｎを発生させるようにして、入力データの取りこみを行っている。しかしながら、このような構成では、クロック活性化信号ＣＫＥのレベルを検知するレベル検知回路に設けられたクロックバッファに入力されるシステムクロック信号をカットすることはできない。
【００１５】
従って、従来の同期型半導体記憶装置では、クロック活性化信号ＣＫＥのレベルを検知するレベル検知回路のクロックバッファ部においても、システムクロック信号が変化することにより発生する数百μＡ〜１ｍＡ程度の電力消費、および、システムクロック信号が高速化されることによるその電力消費の増大が大きな問題となっている。
【００１６】
本発明は、上記のような問題点を解決するものであり、その目的は、クロック活性化信号ＣＫＥのレベルを検知するレベル検知回路に入力されるシステムクロックをカットすることにより、スタンバイ時においても、消費電力の低減が可能な同期型の半導体記憶装置を提供することにある。
【００１７】
本発明の他の目的は、動作状態の場合であっても、クロックサスペンド状態であれば、同様に消費電力の低減が可能な同期型の半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明の半導体記憶装置は、一連のパルス列からなるシステムクロック信号ＣＬＫおよびクロック活性化信号ＣＫＥに基づいて、内部クロック活性化信号ｃｋｅ＿ｃおよびラッチ信号ｃｋｅ１を生成する内部クロック活性化信号生成回路と、該内部クロック活性化信号ｃｋｅ＿ｃおよび前記システムクロックＣＬＫに基づいて、内部クロック信号ｃｌｋ＿ｉｎを生成する内部クロック信号生成回路と、前記内部クロック活性化信号ｃｋｅ＿ｃおよびラッチ信号ｃｋｅ１と、システムクロック信号ＣＬＫおよびクロック活性化信号ＣＫＥとに基づいて、ＣＫＥラッチクロック制御信号ｃｋｅ＿ｘを生成するＣＫＥラッチクロック制御信号生成回路とを具備し、前記内部クロック活性化信号生成回路は、該ＣＫＥラッチクロック制御信号生成回路によって生成されたＣＫＥラッチクロック制御信号ｃｋｅ＿ｘにより、システムクロック信号ＣＬＫの入力の制御を行うクロックバッファと、該クロックバッファの出力が与えられるインバータと、３つのラッチ回路が直列に接続されて該インバータの出力が入力されるＣＫＥレベルホールド回路とを有し、制御信号およびアドレス信号を含む複数の外部信号に対応する記憶データを、該内部クロック信号ｃｌｋ＿ｉｎに同期して出力することを特徴とする。
【００２０】
前記内部クロック信号生成回路は、前記内部クロック活性化信号生成回路によって生成された内部クロック活性化信号ｃｋｅ＿ｃにより、システムクロック信号ＣＬＫの入力の制御を行うクロックバッファを備えている。
【００２１】
前記ＣＫＥラッチクロック制御信号生成回路は、前記内部クロック活性化信号生成回路によって生成された内部クロック活性化信号ｃｋｅ＿ｃおよびラッチ信号ｃｋｅ１に基づいて、前記ＣＫＥラッチクロック制御信号ｃｋｅ＿ｘを不活性化する制御信号を生成するスタンバイ状態検知回路と、前記システムクロックＣＬＫおよびクロック活性化信号ＣＫＥを受けて制御信号ｃｋｅ＿ｘを活性化する制御信号を生成する非スタンバイ状態検知回路と、前記スタンバイ状態検知回路および非スタンバイ状態検知回路からそれぞれ出力される制御信号が入力されるラッチ回路とを備える。
【００２２】
前記内部クロック活性化信号生成回路によって生成される内部クロック活性化信号ｃｋｅ＿ｃは、システムクロックの立ち上がり時にクロック活性化信号ＣＫＥのレベルを、前記ＣＫＥレベルホールド回路の一対のラッチ回路（１２、１３）によりラッチすることによって、そのラッチされたレベルが、ラッチを行ったクロックパルスの立ち下り時に、前記ＣＫＥレベルホールド回路の他のラッチ回路（１１）によりホールドおよび出力された信号と同一になっている。
【００２３】
前記ＣＫＥラッチクロック制御信号生成回路によって生成されるＣＫＥラッチクロック制御信号ｃｋｅ＿ｘは、前記スタンバイ状態検知回路および非スタンバイ状態検知回路からそれぞれ出力される前記制御信号によって、それぞれ非活性化および活性化され、非活性化および活性化の変化は、システムクロック信号ＣＬＫのロウレベルの期間になされる。
【００２４】
また、本発明の同期型半導体記憶装置は、マトリクス状に配置されたメモリセルアレイと、入力アドレスに応じて当該メモリセルアレイの１つの行を選択する行選択回路とを備えた複数のメモリセルが設けられており、同一行のメモリセルが連続してアクセスされるシンクロナスバーストモードになっている。
【００２５】
【発明の実施の形態】
次に、本発明の実施の形態を、図面に基づいて説明する。
【００２６】
図１は、本発明の同期型半導体記憶装置であるＳＤＲＡＭの一例を示す要部のブロック図である。このＳＤＲＡＭは、外部から入力されるアドレス信号に基づいて、前記メモリセルアレイの対応するメモリセルを、内部にて生成される内部クロック信号ｃｌｋ＿ｉｎに同期して選択し、選択されたメモリセルのデータを、その内部クロック信号ｃｌｋ＿ｉｎに同期して転送を行うようになった、いわゆるシンクロナナスバーストモードの同期型半導体記憶装置である。
【００２７】
このＳＤＲＡＭには、システムクロック信号ＣＬＫおよびクロック活性化信号ＣＫＥがそれぞれ入力される内部クロック活性化信号生成回路１０が設けられている。内部クロック活性化信号生成回路１０は、システムクロック信号ＣＬＫおよびクロック活性化信号ＣＫＥに基づいて、内部クロック活性化信号ｃｋｅ＿ｃおよびラッチ信号ｃｋｅ１を生成するようになっている。
【００２８】
内部クロック活性化信号生成回路１０にて生成された内部クロック活性化信号ｃｋｅ＿ｃは、内部クロック信号生成回路２０およびＣＫＥ（クロック活性化信号）ラッチクロック制御信号生成回路３０にそれぞれ与えられており、ラッチ信号ｃｋｅ１は、ＣＫＥラッチクロック制御信号生成回路３０に与えられている。
【００２９】
内部クロック信号生成回路２０は、内部クロック活性化信号生成回路１０にて生成された内部クロック活性化信号ｃｋｅ＿ｃと、システムクロック信号ＣＬＫとに基づいて、内部クロック信号ｃｌｋ＿ｉｎを生成して、半導体記憶装置の内部に出力する。そして、内部クロック信号ｃｌｋ＿ｉｎに同期して、外部から入力されるアドレス信号に基づいて、前記メモリセルアレイの対応するメモリセルを選択し、選択されたメモリセルのデータを、その内部クロック信号ｃｌｋ＿ｉｎに同期して転送する。
【００３０】
内部クロック活性化信号生成回路１０にて生成された内部クロック活性化信号ｃｋｅ＿ｃおよびラッチ信号ｃｋｅ１がそれぞれ入力されるＣＫＥラッチクロック制御信号生成回路３０には、システムクロック信号ＣＬＫおよびクロック活性化信号ＣＫＥも入力されており、これらに基づいて、ＣＫＥラッチクロック制御信号ｃｋｅ＿ｘを生成し、内部クロック活性化信号生成回路１０に出力している。
【００３１】
図２は、内部クロック活性化信号生成回路１０の構成図である。図２に示す内部クロック活性化信号生成回路１０は、クロック活性化信号ＣＫＥとが入力されるインバータＩＮＶ１０と、このクロック活性化信号ＣＫＥをラッチするＣＫＥラッチクロック制御信号ｃｋｅ＿ｘと、システムクロック信号ＣＬＫとが入力されるクロックバッファであるＮＡＮＤゲートＮＡＮＤ１０とを有している。
【００３２】
ＮＡＮＤゲートＮＡＮＤ１０の出力であるＣＫＥラッチクロック信号φ１０は、直接、第１〜第３のラッチ回路１１〜１３にて構成されたＣＫＥレベルホールド回路１５に与えられるとともに、インバータＩＮＶ１１を介して、ＣＫＥレベルホールド回路１５にそれぞれに与えられている。ＣＫＥレベルホールド回路１５は、それぞれが直列接続された第１〜第３のラッチ回路１１〜１３によって構成されており、ＮＡＮＤゲートＮＡＮＤ１０からのＣＫＥラッチクロック信号φ１０が、各ラッチ回路１１〜１３にそれぞれ直接与えられるとともに、インバータＩＮＶ１１を介して、各ラッチ回路１１〜１３にそれぞれ与えられている。また、インバータＩＮＶ１０から出力されるＣＫＥラッチクロック信号φ１０は、第１ラッチ回路１１に与えられている。
【００３３】
第１ラッチ回路１１には、ＰＭＯＳトランジスタＰ１１と、ＮＭＯＳトランジスタＮ１１とによって構成された伝送ゲート１１ａと、一対のインバータＩＮＶ１２およびＩＮＶ１３とが設けられている。伝送ゲート１１ａには、ＩＮＶ１０の出力が入力信号として与えられている。伝送ゲート１１ａを構成するＰＭＯＳトランジスタＰ１１のゲートには、ＩＮＶ１１からのＣＫＥラッチクロック信号φ１１が与えられており、ＮＭＯＳトランジスタＮ１１のゲートには、ＩＮＶ１０からのＣＫＥラッチクロック信号φ１０が与えられている。伝送ゲート１１ａは、ＰＭＯＳトランジスタ１１のゲートおよびＮＭＯＳトランジスタＮ１１のゲートがハイレベル「Ｈ」になることによって、入力信号を出力する。
【００３４】
伝送ゲート１１ａの出力は、インバータＩＮＶ１２に与えられており、インバータＩＮＶ１２の出力が、第２ラッチ回路１２に入力されるとともに、インバータＩＮＶ１３を介して、インバータＩＮＶ１２に帰還されており、さらには、ラッチ信号ｃｋｅ１として、内部クロック活性化信号生成回路１０から出力されている。
【００３５】
第２ラッチ回路１２も、第１ラッチ回路１１と同様に、第１ラッチ回路１１の出力であるインバータＩＮＶ１２の出力が、ＰＭＯＳトランジスタＰ１２と、ＮＭＯＳトランジスタＮ１２とによって構成された伝送ゲート１２ａに与えられている。この伝送ゲート１２ａでは、ＮＭＯＳトランジスタＮ１２のゲートには、ＩＮＶ１１の出力であるＣＫＥラッチクロック信号φ１１が与えられており、ＰＭＯＳトランジスタＰ１２のゲートには、ＩＮＶ１０からのＣＫＥラッチクロック信号φ１０が与えられている。
【００３６】
そして、伝送ゲート１２ａの出力が、インバータＩＮＶ１４を介して第３ラッチ回路１３に与えられるとともに、インバータＩＮＶ１５を介して、インバータＩＮＶ１４に帰還されている。
【００３７】
第３ラッチ回路１３も、第１ラッチ回路１１および第２ラッチ回路１２と同様になっており、第１ラッチ回路１１の出力であるインバータＩＮＶ１２の出力が、ＰＭＯＳトランジスタＰ１３と、ＮＭＯＳトランジスタＮ１３とによって構成された伝送ゲート１３ａに与えられている。この伝送ゲート１３ａでは、ＰＭＯＳトランジスタＰ１３のゲートには、ＩＮＶ１１のＣＫＥラッチクロック信号φ１１が与えられており、ＮＭＯＳトランジスタＮ１２のゲートには、ＩＮＶ１０からのＣＫＥラッチクロック信号φ１０が与えられている。
【００３８】
そして、伝送ゲート１３ａの出力が、インバータＩＮＶ１６を介して、内部クロック活性化信号ｃｋｅ ｃとして内部クロック活性化信号生成回路１０から出力されるともに、インバータＩＮＶ１５を介して、インバータＩＮＶ１４に帰還されている。
【００３９】
内部クロック活性化信号生成回路１０から出力される内部クロック活性化信号ｃｋｅ ｃは、図３に示す内部クロック生成回路２０に出力される。内部クロック生成回路２０は、内部クロック活性化信号ｃｋｅ ｃおよびシステムクロック信号ＣＬＫがそれぞれ入力されるＮＡＮＤゲートＮＡＮＤ２０と、このＮＡＮＤゲートＮＡＮＤ２０からの出力が入力されるインバータＩＮＶ２０とによって構成されており、インバータＩＮＶ２０の出力が、内部クロック信号ｃｌｋ＿ｉｎとして、内部クロック生成回路２０から出力されている。
【００４０】
また、内部クロック活性化信号生成回路１０から出力される内部クロック活性化信号ｃｋｅ ｃおよびラッチ信号ｃｋｅ１は、図４に示すＣＫＥラッチクロック制御信号生成回路３０に出力される。ＣＫＥラッチクロック制御信号生成回路３０は、クロック活性化信号ＣＫＥおよびシステムクロック信号ＣＫＥがそれぞれ入力される非スタンバイ状態検知回路としてのＮＡＮＤゲートＮＡＮＤ３０と、内部クロック活性化信号ｃｋｅ ｃおよびラッチ信号ｃｋｅ１がそれぞれ入力されるスタンバイ状態検知回路としてのＮＯＲゲートＮＯＲ３０とを有しており、ＮＡＮＤゲートＮＡＮＤ３０およびＮＯＲゲートＮＯＲ３０の出力であるＣＫＥラッチクロックセット信号φ３０およびＣＫＥラッチクロックリセット信号φ３１が、それぞれラッチ回路１４に入力されている。
【００４１】
ラッチ回路１４は、一対のＮＯＲゲートＮＯＲ３１およびＮＯＲ３２を有している。一方のＮＯＲゲートＮＯＲ３１には、ＮＡＮＤゲートＮＡＮＤ３０の出力であるＣＫＥラッチクロックセット信号φ３０と、他方のＮＯＲゲートＮＯＲ３２の出力であるラッチ出力信号φ３２とがそれぞれ入力されており、他方のＮＯＲゲートＮＯＲ３２には、ＮＯＲゲートＮＯＲ３１の出力であるラッチ出力信号φ３２と、一方のＮＯＲゲートＮＯＲ３０の出力であるＣＫＥラッチクロックリセット信号φ３１とがそれぞれ入力されている。そして、他方のＮＯＲゲートＮＯＲ３２から、ＣＫＥラッチクロック制御信号ｃｋｅ ｘが出力される。
【００４２】
図２に示す内部クロック活性化信号生成回路１０の動作を、図５のタイムチャートに基づいて説明する。一定の周期のシステムクロック信号ＣＬＫが、ＮＡＮＤゲートＮＡＮＤ１０に入力された状態で、クロック活性化信号ＣＫＥがインバータＩＮＶ１０に入力されると、クロック活性化信号ＣＫＥは、第１ラッチ回路１１によって、システムクロック信号ＣＬＫの立ち上がりに同期して、その立ち下り時におけるローレベル「Ｌ」の期間のレベルに、ラッチ回路１１によってラッチされる。そして、そのラッチ信号ｃｋｅ１が、内部クロック活性化信号生成回路１０から出力されるとともに、第２ラッチ回路１２に出力される。
【００４３】
第２ラッチ回路１２は、第１ラッチ回路１１からの出力信号であるラッチ信号ｃｋｅ１をラッチし、システムクロック信号ＣＬＫの次の立ち下がり時に、そのラッチ信号ｃｋｅ１を、第３ラッチ回路１３に出力する。
【００４４】
第３ラッチ回路１３は、第２ラッチ回路１２から出力されるラッチ信号ｃｋｅ１をラッチし、システムクロック信号ＣＬＫの次の立ち下がり時に、そのラッチ信号を、内部クロック信号ｃｌｋ＿ｉｎを活性化させる内部クロック活性化信号ｃｋｅ＿ｃとして出力する。
【００４５】
このような内部クロック活性化信号ｃｋｅ＿ｃが、図２に示す内部クロック生成回路２０に与えられると、内部クロック生成回路２０は、内部クロック活性化信号ｃｋｅ＿ｃがローレベル「Ｌ」の間は、システムクロック信号ＣＬＫをマスクした状態の信号を、内部クロック信号ｃｌｋ＿ｉｎとして出力する。これにより、内部クロック活性化信号ｃｋｅ＿ｃがローレベル「Ｌ」の間は、システムクロック信号ＣＬＫのパルスがマスクされる。内部クロック信号ｃｌｋ＿ｉｎは、内部クロック活性化信号ｃｋｅ＿ｃがローレベル「Ｌ」の間は、ローレベル「Ｌ」となる。
【００４６】
次に、図４に示すＣＫＥラッチクロック制御信号生成回路３０の動作を、図６に示すタイミングチャートに基づいて説明する。クロック活性化信号ＣＫＥがハイレベル「Ｈ」の場合、システムクロック信号ＣＬＫの立ち上がりエッジに同期して、ＮＡＮＤゲートＮＡＮＤ３０からは、ＣＫＥラッチクロックセット信号φ３０として、ローレベル「Ｌ」の信号を出力する。これにより、ラッチ回路１４の出力であるＣＫＥラッチクロック制御信号ｃｋｅ＿ｘが、ハイレベル「Ｈ」にセットされる。
【００４７】
また、クロック活性化信号ＣＫＥがローレベル「Ｌ」の場合、図２に示す内部クロック活性化信号生成回路１０において、ＣＫＥラッチクロック信号φ１１が、第１〜第３の各ラッチ回路１１〜１３にそれぞれ入力されることによって、内部クロック活性化信号生成回路１０からの内部クロック活性化信号ｃｋｅ＿ｃおよびラッチ信号ｃｋｅ１が、共にローレベル「Ｌ」となる。これにより、図４に示すＣＫＥラッチクロック制御信号生成回路３０において、ＮＯＲゲートＮＯＲ３０の出力であるＣＫＥラッチクロックリセット信号φ３１がハイレベル「Ｈ」となり、ラッチ回路１４によって、ＣＫＥラッチクロック制御信号ｃｋｅ＿ｘがローレベル「Ｌ」にセットされる。
【００４８】
なお、図６に示すタイミングチャートでは、ＣＫＥラッチクロック制御信号ｃｋｅ＿ｘは、システムクロックＣＬＫがローレベル「Ｌ」の期間のみにおいて変化する。つまり、クロックバッファであるＮＡＮＤゲートＮＡＮＤ１０は、システムクロック信号ＣＬＫの１パルスを１単位として、内部クロック信号ｃｌｋ＿ｉｎの活性／非活性を制御できる。従って、システムクロック信号ＣＬＫの１パルス単位毎のきめ細かな制御が可能になる。
【００４９】
さらに、表１に示すように、クロック活性化信号ＣＫＥの変化タイミングが、システムクロックＣＬＫのハイレベル「Ｈ」の期間（図６のポイント「ｂ」および「ｃ」）、および、ローレベル「Ｌ」の期間（図６のポイント「ａ」および「ｄ」）のいずれであっても、正確にシステムクロックＣＬＫの１パルス単位毎に、内部クロック信号ｃｌｋ＿ｉｎの制御が可能になり、ＣＫＥラッチクロック制御信号ｃｋｅ＿ｘの生成および非生成の制御が可能になる。
【００５０】
【表１】
ＣＫＥラッチクロック制御信号ｃｋｅ＿ｘがローレベル「Ｌ」にセットされると、ＮＡＮＤゲートＮＡＮＤ１０は非活性状態となり、システムクロック信号ＣＬＫによるスイッチングが停止される。また、この時、既に内部クロック活性化信号ｃｋｅ＿ｃがローレベル“Ｌ”になっているために、図２に示す内部クロック生成回路２０におけるＮＡＮＤゲートＮＡＮＤ２０も、非活性状態となっており、システムクロック信号ＣＬＫによるスイッチングを停止している。
【００５２】
さらに、図４に示すＣＫＥラッチクロック制御信号生成回路３０におけるＮＡＮＤゲートＮＡＮＤ３０も、外部から入力されるクロック活性化信号ＣＫＥが、ローレベル「Ｌ」であるため、ＮＡＮＤゲートＮＡＮＤ３０も、システムクロック信号ＣＬＫによるスイッチングも停止している。これらにより、外部からシステムクロック信号が直接入力されるクロックバッファ素子が、全て非活性状態となり、スタンバイ状態及およサスペンド状態での電力消費がカットされる。
【００５３】
内部クロック活性化信号ｃｋｅ＿ｃは、図２に示す内部クロック生成回路２０において、クロックバッファであるＮＡＮＤゲートＮＡＮＤ２０に、システムクロック信号ＣＬＫと共に入力されており、図５のタイミングチャートに示すように、内部クロック活性化信号ｃｋｅ＿ｃの極性によって、内部クロックｃｌｋ＿ｉｎの活性化を行う。
【００５４】
以上の構成により生成された各信号波形のタイミングチャートを図７に示す。図７に示すタイミングチャートにおいて、期間ｔａは外部信号であるシステムクロック信号ＣＬＫ以外すべてのノードにおいて変化が無い。つまり、システムクロック信号ＣＬＫに同期して動作するクロックバッファ回路は、すべて非活性化されているため、「ゲートのスイッチング成分」および「その出力の充放電成分」であるＡＣ成分によって電力が消費されるおそれがなく、システムクロック信号ＣＬＫが高速化された場合においても、スタンバイ電流を低減させることができる。
【００５５】
【発明の効果】
このように、本発明の同期型半導体記憶装置は、クロック活性化信号ＣＫＥのレベルをラッチし、内部クロック活性化信号ｃｋｅ＿ｘを生成するために必要であった内部クロック活性化信号生成回路へのシステムクロックＣＬＫの入力を、スタンバイ状態時におけるクロックバッファ部において非活性化することによって、ＡＣ成分による電力消費がカットされるために、システムクロックＣＬＫが高速化された場合においても、スタンバイ状態時の電力消費を大幅に低減することができる。
【００５６】
また、本発明の構成では、システムクロックの入力回路部に、比較的小規模な回路を配置することによって実現することができるために、チップサイズの増大を招くおそれもない。
【図面の簡単な説明】
【図１】本発明の同期型半導体記憶装置における内部クロック信号の生成する構成の一例を示すブロック図である。
【図２】内部クロック活性化信号を生成する内部クロック活性化信号回路の構成を示す回路図である。
【図３】内部クロック信号の生成を行う内部クロック生成回路の構成を示す回路図である。
【図４】ＣＫＥラッチクロック制御信号の生成を行うＣＫＥラッチクロック制御信号生成回路の構成を示す回路図である。
【図５】内部クロック活性化信号生成回路の動作を示すタイミングチャートである。
【図６】ＣＫＥラッチクロック制御信号生成回路の動作を示すタイミングチャートである。
【図７】内部クロック活性化信号生成回路の動作を説明するためのタイミングチャートである。
【図８】従来の同期型半導体記憶装置における内部クロック信号の生成する構成の一例を示すブロック図である。
【図９】従来の同期型半導体記憶装置における内部クロック活性化信号を生成する内部クロック活性化信号回路の構成を示す回路図である。
【図１０】従来の同期型半導体記憶装置における内部クロック信号の生成を行う内部クロック生成回路の構成を示す回路図である。
【図１１】従来の同期型半導体記憶装置の動作説明のためのタイミングチャートである。
【図１２】従来の同期型半導体記憶装置の要部の概略構成図である。
【符号の説明】
ＮＡＮＤ１０，ＮＡＮＤ２０，ＮＡＮＤ３０ ＮＡＮＤゲート
ＮＯＲ３０〜３２ ＮＯＲゲート
ＩＮＶ１０〜１７，ＩＮＶ２０，ＩＮＶ５０ インバータ
Ｐ１１〜１３ Ｐｃｈ トランジスタ
Ｎ１１〜１３ Ｎｃｈ トランジスタ
１０ 内部クロック活性化信号生成回路
１１〜１３，３０ ラッチ回路
１５ ＣＫＥレベルホールド回路
２０ 内部クロック生成回路
φ１０，φ１１ ＣＫＥラッチクロック信号
φ３０ ＣＫＥラッチクロックセット信号
φ３１ ＣＫＥラッチクロックリセット信号
φ３２ ラッチ出力信号
Claims (6)
- 一連のパルス列からなるシステムクロック信号ＣＬＫおよびクロック活性化信号ＣＫＥに基づいて、内部クロック活性化信号ｃｋｅ＿ｃおよびラッチ信号ｃｋｅ１を生成する内部クロック活性化信号生成回路と、
該内部クロック活性化信号ｃｋｅ＿ｃおよび前記システムクロックＣＬＫに基づいて、内部クロック信号ｃｌｋ＿ｉｎを生成する内部クロック信号生成回路と、
前記内部クロック活性化信号ｃｋｅ＿ｃおよびラッチ信号ｃｋｅ１と、システムクロック信号ＣＬＫおよびクロック活性化信号ＣＫＥとに基づいて、ＣＫＥラッチクロック制御信号ｃｋｅ＿ｘを生成するＣＫＥラッチクロック制御信号生成回路とを具備し、
前記内部クロック活性化信号生成回路は、該ＣＫＥラッチクロック制御信号生成回路によって生成されたＣＫＥラッチクロック制御信号ｃｋｅ＿ｘにより、システムクロック信号ＣＬＫの入力の制御を行うクロックバッファと、該クロックバッファの出力が与えられるインバータと、３つのラッチ回路が直列に接続されて該インバータの出力が入力されるＣＫＥレベルホールド回路とを有し、
制御信号およびアドレス信号を含む複数の外部信号に対応する記憶データを、該内部クロック信号ｃｌｋ＿ｉｎに同期して出力することを特徴とする同期型半導体記憶装置。 - 前記内部クロック信号生成回路は、前記内部クロック活性化信号生成回路によって生成された内部クロック活性化信号ｃｋｅ＿ｃにより、システムクロック信号ＣＬＫの入力の制御を行うクロックバッファを備えている請求項１記載の同期型半導体記憶装置。
- 前記ＣＫＥラッチクロック制御信号生成回路は、前記内部クロック活性化信号生成回路によって生成された内部クロック活性化信号ｃｋｅ＿ｃおよびラッチ信号ｃｋｅ１に基づいて、前記ＣＫＥラッチクロック制御信号ｃｋｅ＿ｘを不活性化する制御信号を生成するスタンバイ状態検知回路と、
前記システムクロックＣＬＫおよびクロック活性化信号ＣＫＥを受けて制御信号ｃｋｅ＿ｘを活性化する制御信号を生成する非スタンバイ状態検知回路と、
前記スタンバイ状態検知回路および非スタンバイ状態検知回路からそれぞれ出力される制御信号が入力されるラッチ回路とを備える請求項１記載の同期型半導体記憶装置。 - 前記内部クロック活性化信号生成回路によって生成される内部クロック活性化信号ｃｋｅ＿ｃは、システムクロックの立ち上がり時にクロック活性化信号ＣＫＥのレベルを、前記ＣＫＥレベルホールド回路の一対のラッチ回路（１２、１３）によりラッチすることによって、そのラッチされたレベルが、ラッチを行ったクロックパルスの立ち下り時に、前記ＣＫＥレベルホールド回路の他のラッチ回路（１１）によりホールドおよび出力された信号と同一になっている請求項１記載の同期型半導体記憶装置。
- 前記ＣＫＥラッチクロック制御信号生成回路によって生成されるＣＫＥラッチクロック制御信号ｃｋｅ＿ｘは、前記スタンバイ状態検知回路および非スタンバイ状態検知回路からそれぞれ出力される前記制御信号によって、それぞれ非活性化および活性化され、非活性化および活性化の変化は、システムクロック信号ＣＬＫのロウレベルの期間になされる請求項３記載の同期型半導体記憶装置。
- マトリクス状に配置されたメモリセルアレイと、入力アドレスに応じて当該メモリセルアレイの１つの行を選択する行選択回路とを備えた複数のメモリセルが設けられており、同一行のメモリセルが連続してアクセスされるシンクロナスバーストモードになっている請求項１記載の半導体記憶装置。
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