JP2000048566A

JP2000048566A - 同期型半導体記憶装置

Info

Publication number: JP2000048566A
Application number: JP10213998A
Authority: JP
Inventors: Akira Yamazaki; 彰山崎; Shigeki Tomishima; 茂樹冨嶋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-07-29
Filing date: 1998-07-29
Publication date: 2000-02-18
Also published as: US6134178A

Abstract

(57)【要約】【課題】配線占有面積を増大させることなく、また配
線を錯綜させることなくデータバス幅を拡張することの
できるロジック混載に適した同期型半導体記憶装置を提
供する。【解決手段】複数のメモリアレイ（１ａ〜１ｄ）それ
ぞれに対しプリアンプ回路（２ａ〜２ｄ）、ラッチ回路
（３♯０〜３♯３）、および出力回路（４♯０〜４♯
３）を設け、これらの出力回路に共通にデータバス（Ｇ
ＤＢ）を配設する。このデータバス（ＧＤＢ）は、メモ
リアレイ上にわたって列方向に延在して配置される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、クロック信号に
同期して動作する同期型半導体記憶装置に関し、特に、
プロセサまたはロジック回路などと同一半導体チップ上
に集積化されるロジック混載同期型半導体記憶装置に関
する。より特定的には、この発明は、ロジック混載同期
型半導体記憶装置のデータ入出力回路の構成に関する。

【０００２】

【従来の技術】図２０は、従来のクロック同期型半導体
記憶装置の全体の構成を概略的に示す図である。図２０
において、従来のクロック同期型半導体記憶装置は、各
々が行列状に配列される複数のメモリセルを有するメモ
リアレイ１ａ〜１ｄと、メモリアレイ１ａ〜１ｄそれぞ
れに対応して設けられ、対応のメモリアレイの選択メモ
リセルのデータを増幅しラッチするプリアンプ回路２ａ
〜２ｄと、これらのプリアンプ回路２ａ〜２ｄに共通に
内部リードデータバスＲＤＦを介して結合され、プリア
ンプ回路２ａ〜２ｄから転送されたデータをラッチする
ラッチ回路３と、ラッチ回路３とデータバスＲＤを介し
て結合され、このラッチ回路３から転送されたデータを
バッファ処理して外部へ出力する出力回路４を含む。プ
リアンプ回路２ａ〜２ｄのそれぞれは、対応のメモリア
レイ１ａ〜１ｄの１６ビットの選択メモリセルデータを
グローバルデータ線ＧＩＯ０〜ＧＩＯ３を介して受けて
増幅するプリアンプと、このプリアンプの増幅したデー
タをラッチするラッチとを含む。プリアンプ回路２ａ〜
２ｄに含まれるラッチ（第１段ラッチ）の各々は、制御
回路５からの転送指示信号ＯＥＳ０〜ＯＥＳ３に従って
ラッチしたデータを１６ビットの内部リードデータバス
ＲＤＦ上に伝達する。

【０００３】出力回路４は、１６ビットの内部データバ
スＲＤを介してラッチ回路３に結合され、ラッチ回路３
からの１６ビットのデータをラッチするラッチと、この
ラッチが保持するデータをバッファ処理して外部へ出力
する出力バッファを含む。この出力回路４のラッチは、
制御回路５からの転送指示信号ＣＬＫＯＥに従ってラッ
チ回路３から転送される１６ビットのデータをラッチし
て出力する。制御回路５は、データ読出し時内部クロッ
ク信号ＣＬＫに同期して、これらの指示信号ＯＥＳ０〜
ＯＥＳ３およびＣＬＫＯＥを生成する。

【０００４】メモリアレイ１ａ〜１ｄは、それぞれバン
ク♯０〜バンク♯３を構成し、制御回路５は、これらの
バンク♯０〜バンク♯３を互いに独立に活性／非活性化
する。ここで、バンクの「活性化」は、メモリアレイに
おいてワード線が選択状態に保持され、この選択ワード
線に接続されるメモリセルデータがセンスアンプにより
ラッチされている状態を示す。次に、この図２０に示す
クロック同期型半導体記憶装置の動作を、図２１に示す
タイミングチャート図を参照して説明する。

【０００５】クロックサイクル♯ａにおいて、データ読
出を指示するリードコマンドが与えられる。ここで、コ
マンドは、複数の制御信号の状態の組合せで与えられ
る。制御回路５は、このリードコマンドを内部クロック
信号ＣＬＫの立上がりエッジで取込み、データ読出が指
示されたことを識別する。このリードコマンドと同時
に、アクセスすべきメモリセルを指定するアドレス信号
ＡＤＤ（Ａ）が与えられ、またバンクアドレスＢＡがア
クセスすべきバンクを特定する。制御回路５は、このバ
ンクアドレスＢＡおよびアドレス信号ＡＤＤ（Ａ）に従
って、アドレス指定されたバンク（♯０）に対するメモ
リセル列選択およびデータ読出動作を開始させる。

【０００６】バンク♯０が選択されたとき、メモリアレ
イ１ａにおいて、１６ビットのメモリセルが選択され、
グローバルデータバスＧＩＯ０を介してこの１６ビット
のメモリセルデータがプリアンプ回路２ａへ伝達され
る。プリアンプ回路２ａにラッチされたデータが、転送
指示信号ＯＥＳ０に従って内部リードデータバスＲＤＦ
に伝達されてラッチ回路３によりラッチされる。次い
で、ラッチ回路３は、制御回路５からの制御信号ＲＤＧ
ＡＴＥに従ってこのラッチしたデータを内部データバス
ＲＤを介して出力回路４へ転送する。

【０００７】出力回路４は、ラッチ回路３から与えられ
たデータを、出力制御信号ＣＬＫＯＥに従ってラッチし
て出力する。指示信号ＯＥＳ０、ＲＤＧＡＴＥおよびＣ
ＬＫＯＥは、内部クロック信号ＣＬＫに同期して活性化
される。プリアンプ回路２ａから出力回路４にまでデー
タを伝達するためにあるクロックサイクルが必要とされ
る。したがって、クロックサイクル♯ｃにおいて、出力
回路４から最初のデータａ０が出力され、クロックサイ
クル♯ｄのクロック信号ＣＬＫの立上がりエッジにおい
て最初のデータａ０が確定し、外部装置によりサンプリ
ングされる。このリードコマンドが与えられてから有効
データが出力されるまでに必要とされるクロックサイク
ルの数は、ＣＡＳレイテンシと呼ばれる。

【０００８】制御回路５は、リードコマンドが与えられ
ると、最初のアドレスＡＤＤ（Ａ）を先頭アドレスとし
て、順次内部でアドレス信号を生成して、選択バンクに
おいて列選択動作を各クロックサイクルにおいて実行さ
せる。１つのリードコマンドが与えられたときに連続し
て読出すことのできるデータの数を、バースト長と呼
ぶ。図２１においては、バースト長が４の場合のデータ
読出動作を示す。クロックサイクル♯ｄ、♯ｅ、♯ｆお
よび♯ｇにおいて、データａ１、ａ２およびａ３が、順
次クロック信号ＣＬＫに同期して読出される。

【０００９】バンク♯０（メモリアレイ１ａ）からのデ
ータ読出の間に、クロックサイクル♯ｅにおいて、再び
リードコマンドを与え、別のバンクを指定する。図２１
において、バンクアドレスＢＡが、バンク♯１を指定す
る状態が一例として示される。このバンク♯１に対する
リードコマンドにより、制御回路５は、メモリアレイ１
ｂにおいてメモリセル列選択動作を実行し、プリアンプ
回路２ｂを介して順次データを読出す。このバンク♯１
においても、データ読出時のＣＡＳレイテンシは３であ
る。したがって、ラッチ回路３により、メモリアレイ１
ａ（バンク♯０）からの最後のデータａ３が出力回路４
に転送された後、バンク♯１からプリアンプ回路２ｂを
介して最初のデータｂ０が転送されてラッチ回路３にラ
ッチされ、クロックサイクル♯ｇにおいて出力回路４を
介して出力される。クロックサイクル♯ｈおよび♯ｉに
おいて、バンク♯１から読出されたデータｂ０、および
ｂ１が、順次確定状態となる。

【００１０】上述のように、メモリアレイ１ａ〜１ｄを
バンク構成として、互いに独立に活性状態とすることに
より、１つのバンクへのアクセス時において他のバンク
へアクセスし、メモリセルデータを読出すことにより、
連続的にデータの読出を行なうことができ、高速アクセ
スが実現される。

【００１１】また、１つのバンクへのアクセス時におい
て別のバンクに対してアクティブコマンドＡＣＴを与え
て、ワード線を選択することにより、ページ切換時にお
いて、このページ切換に要する時間をデータアクセス時
間で隠すことができ、ページアクセス時のペナルティが
生じることなく連続的にデータの読出を行なうことがで
きる。

【００１２】なお、メモリアレイ１ａおよび１ｃの間
に、電源回路６ａが配置され、メモリアレイ１ｂおよび
１ｄの間に電源回路６ｂが配置される。これらの電源回
路６ａおよび６ｂは、電源電圧Ｖｃｃ、接地電圧ＧＮ
Ｄ、ワード線駆動のための高電圧Ｖｐｐおよび基板バイ
アス電圧Ｖｂｂ等を生成する。１つのバンクに対し１つ
の電源回路を配置することにより、１つの電源回路です
べてのメモリアレイを駆動する構成に比べて、電源回路
の負荷が軽減され、安定に必要な電圧を供給して、安定
動作を保証する。特に、１６ビットのデータ読出時にお
いて１６ビットのプリアンプおよびラッチおよび出力バ
ッファが動作するため、比較的大きな消費電流が生じる
が、この大きな消費電流を、十分に保証して、安定にデ
ータの読出を行なうことができる。

【００１３】図２２は、図２０に示すクロック同期型半
導体記憶装置のデータ読出部の構成を具体的に示す図で
ある。図２２においては、１ビットのデータの読出部の
構成を示す。図２２において、バンク♯０〜バンク♯３
のプリアンプ回路２ａ〜２ｄが共通に内部リードデータ
バス線ＲＤＦＬおよび／ＲＤＦＬに結合される。プリア
ンプ回路２ａは、選択メモリセルデータを増幅するプリ
アンプ２ａａと、プリアンプ２ａａの増幅したデータを
ラッチするインバータラッチ２ａｂと、転送指示信号Ｏ
ＥＳ０に応答して、このインバータラッチ２ａｂのラッ
チするデータをリードデータバス線ＲＤＦＬおよび／Ｒ
ＤＦＬに伝達する転送回路２ａｃを含む。転送回路２ａ
ｃは、転送指示信号ＯＥＳ０に応答して活性化されるト
ライステートバッファを含む。

【００１４】プリアンプ回路２ｂは、バンク♯１の選択
メモリセルデータを増幅するプリアンプ２ｂａと、プリ
アンプ２ｂａの増幅データをラッチするインバータラッ
チ２ｂｂと、転送指示信号ＯＥＳ１の活性化に応答して
インバータラッチ２ｂｂのラッチするデータを内部リー
ドデータバス線ＲＤＦＬおよび／ＲＤＦＬに伝達する転
送回路２ｂｃを含む。

【００１５】プリアンプ回路２ｃは、与えられたメモリ
セルのデータを増幅するプリアンプ２ｃａと、プリアン
プ２ｃａの増幅データをラッチするインバータラッチ２
ｃｂと、転送指示信号ＯＥＳ２の活性化に応答してイン
バータラッチ２ｃｂのラッチデータを内部リードデータ
バス線ＲＤＦＬおよび／ＲＤＦＬに伝達する転送回路２
ｃｃを含む。

【００１６】プリアンプ回路２ｄは、バンク♯３の選択
メモリセルデータを増幅するプリアンプ２ｄａと、プリ
アンプ２ｄａの増幅データをラッチするインバータラッ
チ２ｄｂと、転送指示信号ＯＥＳ３の活性化に応答して
インバータラッチ２ｄｂのラッチするデータを内部リー
ドデータバス線ＲＤＦＬおよび／ＲＤＦＬに伝達する転
送回路２ｄｃを含む。転送回路２ｂｃ〜２ｄｃの各々
は、活性化時与えられたデータを増幅して出力しかつ非
活性化時出力ハイインピーダンス状態となるトライステ
ートバッファで構成される。

【００１７】プリアンプ２ａａ〜２ｄａは、それぞれ、
プリアンプ活性化信号ＰＡＥ０〜ＰＡＥ３の活性化に応
答して活性化される。プリアンプ活性化信号ＰＡＥ０−
ＰＡＥ３および転送指示信号ＯＥＳ０〜ＯＥＳ３は、選
択バンクに対してのみ活性化される。

【００１８】ラッチ回路３は、転送指示信号ＲＤＧＡＴ
Ｅおよび／ＲＤＧＡＴＥの活性化に応答して内部リード
データバス線ＲＤＦＬおよび／ＲＤＦＬ上のデータを伝
達する転送ゲート３ａと、転送ゲート３ａから伝達され
たデータをラッチするインバータラッチ３ｂを含む。転
送ゲート３ａは、内部リードデータバス線ＲＤＦＬおよ
び／ＲＤＦＬそれぞれに対して設けられるＣＭＯＳトラ
ンスミッションゲートを含む。

【００１９】出力回路４は、転送指示信号ＣＬＫＯＥお
よび／ＣＬＫＯＥに従って、インバータラッチ３ｂのラ
ッチノードＲＤＬおよび／ＲＤＬ上の信号を伝達する転
送ゲート４ａと、転送ゲート４ａからノードＲＤＬおよ
び／ＲＤＬに伝達されたデータをラッチするインバータ
ラッチ４ｂと、インバータラッチ４ｂのラッチデータを
増幅して出力ノードを介して外部へ出力するメインアン
プ４ｃを含む。転送ゲート４ａは、ラッチノードＲＤＬ
および／ＲＤＬそれぞれに対して設けられるＣＭＯＳト
ランスミッションゲートを含む。次に、この図２２に示
すクロック同期型半導体記憶装置の読出部の動作につい
て、図２３に示すタイミングチャート図を参照して説明
する。なお、図２３においては、バースト長が１であ
り、ＣＡＳレイテンシが３の場合のデータ読出動作が示
される。

【００２０】クロックサイクル♯ａにおいてリードコマ
ンドが与えられ、また同時に与えられるバンクアドレス
ＢＡが、バンク♯０を指定する。バンク♯０において、
アドレス信号ＡＤＤ（Ａ）に従って列選択動作が行なわ
れ、選択メモリセルデータが、プリアンプ２ａａに伝達
されると、プリアンプ活性化信号ＰＡＥ０が活性化さ
れ、プリアンプ２ａａが、メモリセルデータを増幅す
る。インバータラッチ２ａｂが、このプリアンプ２ａａ
の増幅データをラッチする。

【００２１】クロックサイクル♯ｂにおいて、またリー
ドコマンドが与えられ、また同時に、バンクアドレスＢ
Ａがバンク♯１を指定する。バンク♯１においては、同
時に与えられるアドレス信号ＡＤＤ（Ｂ）に従って列選
択動作が行なわれ、選択メモリセルデータが、プリアン
プ２ｂａに伝達される。次いで、プリアンプ活性化信号
ＰＡＥ１が活性化され、プリアンプ２ｂａか増幅動作を
行ない、インバータラッチ２ｂｂが、プリアンプ２ｂａ
の増幅データをラッチする。

【００２２】このクロックサイクル♯ｂにおいて、クロ
ック信号ＣＬＫの立上がりに同期して転送指示信号ＯＥ
Ｓ０が活性化され、バンク♯０において転送回路２ａｃ
が活性化され、インバータラッチ２ａｂがラッチしてい
るデータＱ０を、内部リードデータバス線ＲＤＦＬおよ
び／ＲＤＦＬに伝達する。

【００２３】このクロックサイクル♯ｂにおいて、ま
た、データ転送指示信号ＲＤＧＡＴＥがクロック信号Ｃ
ＬＫの立上がりに同期して活性化され、転送ゲート３ａ
が導通し、内部リードデータバス線ＲＤＦＬおよび／Ｒ
ＤＦＬに伝達されたデータＱ０をインバータラッチ３ｂ
に伝達する。インバータラッチ３ｂが、転送ゲート３ａ
を介して与えられたデータＱ０をラッチする。

【００２４】クロックサイクル♯ｃにおいて、クロック
信号ＣＬＫの立上がりに同期して転送指示信号ＯＥＳ１
が活性化され、バンク♯１の転送回路２ｂｃが活性化さ
れ、インバータラッチ２ｂｂによりクロックサイクル♯
ｂにおいてラッチされたデータが内部リードデータバス
線ＲＤＦＬおよび／ＲＤＦＬ上に伝達される。また、こ
のクロックサイクル♯ｃにおいて、クロック信号ＣＬＫ
の立上がりに同期して、転送指示信号ＣＬＫＯＥがＨレ
ベルとなり、転送ゲート４ａが導通し、メインアンプ４
ｃがこの転送ゲート４ａを介して与えられたデータを増
幅し、外部へ出力する。この転送指示信号ＣＬＫＯＥが
Ｌレベルに立下がる前に、転送指示信号ＲＤＧＡＴＥが
クロック信号ＣＬＫの立上がりに応答して活性化され、
内部リードデータバス線ＲＤＦＬおよび／ＲＤＦＬ上に
伝達されたメモリセルデータＱ１を転送し、インバータ
ラッチ３ｂがこの転送ゲート３ａを介して与えられたデ
ータＱ１をラッチする。データ転送にはある時間が必要
であり、インバータラッチ３ｂのデータ確定前に転送指
示信号ＣＬＫＯＥがＬレベルとなり、この不定データ
（Ｑ１）の出力は防止される。

【００２５】クロックサイクル♯ｄにおいて、再び転送
指示信号ＣＬＫＯＥがクロック信号ＣＬＫの立上がりに
同期して活性化され、転送ゲート４ａが導通し、インバ
ータラッチ３ｂによりラッチされたデータがメインアン
プ４ｃを介して外部へ伝達される。データＱ０およびＱ
１が、それぞれ、クロックサイクル♯ｄおよび♯ｅのク
ロック信号ＣＬＫの立上がりにおいて確定し、外部プロ
セサなどの装置によりサンプリングされる。

【００２６】図２３に示すように、転送指示信号を、ク
ロック信号ＣＬＫに同期して順次活性化し、パイプライ
ン的にプリアンプ回路から内部データリードバス、転送
回路３および出力回路４を介してデータを伝達すること
により、１つのバンクから装置外部にデータが伝達され
るまでに、長時間を要しても（図２３においては３クロ
ックサイクル）、一旦データが読出されると連続的にデ
ータを読出すことができ、高速のデータ読出が実現され
る。

【００２７】なお、この図２３においては、バースト長
１のデータの読出が行なわれている。しかしながら、こ
のバースト長は１でなく、４または８などであってもよ
い。

【００２８】

【発明が解決しようとする課題】今、図２４に示すよう
に、クロック同期型半導体記憶装置（ＳＤＲＡＭ：シン
クロナス・ランダム・アクセス・メモリ）１０２とプロ
セサまたは専用の処理を行なう論理回路（以下、両者を
合せてロジックと称す）１０４を半導体チップ１００上
に集積化することを考える。クロック同期型半導体記憶
装置（ＳＤＲＡＭ）１０２とロジック１０４とは、内部
データバス１０６を介して結合される。クロック同期型
半導体記憶装置（ＳＤＲＡＭ）１０２として、図２０に
示すクロック同期型半導体記憶装置を適用する。この場
合、図２０に示す出力回路４が、データバス１０６に結
合される。図２０に示す出力回路４は、１６ビットのデ
ータを出力する。クロック同期型半導体記憶装置１０２
とロジック１０４の間のデータ転送のバンド幅を大きく
するために、内部データバス１０６のバス幅をたとえば
２５６ビットないし１０２４ビットと広くすることを考
える。半導体チップ１００上にクロック同期型半導体記
憶装置（ＳＤＲＡＭ）１０２とロジック１０４とが集積
化されるため、ピン端子のリードピッチを考慮する必要
がなく、内部配線のピッチに従って内部データバス１０
６を配設することができ、バス幅を拡張することができ
る。しかしながら、この場合、図２０に示すクロック同
期型半導体記憶装置の構成をそのまま適用すると、以下
の問題が生じる。

【００２９】今、図２５に示すように、出力回路４が、
２５６ビットのデータを出力する構成を考える。すなわ
ち、図２４に示す内部データバス１０６が、２５６ビッ
トのバス幅を有する。この場合、出力回路４とラッチ回
路３の間のデータバスＲＤは、２５６ビットのバス幅を
有する。メモリアレイ１ａおよび１ｂがバンク♯０を構
成し、メモリアレイ１ｃおよび１ｄが、バンク♯１を構
成する２バンク構成を考える。このときには、メモリア
レイ１ａ〜１ｄそれぞれにおけるグローバルデータバス
ＧＩＯ０〜ＧＩＯ３は、１２８ビットのバス幅を有す
る。一方、プリアンプ回路２ａ〜２ｄに共通に結合され
る内部リードデータバスＲＤＦは、２５６ビットのバス
幅を有する。アレイ内最上層配線であるグローバルデー
タバスＧＩＯ０〜ＧＩＯ３は、比較的容易に、そのバス
幅を拡張することができる。しかしながら、内部リード
データバスＲＤＦおよびデータバスＲＤのバス幅を２５
６ビットのバス幅に拡張した場合、メモリアレイ間にお
いてこれらの内部データバスＲＤＦおよびデータバスＲ
Ｄを配設する必要があり、バス占有面積が大きくなり、
応じてチップ占有面積が増大するという問題が生じる。
特に、図２４に示す内部データバス１０６のバス幅を１
０２４ビットのように拡張した場合、さらに、内部リー
ドデータバスＲＤＦおよびデータバスＲＤのバス幅が大
きくなり、チップ占有面積が大きくなる。

【００３０】特に、読出データを伝達するリードデータ
バスと、書込データを伝達するライトデータバスを別々
に設ける場合、さらに、バス占有面積が増大し、チップ
面積が増大するという問題が生じる。

【００３１】それゆえ、この発明の目的は、チップ占有
面積を増大させることなくバス幅を容易に拡張すること
のできるクロック同期型半導体記憶装置を提供すること
である。

【００３２】この発明の他の目的は、ロジックとの混載
に適した回路配置を有するクロック同期型半導体記憶装
置を提供することである。

【００３３】

【課題を解決するための手段】請求項１に係る同期型半
導体記憶装置は、各々が行列状に配列される複数のメモ
リセルを有しかつ行列状に配列される複数のメモリアレ
イと、各メモリアレイに対応して配置され、対応のメモ
リアレイの選択メモリセルから読出されたデータを増幅
する複数のプリアンプ回路と、これら複数のプリアンプ
回路に対応して設けられ、対応のプリアンプ回路により
増幅されたデータをクロック信号に同期して転送するた
めの複数のリード転送回路と、複数のメモリアレイに共
通に設けられるデータバスを含む。このデータバスは、
各々が複数のメモリアレイの行および列の一方の方向に
沿って整列するメモリアレイに共通に設けられかつ対応
するメモリアレイの少なくとも１つのメモリアレイ上に
一方の方向に沿って延在して配置される複数のサブデー
タバスを含む。

【００３４】請求項１に係る同期型半導体記憶装置は、
さらに、複数のリード転送回路各々に対応して設けら
れ、対応のリード転送回路からのデータを受けてデータ
バスに伝達する複数の出力回路を備える。

【００３５】請求項２に係る同期型半導体記憶装置は、
請求項１の複数のリード転送回路が、複数のメモリアレ
イ各々に対応して配置され、かつ出力回路も複数のメモ
リアレイそれぞれに対応して配置される。各出力回路
は、活性化時対応のサブデータバスにデータを伝達す
る。

【００３６】請求項３に係る同期型半導体記憶装置は、
請求項１または２の装置が、さらに、メモリアレイ指定
信号に応答して、メモリアレイ指定信号が指定するメモ
リアレイに対して設けられたプリアンプ回路、リード転
送回路および出力回路をクロック信号に同期して活性化
する制御手段を備える。

【００３７】請求項４に係る同期型半導体記憶装置は、
請求項３の制御手段が、メモリアレイ指定信号の指定す
る選択メモリアレイへのアクセス完了後、この選択メモ
リアレイに対して設けられた出力回路を次に別のメモリ
アレイが指定されるまで活性状態に保持する手段を備え
る。

【００３８】請求項５に係る同期型半導体記憶装置は、
請求項４の装置において、各出力回路が、与えられたデ
ータをラッチするラッチ回路を含み、出力回路は活性化
時、このラッチ回路に保持されたデータを対応のサブデ
ータバス上に出力する。

【００３９】請求項６に係る同期型半導体記憶装置は、
請求項１の各出力回路が、非活性状態時、出力ハイイン
ピーダンス状態に設定される。

【００４０】請求項７に係る同期型半導体記憶装置は、
請求項１の装置が、さらに、複数のメモリアレイ各々に
対応して設けられ、活性化時クロック信号に同期して外
部からのデータから内部書込データを生成する複数の入
力回路と、各入力回路に対応して設けられ、対応の入力
回路からのデータをクロック信号に同期して転送する複
数のライト転送回路と、各ライト転送回路に対応して設
けられ、対応のライト転送回路からのデータを対応のメ
モリアレイの選択メモリセルへ転送する複数のライトド
ライバを備える。

【００４１】請求項８に係る同期型半導体記憶装置は、
請求項７の装置が、さらに、データバスと平行にかつこ
のデータバスと別に設けられ、複数の入力回路に共通に
結合され、書込データを伝達するライトデータバスを備
える。このライトデータバスは、各々が行および列の一
方の方向に沿って整列するメモリアレイに共通に設けら
れかつ対応のメモリアレイの少なくとも１つのメモリア
レイ上にこの一方の方向に沿って延在して配置される複
数のサブデータバスを含む。

【００４２】請求項９に係る同期型半導体記憶装置は、
請求項１の複数のメモリアレイが、複数のバンクを構成
し、サブデータバスを共有するメモリアレイは、異なる
バンクを構成する。

【００４３】請求項１０に係る同期型半導体記憶装置
は、請求項３の制御手段が、この同期型半導体記憶装置
のスタンバイサイクル時、複数の出力回路のうち、サブ
データバスを共有する出力回路のうち１つを活性状態に
保持する手段を含む。

【００４４】請求項１１に係る同期型半導体記憶装置
は、請求項７の装置が、さらに、メモリアレイ指定信号
に応答して、指定された選択メモリアレイに対応して設
けられた入力回路、ライト転送回路およびライトドライ
バをクロック信号に同期して活性化する制御回路を備え
る。

【００４５】メモリアレイそれぞれに対応して出力回路
を設け、データバスをメモリアレイ上にわたって延在し
て配置して出力回路に結合することにより、データバス
の配線領域を、実効的になくすことができ、配線占有面
積を増大させることなくデータバス幅を拡張することが
できる。また、メモリアレイそれぞれに対応して出力回
路を設けることにより、メモリアレイと対応の出力回路
との間のデータ転送経路とデータバスとを別の配線層で
形成することができ、内部データ転送バスとロジックと
のデータ転送のためのデータバスとを平面図的にみて重
なり合うように配置することができ、配線占有面積を増
大させることなく容易にバス幅を拡張することができ
る。

【００４６】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従うクロック同期型半導体記憶装置
の全体の構成を概略的に示す図である。この図１に示す
クロック同期型半導体記憶装置は、ロジック回路１０と
同一半導体基板上に集積化されるロジック混載同期型半
導体記憶装置である。

【００４７】図１において、同期型半導体記憶装置は、
４つの分散して配置されるメモリアレイ１ａ〜１ｄを含
む。これらのメモリアレイ１ａ〜１ｄの各々は、明確に
は示さないが、行列状に配列される複数のダイナミック
型メモリセルを有する。行方向に整列するメモリアレイ
１ａおよび１ｂは、バンク♯０を構成し、また行方向に
整列するメモリアレイ１ｃおよび１ｄが、バンク♯１を
構成する。バンク構成においては、メモリアレイ１ａ〜
１ｄそれぞれに対応して、行選択回路および列選択回路
が設けられるが、図１においては明確には示していな
い。この図１に示すメモリアレイ１ａ〜１ｄの配置にお
いては、行方向に整列するメモリアレイが同じバンクを
構成し、列方向に整列するメモリアレイ（たとえばメモ
リアレイ１ａおよび１ｃ）が、異なるバンクを構成す
る。

【００４８】メモリアレイ１ａ〜１ｄそれぞれに対し、
プリアンプ回路２ａ〜２ｄが設けられる。これらのプリ
アンプ回路２ａ〜２ｄは、対応のメモリアレイからグロ
ーバルデータバスＧＩＯ０〜ＧＩＯ３を介して読出され
たメモリセルデータを増幅するプリアンプおよびプリア
ンプの出力データをラッチするラッチ回路およびこのラ
ッチデータを転送する転送回路を含む。これは、図２２
に示す構成と同じである。

【００４９】異なるバンクに共通に、ラッチ回路および
出力回路が設けられる。すなわち、メモリアレイ１ａお
よび１ｃの間に、プリアンプ回路２ａおよび２ｃからの
転送データをラッチするラッチ回路３♯ａが設けられ、
メモリアレイ１ｂおよび１ｄの間に、プリアンプ回路２
ｂおよび２ｄからの転送データをラッチするラッチ回路
３♯ｂが設けられる。これらのラッチ回路３♯ａおよび
３♯ｂに隣接して、出力回路４♯ａおよび４♯ｂが設け
られる。これらの出力回路４♯ａおよび４♯ｂは、それ
ぞれ近傍に配置されるラッチ回路３♯ａおよび３♯ｂか
らのデータを受けて外部へ出力する。ラッチ回路３♯ａ
および３♯ｂは、図２２に示すラッチ回路３と同様の構
成を備え、また出力回路４♯ａおよび４♯ｂも、図２２
に示す出力回路４と同様の構成を備える。

【００５０】メモリアレイ１ａおよびプリアンプ回路２
ａ上にわたって列方向に延在してサブデータバスＲＤＡ
が配置され、またメモリアレイ１ｂおよびプリアンプ回
路３ｂ上にわたって列方向に延在してサブデータバスＲ
ＤＢが配置される。サブデータバスＲＤＡおよびＲＤＢ
は、データバスＧＤＢを構成する。したがって、このデ
ータバスＧＤＢは、メモリアレイ１ａ〜１ｄに共通に設
けられる。サブデータバスＲＤＡは、出力回路４♯ａと
ロジック回路１０とに結合され、またサブデータバスＲ
ＤＢは、出力回路４♯ｂとロジック回路１０とに結合さ
れる。

【００５１】電源回路６ａがプリアンプ回路２ａと出力
回路４♯ａの間に配置され、電源回路６ｂがプリアンプ
回路２ｂと出力回路４♯ｂの間に配置されて、安定に、
必要な電圧Ｖｃｃ，ＧＮＤ，ＶｐｐおよびＶｂｂを供給
する。

【００５２】中央部に制御回路５が配置され、プリアン
プ回路２ａ〜２ｂの動作制御、ラッチ回路３♯ａおよび
３♯ｂのラッチ／転送動作制御、および出力回路４♯ａ
および４♯ｂのデータ転送動作をそれぞれ前記信号ＯＥ
Ｓ０、ＯＥＳ１、ＲＤＧＡＴＥおよびＣＬＫＯＥに従っ
て制御する。

【００５３】サブデータバスＲＤＡおよびＲＤＢは、そ
れぞれ、１２８ビットの幅を備え、したがって、データ
バスＧＤＢは、２５６ビットの幅を備える。これに対応
して、ラッチ回路３♯ａとプリアンプ回路２ａおよび２
ｃの間に接続される内部リードデータバスＲＤＦＡは、
１２８ビットの幅を備え、またプリアンプ回路２ｂおよ
び２ｄとラッチ回路３♯ｂを結合する内部リードデータ
バスＲＤＦＢは、１２８ビットの幅を備える。

【００５４】プリアンプ回路２ａ〜２ｄは、それぞれ、
対応のメモリアレイ１ａ〜１ｄと、グローバルデータバ
スＧＩＯ０〜ＧＩＯ３を介して結合される。これらのグ
ローバルデータバスＧＩＯ０〜ＧＩＯ３の各々は、１２
８ビットの幅を備える。したがって、１つのメモリアレ
イにおいて１２８ビットのメモリセルが同時に選択さ
れ、１つのバンク指定時２つのメモリアレイが同時に選
択されるため、合計２５６ビットのデータの転送を行な
うことができる。

【００５５】サブデータバスＲＤＡおよびＲＤＢは、メ
モリアレイ１ａおよび１ｂ上にわたって列方向に延在し
て配置される。したがって、これらのサブデータバスＲ
ＤＡおよびＲＤＢのバス幅が広い場合においても、その
配線占有面積は、実効的に隠すことができ、チップ占有
面積の増大を防止することができる。

【００５６】サブデータバスＲＤＡおよびＲＤＢは、た
とえば第３層アルミニウム配線（Ａｌ３）で形成され
る。グローバルデータバスＧＩＯ０〜ＧＩＯ３は、たと
えば第２層アルミニウム配線層（Ａｌ２）で形成され
る。プリアンプ回路２ａおよび２ｃとラッチ回路３♯ａ
を結合する内部リードデータバスＲＤＦＡは、好ましく
は、電源回路６ａおよび出力回路４♯ａ上にわたって列
方向に沿って延在して配置されるため、好ましくは、第
３層アルミニウム配線（Ａｌ３）で形成される。電源回
路６ａの電源線、接地線、高電圧伝達線および負電圧伝
達線などは、通常、第３層のアルミニウム配線層で形成
されるためである（電気的特性の優れた第３層アルミニ
ウム配線層により、低抵抗で安定に所望の電圧を伝達す
る）。

【００５７】内部リードデータバスＲＤＦＡを第３層ア
ルミニウム配線層で形成しても、電源回路６ａの電圧伝
達線のピッチが十分大きければ、適当に間隔をおいて、
１２８ビットの内部リードデータバスＲＤＦＡを配置す
ることができる。また、プリアンプ回路２ｂおよび２ｄ
とラッチ回路３♯ｂを結合する内部リードデータバスＲ
ＤＦＢも、好ましくは第３層アルミニウム配線層（Ａｌ
３）で形成される。この内部リードデータバスＲＤＦＢ
も、電源回路６ｂおよび出力回路４♯ｂ上にわたって列
方向に延在して配置される。電源回路６ｂは、通常、第
３層アルミニウム配線層で形成される電源線、接地線、
高電圧伝達線および負電圧伝達線を含む。しかしなが
ら、電源回路６ｂにおいて、これらの電圧伝達線のピッ
チが余裕があれば、十分に、所望のピッチで内部リード
データバスＲＦＢを配置することができる。出力回路４
♯ａおよび４♯ｂは、ラッチ回路３♯ａおよび３♯ｂと
それぞれデータを転送するが、これらは、第２層アルミ
ニウム配線または第１層アルミニウム配線で接続され
る。

【００５８】この図１に示すクロック同期型半導体記憶
装置の構成においては、メモリアレイ１ａおよび１ｂが
バンク♯０を構成し、メモリアレイ１ｃおよび１ｄがバ
ンク♯１を構成する。データ読出時においては、たとえ
ばバンク♯０のアクセス時、メモリアレイ１ａおよび１
ｂが選択され、グローバルデータバスＧＩＯ０およびＧ
ＩＯ１を介してプリアンプ回路２ａおよび２ｂにそれぞ
れ、１２８ビットのメモリセルデータが伝達される。次
いで、制御回路５の制御の下に、転送指示信号ＯＥＳ０
が活性化され、プリアンプ回路２ａおよび２ｂにおいて
ラッチされたデータが、内部リードデータバスＲＤＦＡ
およびＲＤＦＢ上に伝達されて、ラッチ回路３♯ａおよ
び３♯ｂに転送される。次いで制御回路５の制御の下
に、ラッチ回路３♯ａおよび３♯ｂが同時に動作して、
対応の出力回路４♯ａおよび４♯ｂにデータを転送す
る。次いで制御回路５の制御の下に、転送制御信号ＣＬ
ＫＯＥに従って出力回路４♯ａおよび４♯ｂが動作して
１２８ビットのデータを、それぞれサブリードデータバ
スＲＤＡおよびＲＤＢ上に伝達する。

【００５９】この図１に示す構成において、データバス
の幅が、２５６ビットと広くされている場合において
も、サブデータバスを、メモリアレイ１ａおよび１ｂ上
にわたって延在して配置させることにより、配線占有面
積の増大を防止することができる。また、プリアンプ回
路２ａおよび２ｃを共通に、内部リードデータバスＲＤ
ＦＡを介してラッチ回路３♯ａに結合し、またプリアン
プ回路２ｂおよび２ｄを共通にラッチ回路３♯ｂに内部
リードデータバスＲＤＦＢを介して結合する。内部リー
ドデータバスＲＤＦＡおよびＲＤＦＢは、電源回路６ｂ
および６ａならびに出力回路４♯ａおよび４♯ｂ上にわ
たって延在して配置されており、これらのリードデータ
バスＲＤＦＡおよびＲＤＦＢのバス幅が広い場合におい
ても、配線占有面積の増大を抑制することができる。

【００６０】バス幅が広くされた場合、プリアンプ回路
２ａ〜２ｄにおいて同時に動作するプリアンプの数が増
大し、またラッチ回路および転送回路の数も増大する。
応じてまた出力回路４♯ａおよび４ｂも、それぞれ、１
２８ビットの出力バッファ（メインアンプ）を有してお
り、データ出力時、比較的大きな電流を消費する。しか
しながら、近傍に電源回路６ａおよび６ｂを配置するこ
とにより、それらの多くの回路が同時に動作しても、十
分余裕をもって、電流を供給することができ、安定にデ
ータ転送動作を行なうことができる。

【００６１】この図１に示すように、データバスをメモ
リアレイ１ａ〜１ｄに共通に、すなわちバンク♯０およ
び♯１共通に配置することにより、また、これらのデー
タバスをメモリアレイまたは他の回路要素の上層に配置
することにより、配線占有面積を増大させることなく、
バス幅を広くすることができ、データ転送のバンド幅を
十分に広くすることができる。

【００６２】なお、ロジック回路１０は、プロセサおよ
び専用の処理を行なう論理回路いずれであってもよく、
このクロック同期型半導体記憶装置とデータの授受を行
なって、そのデータの処理を行なう機能を備えていれば
よい。

【００６３】また、出力回路４♯ａおよび４♯ｂを、バ
ンク♯０および♯１の間に配置することにより、バンク
♯０および♯１の選択時におけるデータ読出に要する時
間を同じとすることができ、選択バンクによる読出アク
セス時間が異なるのを防止することができる。また、出
力回路４♯ａおよび４♯ｂは、メモリアレイ１ａ〜１ｄ
と列方向に沿って整列して配置することにより、出力回
路４♯ａおよび４♯ｂの出力データビット数が増大し、
出力バッファの数が増大しても、メモリアレイ１ａ−１
ｄと整列配置することにより出力回路４♯ａおよび４♯
ｂの列方向における幅分のチップ面積が増大するだけで
あり、チップ面積増大を抑制することができる。また、
これらの出力回路４♯ａおよび４♯ｂの整列配置によ
り、データバスＲＤＦＡ、ＲＤＦＢ、ＲＤＡおよびＲＤ
Ｂを直線的に列方向に沿って延在して配置することがで
き、配線レイアウトが容易となる。

【００６４】以上のように、この発明の実施の形態１に
従えば、データバスを、メモリアレイ上にわたって延在
して配置しているため、配線占有面積の増大を抑制し
て、データバス幅を容易に増大させることができ、デー
タ転送のバンド幅を容易に拡張することができ、高速
で、ロジック回路に対しデータを転送することができる
（１回の転送サイクルにおける転送データビット数が増
加するため単位時間当りの転送データ数が大幅に増大す
る）。

【００６５】［実施の形態２］図２は、この発明の実施
の形態２に従う同期型半導体記憶装置の全体の構成を概
略的に示す図である。この図２に示す構成においても、
ロジック回路１０と同期型半導体記憶装置が同一の半導
体チップ上に集積化される。

【００６６】図２において、この同期型半導体記憶装置
は、図１に示す同期型半導体記憶装置と同様、４つのメ
モリアレイ１ａ〜１ｄを含む。これらのメモリアレイ１
ａ〜１ｄは、行列状に配列されるダイナミック型メモリ
セルを有する。メモリアレイ１ａおよび１ｂが、バンク
♯０を構成し、メモリアレイ１ｃおよび１ｄがバンク♯
１を構成する。

【００６７】メモリアレイ１ａに対し、１２８ビットの
グローバルデータバスＧＩＯ０を介してメモリアレイ１
ａに結合され、このグローバルデータバスＧＩＯ０を介
して与えられたデータを増幅しかつ制御回路５からの転
送指示信号ＯＥＳ０に従って転送するプリアンプ回路２
ａと、プリアンプ回路２ａからの１２８ビットのデータ
を、制御回路５からの転送指示信号ＲＤＧＡＴＥ０に従
ってラッチしかつ転送するラッチ回路３♯０と、ラッチ
回路３♯０からの１２８ビットのデータを、制御回路５
からの転送制御信号ＯＥＭ０に従って取込みかつ出力す
る出力回路４♯０が設けられる。プリアンプ回路２ａと
ラッチ回路３♯０とは、１２８ビットのリードデータバ
スＲＤＦ０で結合され、ラッチ回路３♯０は、出力回路
４♯０と、１２８ビットのデータバスＲＤ０により結合
される。グローバルデータバスＧＩＯ０、リードデータ
バスＲＤＥＦ０、およびデータバスＲＤ０は、第２層ア
ルミニウム配線層（Ａｌ２）に形成される。

【００６８】メモリアレイ１ｂに対し、同様に、１２８
ビットのグローバルデータバスＧＩＯ１を介してメモリ
アレイ１ｂからのメモリセルデータを受けて増幅しかつ
転送指示信号ＯＥＳ０に従って転送するプリアンプ回路
２ｂと、１２８ビットのリードデータバスＲＤＦ１を介
してプリアンプ回路２ｂからのデータを受けて転送指示
信号ＲＤＧＡＴＥ０に従ってラッチするラッチ回路３♯
１と、転送指示信号ＯＥＭ０に従ってラッチ回路３♯１
から１２８ビットのデータバスＲＤ１を介して与えられ
るデータを取込みかつ出力する出力回路４♯１が設けら
れる。

【００６９】メモリアレイ１ｃに対しては、メモリアレ
イ１ｃから、１２８ビットのグローバルデータバスＧＩ
Ｏ２を介してメモリセルデータを受けて増幅しかつ転送
指示信号ＯＥＳ１に従って転送するプリアンプ回路２ｃ
と、プリアンプ回路２ｃから１２８ビットのリードデー
タバスＲＤＦ２を介してデータを受け、転送指示信号Ｒ
ＤＧＡＴＥ１に従って与えられたデータを取込みかつラ
ッチするラッチ回路３♯２と、ラッチ回路３♯２から１
２８ビットのデータバスＲＤ２を介してデータを受け、
転送指示信号ＯＥＭ１に従って与えられたデータを取込
みかつ出力する出力回路４♯２が設けられる。

【００７０】メモリアレイ１ｄに対し、１２８のグロー
バルデータバスＧＩＯ３を介してデータを受けて増幅し
かつ制御回路５からの転送指示信号ＯＥＳ１に従って転
送するプリアンプ回路２ｄと、転送指示信号ＲＤＧＡＴ
Ｅ１に従って、プリアンプ回路２ｄから１２８ビットの
リードデータバスＲＤＦ３を介して与えられたデータを
取込みかつラッチするラッチ回路３♯３と、ラッチ回路
３♯３から１２８ビットのデータバスＲＤ３を介して与
えられたデータを転送指示信号ＯＥＭ１に従って取込み
かつ出力する出力回路４♯３が設けられる。

【００７１】列方向に整列する出力回路４♯０および４
♯２に、共通に、１２８ビット幅のサブデータバスＲＤ
Ａが設けられる。また、列方向に整列する出力回路４♯
１および４♯３に対し、１２８ビット幅のサブデータバ
スＲＤＢが設けられる。これらのサブデータバスＲＤＡ
およびＲＤＢは、第３層アルミニウム配線層に形成さ
れ、メモリアレイ１ａおよび１ｂ上にわたって列方向に
延在して配置され、またプリアンプ回路２ａおよび２
ｂ、ラッチ回路３♯０および３♯１および出力回路４♯
０および４♯１上にわたって延在して配置される。出力
回路４♯０および４♯２の間に、電源回路６ａから配置
され、出力回路４♯１および４♯３の間に、電源回路６
ｂが配置される。

【００７２】グローバルデータバスＧＩＯ０〜ＧＩＯ
３、内部リードデータバスＲＤＦ０〜ＲＤＦ３およびデ
ータバスＲＤ０〜ＲＤ３は、それぞれ第２層アルミニウ
ム配線層（Ａｌ２）に形成される。電源回路６ａおよび
６ｂは、必要な電圧を、第３層アルミニウム配線層を介
して伝達する。

【００７３】メモリアレイ１ａ〜１ｄそれぞれに対し、
プリアンプ回路から出力回路までを含むパイプラインス
テージを設ける。これにより、各パイプラインステージ
におけるデータバスは、第２層アルミニウム配線層で形
成することができ、電源回路６ａおよび６ｂからの第３
層アルミニウム配線層の電源供給線と錯綜するのを防止
することができる。また、サブデータバスＲＤＡおよび
ＲＤＢは、第３層アルミニウム配線層であり、各パイプ
ラインステージにおけるデータバスとこれらのサブデー
タバスとを平面図的にみて重なり合うように配置するこ
とができ、配線が錯綜することなく、容易に各データバ
スの幅を拡張することができる。

【００７４】出力回路４♯０〜４♯３は、それぞれ非活
性化時、出力ハイインピーダンス状態に設定される。し
たがって、サブデータバスＲＤＡおよびＲＤＢが、それ
ぞれ異なるバンクにより共有される構成であっても、正
確に、選択バンクからのデータを、これらのサブデータ
バスＲＤＡおよびＲＤＢを介してロジック回路１０へ伝
達することができる。

【００７５】出力回路４♯０〜４♯３の数が増大する。
しかしながら、図１に示す構成に比べて、出力回路４♯
０〜４♯３の占有面積が、列方向において増大するだけ
である。サブデータバスＲＤＡおよびＲＤＢと内部リー
ドデータバスＲＤＦ０〜ＲＤＦ３を異なる配線層に形成
することができ、これらのサブデータバスＲＤＡおよび
ＲＤＢと、内部リードデータバスＲＤＦ０〜ＲＤＦ３を
余裕を持って配置することができ、配線占有面積の増大
が抑制され、かつ配線レイアウトが容易となる。また、
プリアンプ回路２ａ〜２ｄ、および出力回路４♯０〜４
♯３において、それぞれ１２８ビットの回路が並列に動
作する。この場合においても、電源回路６ａおよび６ｂ
は、その第３層配線層に余裕があるため、電源強化を行
なって余裕をもって、これらの回路へ安定に所望の電圧
を供給することができる。

【００７６】図３は、メモリアレイ１ａのパイプライン
ステージに対する電源回路６ａからの電源電圧供給線の
配置を概略的に示す図である。図３において、電源回路
６ａから、列方向に沿ってサブデータバスＲＤＡと平行
に、第３層アルミニウム配線層に形成される電源電圧供
給線ＰＳが配置される。電源電圧供給線ＰＳは、電源電
圧Ｖｃｃ、接地電圧ＧＮＤのいずれであってもよい。メ
モリアレイ１ａ上においては、電源電圧供給線ＰＳは、
第１層アルミニウム配線ＰＳｂで共通に結合される。メ
モリアレイ１ａにおいて、グローバルデータバスＧＩＯ
０のバス線が、分散して配置され、このグローバルデー
タバスＧＩＯ０が、第２層アルミニウム配線層に形成さ
れ、また、サブデータバスＲＤＡも、第３層アルミニウ
ム配線層に形成され、メモリアレイ１ａ上にわたって分
散して配置される場合に、このデータバスＲＤＡとサブ
電源電圧供給線ＰＳｂの衝突を防止するためである。

【００７７】プリアンプ回路２ａにおいては、電源電圧
供給線ＰＳが、第３層アルミニウム配線層の電源電圧供
給線ＰＳｅで相互結合され、また第２層または第１層ア
ルミニウム配線層のサブ電源電圧供給線ＰＳｃで相互に
結合される。このサブ電源電圧供給線ＰＳｃは、周辺回
路の配線が、第２層アルミニウム配線の場合には、第１
層アルミニウム配線層に形成され、第２層アルミニウム
配線の配設に空き領域が存在する場合には、このサブ電
源電圧供給線ＰＳｃは、第２層アルミニウム配線層に形
成される。

【００７８】ラッチ回路３♯０においては、また、電源
電圧供給線ＰＳは、サブ電源電圧供給線ＰＳｆおよびＰ
Ｓｄで相互結合される。サブ電源電圧供給線ＰＳｆは、
第３層アルミニウム配線層でたとえば構成され、サブ電
源電圧供給線ＰＳｄは、第１層または第２層アルミニウ
ム配線層で形成される。

【００７９】出力回路４♯０においては、電源電圧供給
線ＰＳは、第２層アルミニウム配線層に形成されるサブ
電源電圧供給線ＰＳｇにより相互結合される。出力回路
４♯０上にわたってさらに列方向に延在して、第３層ア
ルミニウム配線層のデータバスＲＤＡが配設され、この
サブデータバスＲＤＡとサブ電源電圧供給線との衝突を
防止するためである。

【００８０】電源回路６ａは、また電源電圧供給線ＰＳ
ａを介して電源回路６ｂに結合される。データバスＲＤ
Ｆ０およびＲＤ０は、第２層アルミニウム配線層で形成
される。したがって、これらのデータバスＲＤＦ０、Ｆ
Ｄ０およびグローバルデータバスＧＩＯ０上にわたっ
て、第３層アルミニウム配線層の電源電圧供給線ＰＳを
配置することができる。これにより、各電源電圧供給線
の抵抗が等価的に低減されかつ線幅が等価的に広くさ
れ、安定に電源供給電圧を伝達することができる。

【００８１】したがって、この図２に示すように、メモ
リアレイ１ａ〜１ｄそれぞれに対して、プリアンプ回路
から出力回路までのパイプラインステージを配設し、各
パイプラインステージのデータ伝達経路を第２層アルミ
ニウム配線層で形成し、ロジック回路に結合されるデー
タバスを、第３層アルミニウム配線層で形成することに
より、配線の錯綜を伴うことなく、十分余裕をもって、
これらのデータバスを配置することができる。また加え
て、電源回路６ａからの電源供給電圧のための第３層ア
ルミニウム配線層の電源供給線を余裕をもって配置する
ことができまた電源供給線の強化も行なえる。

【００８２】なお、この図３に示す構成において、サブ
データバスＲＤＡのバス線が分散して配置される場合、
サブ電源電圧供給線ＰＳｅ、ＰＳｆは、また適当に、第
２層または第１層アルミニウム配線層に形成されればよ
い。

【００８３】図４は、図２に示す同期型半導体記憶装置
のデータ読出部の構成を示す図である。図４において
は、バンク♯０およびバンク♯１の１ビットのデータ読
出に関連する部分の構成を示す。バンク♯０は、メモリ
アレイ１ａおよび１ｂのいずれであってもよく、またバ
ンク♯１は、メモリアレイ１ｃおよび１ｄのいずれであ
ってもよい。ただし、サブデータバス線ＤＢＬを共有す
るため、これらのバンク♯０およびバンク♯１を構成す
るメモリアレイは、図２において列方向に沿って整列し
て配置される。

【００８４】バンク♯０において、プリアンプ回路２０
（２ａ；２ｂ）は、プリアンプ活性化信号ＰＡＥ０の活
性化に応答して活性化され、グローバルデータバス線対
ＧＩＯＰを介して与えられるデータを増幅するプリアン
プ２０ａと、プリアンプ２０ａの増幅データをラッチす
るインバータラッチ２０ｂと、転送指示信号ＯＥＳ０の
活性化に応答して導通し、インバータラッチ２０ｂのラ
ッチする相補データをリードデータバス線ＲＤＦＬ０お
よび／ＲＤＦＬ０に伝達する転送回路２０ｃを含む。転
送回路２０ｃは、転送指示信号ＯＥＳ０の非活性化時出
力ハイインピーダンス状態となるトライステートバッフ
ァを含む。

【００８５】ラッチ回路３♯（３♯０；３♯１）は、転
送指示信号ＲＤＧＡＴＥ０および／ＲＤＧＡＴＥ０の活
性化時導通し、リードデータバス線ＲＤＦＬ０および／
ＲＤＦＬ０上の信号をノードＲＤＬ０および／ＲＤＬ０
に転送する転送ゲート３０ａと、転送ゲート３０ａを介
して与えられたデータをラッチするインバータラッチ３
０ｂを含む。転送ゲート３０ａは、バス線ＲＤＦＬ０お
よび／ＲＤＦＬ０それぞれに対して設けられるＣＭＯＳ
トランスミッションゲートで構成される。インバータラ
ッチ３０ｂは、ノードＲＤＬ０および／ＲＤＬ０間に互
いに反並行に接続されるインバータを含む。

【００８６】出力回路４♯（４♯０；４♯１）は、転送
指示信号ＣＬＫＯＥ０および／ＣＬＫＯＥ０の活性化時
導通し、インバータラッチ３０ｂにラッチされたデータ
を転送する転送ゲート４０ａと、転送ゲート４０ａを介
して与えられるデータをラッチするインバータラッチ４
０ｂと、出力活性化信号ＯＥＭ０の活性化時作動状態と
され、インバータラッチ４０ｂにラッチされたデータを
増幅してデータバス線ＤＢＬ上に伝達するメインアンプ
４０ｃを含む。転送ゲート４０ａは、ノードＲＤＬ０お
よび／ＲＤＬ０それぞれに対して設けられるＣＭＯＳト
ランスミッションゲートを含む。メインアンプ４０ｃ
は、出力活性化信号ＯＥＭ０の非活性化時出力ハイイン
ピーダンス状態となるトライステートバッファで構成さ
れる。

【００８７】バンク♯１において、プリアンプ回路２１
（２Ｃ；２ｄ）は、プリアンプ活性化信号ＰＡＥ１の活
性化に応答して活性化され、グローバルデータバス線対
ＧＩＯＰを介して与えられるデータを増幅するプリアン
プ２１ａと、プリアンプ２１ａの増幅データをラッチす
るインバータラッチ２１ｂと、転送指示信号ＯＥＳ１の
活性化時活性化され、インバータラッチ２１ｂのラッチ
データを増幅して内部リードデータバス線ＲＤＦＬ１お
よび／ＲＤＦＬ１上に伝達する転送回路２１ｃを含む。
転送回路２１ｃは、転送指示信号ＯＥＳ１の非活性化時
出力ハイインピーダンス状態とされるトライステートバ
ッファを含む。

【００８８】バンク♯１に対するラッチ回路（３♯２；
３♯３）は、転送指示信号ＲＤＧＡＴＥ１および／ＲＤ
ＧＡＴＥ１の活性化時導通し、内部リードデータバス線
ＲＤＦＬ１および／ＲＤＦＬ１上の信号を伝達する転送
ゲート３１ａと、転送ゲート３１ａを介して与える信号
をラッチするインバータラッチ３１ｂとを含む。転送ゲ
ート３１ａは、バス線ＲＤＦＬ１および／ＲＤＦＬ１そ
れぞれに対して設けられるＣＭＯＳトランスミッション
ゲートを備える。インバータラッチ３１ｂは、ノードＲ
ＤＬ１および／ＲＤＬ１の間に互いに反並行に接続され
るインバータを含む。

【００８９】バンク♯１に対する出力回路（４♯２；４
♯３）は、指示信号ＣＬＫＯＥ１および／ＣＬＫＯＥ１
の活性化時導通し、インバータラッチ３１ｂのラッチデ
ータを転送する転送ゲート４１ａと、転送ゲート４１ａ
を介して転送されたデータをラッチするインバータラッ
チ４１ｂと、出力活性化信号ＯＥＭ１の活性化時活性化
され、インバータラッチ４１ｂによりラッチされたデー
タを増幅してデータバス線ＤＢＬ上に伝達するメインア
ンプ４１ｃを含む。インバータラッチ４１ｂは、互いに
反並行に接続されるインバータを含み、相補信号を真の
信号に変換する。メインアンプ４０ｃおよび４１ｃは、
真の信号を伝達するデータバス線ＤＢＬを介して読出デ
ータを、ロジック回路１０に伝達する。

【００９０】データバスＲＤＡおよびＲＤＢ（ＧＤＢ）
においてバス線ＲＤＬは真の信号を伝達しており、相補
信号線対は用いられていない。データバスＧＤＢのバス
線の数を低減し、バス占有面積の低減を図る。

【００９１】次に、この図４に示すデータ読出回路の動
作を図５に示すタイミングチャート図を参照して説明す
る。なお、図５においては、ＣＡＳレイテンシが３であ
り、またバースト長が２の場合のデータ読出動作が一例
として示される。

【００９２】クロックサイクル♯ａにおいてリードコマ
ンドが与えられ、また、バンクアドレスＢＡがバンク♯
０を指定する。バンク♯０においては、既にアクティブ
コマンドにより、メモリアレイにおいてワード線が選択
状態に駆動され、選択ワード線に接続するメモリセルデ
ータがセンスアンプ（図示せず）によりラッチされてい
る。リードコマンドが与えられると、バンク♯０におい
ては、制御回路５の制御の下に、列選択が行なわれま
ず、クロック信号ＣＬＫの立上がりに同期してプリアン
プ活性化信号ＰＡＥ０が活性化され、プリアンプ２０ａ
が、グローバルデータバス線対ＧＩＯＰを介して与えら
れたデータを増幅し、インバータラッチ２０ｂが、この
増幅データをラッチする。

【００９３】クロックサイクル♯ｂにおいて、転送指示
信号ＯＥＳ０が内部クロック信号ＣＬＫの立上がりに同
期して活性化され、転送回路２０ｃが活性化され、イン
バータラッチ２０ｂに保持されたデータが、内部リード
データバス線ＲＤＦＬ０および／ＲＤＦＬ０上に伝達さ
れる。これにより、最初のデータａ０が、内部リードデ
ータバスに読出される。この転送回路２０ｃによるデー
タ転送動作が完了すると、プリアンプ活性化信号ＰＡＥ
０が活性化され、プリアンプ２０ａが、次のデータを増
幅し、インバータラッチ２０ｂにラッチさせる。１つの
メモリアレイにおいて１２８ビットのメモリセルデータ
の増幅および転送が、同時に行なわれる。

【００９４】クロックサイクル♯ｂにおいて、転送回路
２０ｃから内部リードデータバス線ＲＤＦＬ０および／
ＲＤＦＬ０へのデータ転送の間に、次いで、転送指示信
号ＲＤＧＡＴＥ０が内部クロック信号ＣＬＫの立上がり
に同期して活性化され、転送ゲート３０ａが導通し、内
部リードデータバス線ＲＤＦＬ０および／ＲＤＦＬ０上
のデータを転送し、インバータラッチ３０ｂがノードＲ
ＤＬ０および／ＲＤＬ０のデータをラッチする。

【００９５】クロックサイクル♯ｃにおいて、リードコ
マンドが与えられ、バンクアドレスＢＡがバンク♯１を
指定する。バンク♯１において、同時に与えられるアド
レス信号ＡＤＤ（Ｂ）に従って列選択動作が行なわれ、
選択メモリセルデータが、グローバルデータバス線対Ｇ
ＩＯＰ上に伝達される。次いで、プリアンプ活性化信号
ＰＡＥ１が活性化されてプリアンプ２１ａが活性化さ
れ、グローバルデータバス線対ＧＩＯＰ上のデータを増
幅し、インバータラッチ２１ｂがこの増幅データをラッ
チする。

【００９６】このクロックサイクル♯ｃにおいて、ま
た、転送指示信号ＲＤＧＡＴＥ０が、クロック信号ＣＬ
Ｋの立上がりに応答して活性化され、転送ゲート３０ａ
が、クロックサイクル♯ｂにおけるクロック信号ＣＬＫ
の立上がりに同期したプリアンプ活性化信号ＰＡＥ０の
活性化およびクロックサイクル♯ｃにおける転送指示信
号ＯＥＳ０の活性化に応答して内部リードデータバス線
ＲＤＦＬ０および／ＲＤＦＬ０に読出されたデータを転
送する。また、転送指示信号ＣＬＫＯＥ０がクロック信
号ＣＬＫの立上がりに同期して活性化され、転送ゲート
４０ａが導通し、インバータラッチ３０ｂによりラッチ
されたデータをインバータラッチ４０ｂに伝達する。出
力活性化信号ＯＥＭ０が、リードコマンドが与えられて
から（ＣＡＳレイテンシ−１）サイクル経過後にクロッ
ク信号ＣＬＫの立上がりに同期して活性化され、クロッ
クサイクル♯ｃにおいて活性化される。これにより、メ
インアンプ４０ｃが活性化され、インバータラッチ４０
ｂがラッチするデータを、データバス線ＤＢＬ上に伝達
する。

【００９７】クロックサイクル♯ｄにおいて、プリアン
プ活性化信号ＰＡＥ１が活性化され、プリアンプ２１ａ
が、次のデータの増幅を行ない、インバータラッチ２１
ｂが増幅データのラッチを行なう。このクロックサイク
ル♯ｄにおいて、また転送指示信号ＲＤＧＡＴＥ１がク
ロック信号ＣＬＫ１の立上がりに応答して活性化され、
転送ゲート３１ａが導通し、内部リードデータバス線Ｒ
ＤＦＬ１および／ＲＤＦＬ１上のデータをインバータラ
ッチ３１ｂに伝達し、インバータラッチ３１ｂが、ノー
ドＲＤＬ１および／ＲＤＬ１のデータをラッチする。

【００９８】このクロックサイクル♯ｄにおいては、ま
た転送指示信号ＣＬＫＯＥ０がクロック信号ＣＬＫの立
上がりに同期して活性化され、転送ゲート４０ａが導通
し、メインアンプ４０ｃを介してデータバス線ＤＢＬに
データが出力される。バンク♯０からは、クロックサイ
クル♯ｄおよび♯ｅのクロック信号ＣＬＫの立上がりエ
ッジにおいて確定されて外部のロジック回路によりサン
プリングされるデータａ０およびａ１が順次出力され
る。

【００９９】一方、クロックサイクル♯ｄにおいてクロ
ック信号ＣＬＫの立上がりに同期して転送指示信号ＲＤ
ＧＡＴＥ１が活性化され、転送ゲート３１ａが導通し、
次のデータを転送する。インバータラッチ３１ｂがこの
新たなデータをラッチする。

【０１００】クロックサイクル♯ｅにおいて、転送指示
信号ＣＬＫＯＥ１がクロック信号ＣＬＫの立上がりに同
期して活性化され、転送ゲート３１ｂが導通し、インバ
ータラッチ３１ｂのラッチデータがインバータラッチ４
１ｂに伝達される。また、出力許可信号ＯＥＭ１が、リ
ードコマンドが与えられてから（ＣＡＳレイテンシ−
１）クロックサイクル経過時に活性化される。すなわ
ち、クロックサイクル♯ｅにおいて出力活性化信号ＯＥ
Ｍ１が活性化される。これにより、インバータラッチ４
１ｂに転送ゲート４１ａから伝達されたデータがメイン
アンプ４１ｃにより増幅されて、データバス線ＤＢＬ上
に伝達される。

【０１０１】クロックサイクル♯ｅにおいて、また、ク
ロック信号ＣＬＫの立上がりに同期して転送指示信号Ｏ
ＥＳ１が活性化され、またクロック信号ＣＬＫの立上が
りに同期して転送指示信号ＲＤＧＡＴＥ１が活性化さ
れ、次のデータｂ１が、インバータラッチ３１ｂへ伝達
される。

【０１０２】次いで、クロックサイクル♯ｆにおいて、
転送指示信号ＣＬＫＯＥ１が活性化され、転送ゲート４
１ａが導通し、インバータラッチ３１ｂにラッチされた
データが、活性状態のメインアンプ４１ｃを介してデー
タバス線ＤＢＬ上に伝達される。

【０１０３】バースト長期間が経過すると、これらの出
力活性化信号ＯＥＭ０およびＯＥＭ１は非活性状態とな
る。したがって、クロックサイクル♯ｅにおいて、バン
ク♯０からのデータ読出が完了すると、バンク♯１から
のデータが出力され、データの衝突を伴うことなくデー
タバス線ＤＢＬ上にデータを各バンク♯０および♯１か
ら出力することができる。

【０１０４】また、出力活性化信号ＯＥＭ０およびＯＥ
Ｍ１が、それぞれ非活性状態となると、メインアンプ４
０ｃおよび４１ｃは、出力ハイインピーダンス状態とな
る。

【０１０５】なお、転送指示信号ＲＤＧＡＴＥ（０，
１）と転送指示信号ＣＬＫＯＥ（０，１）はともにクロ
ック信号ＣＬＫの立上がりに同期して活性化される。し
かしながら、データ転送には、ある時間が必要となるた
め、ノードＲＤＬ（０，１）および／ＲＤＬ（０，１）
のデータの変化前に転送指示信号ＣＬＫＯＥ（０，１）
が非活性化され、誤ったデータの読出は防止される。信
号ＣＬＫＯＥがＬレベルとなってから信号ＲＤＧＡＴＥ
がＨレベルへ駆動されてもよい。メモリアレイそれぞれ
にパイプラインステージ（プリアンプ回路から出力回路
までの経路）を設けることにより、バンクアドレス信号
に従って出力活性化信号を選択的に活性化することによ
り、データ衝突を伴うことなく、バンク♯０および♯１
から順次データを出力することができる。

【０１０６】図６は、図２に示す制御回路５の構成を概
略的に示す図である。図６において、制御回路５は、ク
ロック信号ＣＬＫに同期して与えられたコマンドＣＯＭ
を取込みかつデコードし、このコマンドＣＯＭにより指
定された動作モードを指示する信号φｏｐを発生するコ
マンドデコーダ５ａと、内部クロック信号ＣＬＫに同期
してバンクアドレス信号ＢＡを取込みかつデコードし、
指定されたバンクを示す内部バンクアドレス信号ＢＡ０
およびＢＡ１を出力するバンクデコーダ５ｂと、コマン
ドデコーダ５ａからの動作モード指示信号φｏｐおよび
バンクデコーダ５ｂからのバンク指示信号ＢＡ０を受
け、クロック信号ＣＬＫに同期して、動作モード指示信
号φｏｐに指定された動作に必要な制御信号を発生する
バンク♯０制御回路５ｃと、コマンドデコーダ５ａから
の動作モード指示信号φｏｐおよびバンクデコーダ５ｂ
からのバンク指定信号ＢＡ１を受け、内部クロック信号
ＣＬＫに同期して、指定された動作モードに必要な制御
信号を生成するバンク♯１制御回路５ｄを含む。

【０１０７】図６においては、データ読出に関連する制
御信号、すなわちプリアンプ活性化信号ＰＡＥ０および
ＰＡＥ１、転送指示信号ＯＥＳ０およびＯＥＳ１および
ＲＤＧＡＴＥ０およびＲＤＧＡＴＥ１ならびに出力活性
化信号ＯＥＭ０およびＯＥＭ１を示す。

【０１０８】図６において、また、クロック信号ＣＬＫ
に同期して、与えられたアドレス信号ＡＤＤから内部ア
ドレス信号を発生するアドレス発生回路５０を示す。こ
のアドレス発生回路５０は、コマンドデコーダ５ａから
の動作モード指示信号に従って、与えられたアドレス信
号ＡＤＤから内部行アドレス信号および内部列アドレス
信号を生成してバンク♯０および♯１の行および列選択
系回路へそれぞれ与える。このアドレス発生回路５０
は、バースト長が２以上の場合、バーストアドレスを発
生するバーストアドレスカウンタを含む。バースト長が
１の場合には、このアドレス発生回路５０は、アドレス
バッファおよびアドレスラッチを含む。

【０１０９】この図６に示すように、バンク♯０および
♯１それぞれに対し別々に制御回路５ｃおよび５ｄを設
けることにより、互いに独立にバンク♯０および♯１を
バンクアドレスに従って駆動することができる。

【０１１０】図７は、バンク制御回路５ｃおよび５ｄの
より具体的構成を示す図である。図７においては、１つ
のバンクに対する読出制御部の構成を示す。図７におい
ては、バンク♯０制御回路５ｃおよびバンク♯１制御回
路５ｄが同じ構成を備えるため、バンク♯０制御回路５
ｃの構成を概略的に示す。バンク♯１制御回路５ｄの構
成は、この図７に示す構成において、バンク指定信号Ｂ
Ａ１を用い、また各出力信号の末尾の数字“０”を
“１”に置換えることにより得られる。

【０１１１】図７において、バンク♯０制御回路５ｃ
は、コマンドデコーダ５ａからの読出動作指示信号φｒ
とバンク♯０を指定するバンク指定信号ＢＡ０を受ける
ＡＮＤ回路５５ａと、ＡＮＤ回路５５ａの出力信号の立
上がりに応答してセットされるセット／リセットフリッ
プフロップ５５ｂと、セット／リセットフリップフロッ
プ５５ｂの出力信号の立上がりに応答して起動され、ク
ロック信号ＣＬＫをカウントし、そのカウント値がバー
スト長に等しい値に到達するとカウントアップ信号を生
成してセット／リセットフリップフロップ５５ｂをリセ
ットするバースト長カウンタ５５ｃと、セット／リセッ
トフリップフロップ５５ｂの出力信号を、（ＣＡＳレイ
テンシ（ＣＬ）−２）クロックサイクルシフトする（Ｃ
Ｌ−２）シフタ５５ｄと、（ＣＬ−２）シフタ５５ｄの
出力信号を、さらにクロック信号ＣＬＫの１クロックサ
イクル期間シフトする１クロックシフタ５５ｂを含む。

【０１１２】バースト長カウンタ５５ｃは、通常、クロ
ック信号ＣＬＫに同期してシフト動作を行なうシフタで
構成され、バースト長期間に等しい遅延時間を与える。
（ＣＬ−２）シフタ５５ｄは、そのシフト動作により、
（ＣＬ−２）クロックサイクルの遅延を、セット／リセ
ットフリップフロップ５５ｂの出力信号に対し与える。
１クロックシフタ５５ｅは、内部クロック信号ＣＬＫの
１クロックサイクルの遅延時間を、（ＣＬ−２）シフタ
５５ｄの出力信号に対し与える。

【０１１３】バンク♯０制御回路５ｃは、さらに、セッ
ト／リセットフリップフロップ５５ｂの出力信号とクロ
ック信号ＣＬＫを受けるＡＮＤ回路５５ｆと、ＡＮＤ回
路５５ｆの出力信号の立上がりに応答してワンショット
のパルス信号を生成してプリアンプ活性化信号ＰＡＥ０
を生成するワンショットパルス発生回路５５ｇと、（Ｃ
Ｌ−２）シフタ５５ｄの出力信号と内部クロック信号Ｃ
ＬＫを受けるＡＮＤ回路５５ｈと、ＡＮＤ回路５５ｈの
出力信号の立上がりに応答してワンショットのパルスを
発生するワンショットパルス発生回路５５ｉと、（ＣＬ
−２）シフタ５５ｄの出力信号とクロック信号ＣＬＫを
受けるＡＮＤ回路５５ｊと、ＡＮＤ回路５５ｊの出力信
号の立上がりに応答してワンショットのパルス信号を発
生するワンショットパルス発生回路５５ｋを含む。ワン
ショットパルス発生回路５５ｉから、転送指示信号ＯＥ
Ｓ０が出力され、ワンショットパルス発生回路５５ｋか
ら、転送指示信号ＲＤＧＡＴＥ０が出力される。

【０１１４】バンク♯０制御回路５ｃは、さらに、１ク
ロックシフタ５５ｅの出力信号とクロック信号ＣＬＫを
受けるＡＮＤ回路５５ｍと、ＡＮＤ回路５５ｍの出力信
号の立上がりに応答してワンショットのパルスを発生す
るワンショットパルス発生回路５５ｎを含む。１クロッ
クシフタ５５ｅの出力信号が、出力活性化信号ＯＥＭ０
としてメインアンプへ与えられる。ワンショットパルス
発生回路５５ｎから、転送指示信号ＣＬＫＯＥ０が出力
される。

【０１１５】この図７に示す構成において、ＣＡＳレイ
テンシが３の場合、（ＣＬ−２）シフタ５５ｄは、１ク
ロックサイクルのシフト動作を行なう。したがって、バ
ンク♯０に対するデータ読出時が与えられると、ＡＮＤ
回路５５ａの出力信号がＨレベルとなり、セット／リセ
ットフリップフロップ５５ｂがセットされる。このバン
ク♯０に対する読出動作指示が与えられると、そのサイ
クルにおいてプリアンプ活性化信号ＰＡＥ０が、クロッ
ク信号ＣＬＫの立上がりに応答して活性化される（クロ
ック信号の立上がりから所定時間経過後）。（ＣＬ−
２）シフタ５５ｄは、１クロックサイクルのシフト動作
を行なうため、次のサイクルにおいて、（ＣＬ−２）シ
フタ５５ｄの出力信号がＨレベルへ立上がる。したがっ
て、読出動作指示が与えられたクロックサイクルの次の
サイクルにおいて、転送指示信号ＯＥＳ０が内部クロッ
ク信号ＣＬＫの立上がりに応答して所定のタイミングで
活性化され、また内部クロック信号ＣＬＫの立上がりに
応答して、転送指示信号ＲＤＧＡＴＥ０が所定のタイミ
ングで活性化される。さらに次のサイクルにおいて、出
力活性化信号ＯＥＭ０が活性化され、また転送指示信号
ＣＬＫＯＥ０が活性化される。

【０１１６】ワンショットパルス発生回路５５ｇ，５５
ｉ，５５ｋおよび５５ｎは遅延回路を含み、対応のトリ
ガ信号（ＡＮＤ回路出力）の活性化から、それぞれ所定
の時間経過後、適当なパルス幅の信号を発生し、正確な
データ転送を実現する。バンク♯０に対しリードコマン
ドが与えられると、２クロックサイクル経過後に、メイ
ンアンプがデータの出力動作を行ない、第３クロックサ
イクルのクロック信号ＣＬＫの立上がりエッジで、この
メインアンプからのデータがサンプリングされる。

【０１１７】バースト長カウンタ５５ｃは、設定された
バースト長期間をカウントする。バースト長が２の場合
は、２クロックサイクル期間、セット／リセットフリッ
プフロップ５５ｂの出力信号がＨレベルとなる。バース
ト長が１の場合には、セット／リセットフリップフロッ
プ５５ｂは、リードコマンドが与えられたサイクルの次
のサイクルでリセットされる。したがって、この場合に
は、１回のデータアクセスがバンク♯０に対して行なわ
れる。

【０１１８】図８は、バースト長が１に固定された場合
の、バンク制御回路の構成を示す図である。図８におい
ては、バンク♯０および♯１に対する出力活性化信号Ｏ
ＥＭ０およびＯＥＭ１を発生する部分の構成を示す。

【０１１９】図８において、バンク♯０制御回路５ｃ
は、リードコマンド印加時活性化される読出動作指示信
号φｒと内部バンクアドレス信号ＢＡｉを受けるＡＮＤ
回路６０ａと、ＡＮＤ回路６０ａの出力信号を、クロッ
ク信号ＣＬＫの立上がりに同期して取込むＤフリップフ
ロップ６０ｂと、クロック信号ＣＬＫの立上がりに同期
してＤフリップフロップ６０ｂの出力信号を取込むＤフ
リップフロップ６０ｃと、クロック信号ＣＬＫの立上が
りに同期してＤフリップフロップ６０ｃの出力信号ＯＥ
Ｍ０ｂを取込むＤフリップフロップ６０ｄを含む。Ｄフ
リップフロップ６０ｄから、出力活性化信号ＯＥＭ０が
出力される。

【０１２０】バンク♯１制御回路５ｄは、内部バンクア
ドレス信号ＢＡｉを受けるインバータ６１と、インバー
タ６１の出力信号と読出動作指示信号φｒを受けるＡＮ
Ｄ回路６２ａと、クロック信号ＣＬＫの立上がりに同期
してＡＮＤ回路６２ａの出力信号を取込みラッチするＤ
フリップフロップ６２ｂと、クロック信号ＣＬＫの立上
がりに同期してＤフリップフロップ６２ｂの出力信号Ｏ
ＥＭ１ａを取込みラッチするＤフリップフロップ６２ｃ
と、クロック信号ＣＬＫの立上がりに同期してＤフリッ
プフロップ６２ｃの出力信号ＯＥＭ１ｂを取込みラッチ
するＤフリップフロップ６２ｄを含む。Ｄフリップフロ
ップ６２ｄから、出力活性化信号ＯＥＭ１が出力され
る。

【０１２１】Ｄフリップフロップ６０ｂ〜６０ｄおよび
６２ｂ〜６２ｄは、それぞれ、クロック信号ＣＬＫの立
上がり時に与えられた信号を、１クロックサイクル期間
継続して出力する。Ｄフリップフロップ６０ｂおよび６
２ｂの出力信号ＯＥＭ０ａおよびＯＥＭ１ａがプリアン
プ活性化信号ＰＡＥ０およびＰＡＥ１の活性化のトリガ
として用いられる。Ｄフリップフロップ６０ｃおよび６
２ｃの出力信号ＯＥＭ０ｂおよびＯＥＭ１ｂが、転送指
示信号ＯＥＳ（ＯＥＳ０，ＯＥＳ１）およびＲＤＧＡＴ
Ｅ（ＲＤＧＡＴＥ０およびＲＤＧＡＴＥ１）のトリガ信
号として用いられる。Ｄフリップフロップ６０ｄおよび
６２ｄからの出力活性化信号ＯＥＭ０およびＯＥＭ１
が、それぞれメインアンプの活性化を制御するために用
いられる。次に、この図８に示すバンク制御回路の動作
を、図９に示すタイミングチャート図を参照して説明す
る。

【０１２２】クロックサイクル♯ａにおいて、データ読
出を指示するリードコマンドが与えられる。バンクアド
レス信号ＢＡが、バンク♯０を指定する状態に設定さ
れ、内部バンクアドレス信号ＢＡｉが、Ｈレベルに設定
される。リードコマンドにより、読出動作指示信号φｒ
がＨレベルの活性状態へ駆動され、ＡＮＤ回路６０ａの
出力信号がＨレベルとなる。クロック信号ＣＬＫの立上
がりに応答してＤフリップフロップ６０ｄがＡＮＤ回路
６０ａのＨレベルの信号を取込み出力信号ＯＥＭ０ａを
Ｈレベルに立上げる。Ｄフリップフロップ６０ｃおよび
６０ｄにおいては、内部クロック信号ＣＬＫの立上がり
時において、それぞれの入力Ｄに与えられる信号がＬレ
ベルであり、それぞれの出力信号はＬレベルを維持す
る。

【０１２３】クロックサイクル♯ｂにおいて、リードコ
マンドが与えられ、また、バンク♯１が指定され、内部
バンクアドレス信号ＢＡｉがＬレベルに設定される。応
じて、インバータ６１の出力信号がＨレベルとなり、読
出動作活性化信号φｒがリードコマンドにより活性化さ
れると、ＡＮＤ回路６２ａの出力信号がＨレベルとな
り、Ｄフリップフロップ６２ｂの出力信号ＯＥＭ１ａが
Ｈレベルとなる。

【０１２４】また、クロック信号ＣＬＫの立上がりに同
期して、Ｄフリップフロップ６０ｃがＤフリップフロッ
プ６０ｂの出力信号ＯＥＭ０ａを取込み、その出力信号
ＯＥＭ０ｂをＨレベルに立上げる。クロック信号ＣＬＫ
の立上がり時において、信号ＯＥＭ０ｂがＬレベルであ
り、出力活性化信号ＯＥＭ０は、Ｌレベルを維持する。

【０１２５】クロックサイクル♯ｃにおいて、クロック
信号ＣＬＫが立上がると、Ｄフリップフロップ６０ｄ
が、Ｈレベルの信号ＯＥＭ０ｂにより、その出力許可信
号ＯＥＭ０をＨレベルに立上げる。この出力活性化信号
ＯＥＭ０の活性化に従って、転送指示信号ＣＬＫＯＥが
活性化され、バンク♯０からのデータが出力される。

【０１２６】また、クロックサイクル♯ｃにおいて、Ｄ
フリップフロップ６２ｃの出力信号ＯＥＭ１ｂがＨレベ
ルとなる。これにより、バンク♯１において、転送指示
信号ＯＥＳ１およびＲＤＧＡＴＥ１が活性化され、デー
タの転送が行なわれる。このときまだ、Ｄフリップフロ
ップ６２ｄの出力する出力活性化信号ＯＥＭ１は、Ｌレ
ベルの非活性状態にある。

【０１２７】クロックサイクル♯ｄにおいて、クロック
信号ＣＬＫがＨレベルに立上がると、Ｄフリップフロッ
プ６２ｄが、Ｈレベルの信号ＯＥＭ１ｂを取込み、出力
活性化信号ＯＥＭ１をＨレベルに駆動する。これによ
り、バンク♯１からのデータＱ１が読出される。

【０１２８】リードコマンドが与えられたとき、読出動
作指示信号φｒは、所定期間のみＨレベルの状態を維持
する。したがって、これらのＤフリップフロップ６０ｂ
〜６０ｄおよび６２ｂ〜６２ｄは、１クロックサイクル
期間のみその出力信号をＨレベルに保持する。

【０１２９】この図８に示すバンク制御回路を利用する
ことにより、バースト長は１、ＣＡＳレイテンシが３で
データの読出を行なうことができる。

【０１３０】なお、この図８に示すバンク制御回路にお
いては、ＣＡＳレイテンシが３であるため、Ｄフリップ
フロップが３段設けられており、リードコマンドが与え
られてから（ＣＡＳレイテンシ−１）クロックサイクル
経過後に、出力活性化信号ＯＥＭ０／ＯＥＭ１を活性状
態へ駆動している。しかしながら、このＣＡＳレイテン
シが２の場合には、このＤフリップフロップの段数を１
つ低減すればよい。この段数低減のためには、ＣＡＳレ
イテンシ情報に従って、選択スイッチなどによりＤフリ
ップフロップの段数を変更する構成が利用されればよ
い。

【０１３１】なお、図４に示す構成において、転送指示
信号ＯＥＳ１およびＯＥＳ２はスタンバイ時Ｈレベルに
保持され、プリアンプ活性化信号ＰＡＥ０，ＰＡＥ１の
活性化時Ｌレベルにされる構成が用いられてもよい。プ
リアンプ活性化信号ＰＡＥＯ，ＰＡＥ１の反転信号でこ
れらの転送指示信号ＯＥＳ０，ＯＥＳ１が生成され、デ
ータ転送時に内部リードデータバスがフローティングと
なるのを防止できる。

【０１３２】図１０は、ロジック回路の入力部の構成を
概略的に示す図である。図１０においては、ロジック回
路１０における１ビットのデータ入力部の構成を代表的
に示す。

【０１３３】図１０において、ロジック回路１０は、デ
ータバス線ＤＢＬを介して与えられる信号を受けてバッ
ファ処理する入力バッファ（レシーバ）７２を含む。こ
の入力バッファ７２は、ＣＭＯＳ回路で構成される。こ
の入力バッファ（レシーバ）の入力部と電源ノードの間
に、高抵抗の抵抗素子７４が接続される。この抵抗素子
７４は、プルアップ素子として機能する。

【０１３４】データバス線ＤＢＬは、クロック同期型半
導体記憶装置（ＳＤＲＡＭ）において、メインアンプ７
０により駆動される。メインアンプ７０は、出力活性化
信号ＯＥＭの非活性化時出力ハイインピーダンス状態と
なる。入力バッファ７２は、ハイ入力インピーダンスで
ある（ＣＭＯＳ回路の場合、ＭＯＳトランジスタのゲー
トがデータバス線ＤＢＬに結合される）。したがって、
このハイインピーダンス状態のデータバス線ＤＢＬの電
圧レベルが不安定となり、入力バッファ（レシーバ）７
２が誤動作するまたは貫通電流が流れるのを防止するた
めに、プルアップ素子７４を設け、入力バッファ（レシ
ーバ）７２の入力信号をＨレベルに固定する。これによ
り、入力バッファ７２の入力信号を固定し、その消費電
力を低減しかつ誤動作を防止する。

【０１３５】図１１は、ロジック回路の入力部の変更例
を示す図である。図１１に示す構成においては、データ
バス線ＤＢＬは、ＣＭＯＳトランスミッションゲート７
６を介してロジック回路１０の入力バッファ（レシー
バ）７２に結合される。ＣＭＯＳトランスミッションゲ
ート７６は、制御信号φＣＴＲおよび／φＣＴＲの活性
化時導通する。この制御信号φＣＴＲは、ロジック回路
１０において、リードコマンドを与えた後、ＣＡＳレイ
テンシ経過後活性状態とされる。これにより、メインア
ンプ７０から伝達されたデータを、クロック信号に同期
して取込む。メインアンプ７０が、出力活性化信号ＯＥ
Ｍの非活性化に応答して出力ハイインピーダンス状態と
なったとき、ＣＭＯＳトランスミッションゲート７６
も、メインアンプ７０から転送されたデータをサンプリ
ングした後非導通状態とされる。これにより、入力バッ
ファ７２は、データバス線ＤＢＬから分離され、このハ
イインピーダンス状態のデータバス線ＤＢＬのノイズの
影響を受けることがなく、ロジック回路１０は、安定に
動作する。また、入力バッファ７２はデータサンプリン
グ時に動作状態となるトライステートバッファで構成さ
れてもよい。

【０１３６】以上のように、この発明の実施の形態２に
従えば、メモリアレイそれぞれにパイプラインステージ
（プリアンプから出力回路）を設け、データバスをメモ
リアレイ上にわたって延在して配置して複数のメインア
ンプに共通に配置しているため、データバス幅を配線占
有面積を増加させることなく容易に拡張することができ
る。また、各パイプラインステージは、データバス線と
異なる配線層の配線で内部相互接続することができ、配
線レイアウトが容易となり、また電源強化も容易に行な
うことができる。

【０１３７】［実施の形態３］図１２は、この発明の実
施の形態３に従う同期型半導体記憶装置の要部の構成を
示す図である。図１２において、制御回路の出力活性化
信号発生部の構成が示される。この図１２に示す出力活
性化信号発生部の構成においては、図８に示す構成に加
えて、さらに、Ｄフリップフロップ６０ｄの出力信号を
第１の入力に受けるＮＯＲ回路６０ｅと、Ｄフリップフ
ロップ６２ｄの出力信号を第１の入力に受けるＮＯＲ回
路６２ｅと、ＮＯＲ回路６０ｅの出力信号を反転して出
力活性化信号ＯＥＭ０を生成するインバータ回路６０ｆ
と、ＮＯＲ回路６２ｅの出力信号を反転して出力活性化
信号ＯＥＭ１を出力するインバータ回路６２ｆが設けら
れる。ＮＯＲ回路６２ｅの出力信号はＮＯＲ回路６０ｅ
の第２の入力に結合され、ＮＯＲ回路６０ｅの出力信号
は、ＮＯＲ回路６２ｅの第２の入力に与えられる。他の
構成は、図８に示す構成と同じであり、対応する部分に
は同一参照番号を付し、その詳細説明は省略する。

【０１３８】この図１２に示す構成においては、ＮＯＲ
回路６０ｅおよび６２ｅは、フリップフロップを構成す
る。Ｄフリップフロップ６０ｄの出力信号がＨレベルと
なると、ＮＯＲ回路６０ｅの出力信号がＬレベルとな
り、インバータ６０ｆからの出力活性化信号ＯＥＭ０が
活性化される。Ｄフリップフロップ６０ｄの出力信号が
Ｌレベルに立下がると、このＮＯＲ回路６０ｅおよび６
２ｅは、ラッチ状態となる。したがって、この状態にお
いては、出力活性化信号ＯＥＭ０は、Ｈレベル状態を維
持し、データバスＧＤＢは、出力回路により駆動され、
同じデータが継続して出力される。この状態は、次に、
バンク♯１が指定され、Ｄフリップフロップ６２ｄから
の出力信号がＨレベルに立上がるまで持続される。すな
わち、バンク♯１が新たに指定されると、ＮＯＲ回路６
２ｅの出力信号がＬレベルとなり、ＮＯＲ回路６０ｅの
出力信号がＨレベルとなり、出力活性化信号ＯＥＭ０が
Ｌレベルとなり、一方、出力活性化信号ＯＥＭ１が、Ｈ
レベルとなる。次に、この図１２に示す制御回路の動作
を図１３に示すタイミングチャート図を参照して説明す
る。

【０１３９】クロックサイクル♯ａにおいて、バンク♯
０に対するリードコマンドが与えられる。ＣＡＳレイテ
ンシが３の場合、このリードコマンドが与えられてから
２クロックサイクル経過後に、Ｄフリップフロップ６０
ｄの出力信号がＨレベルとなり、出力活性化信号ＯＥＭ
０がＨレベルとなる。また、このＤフリップフロップ６
０ｄの出力信号の立上がりに応答して、転送指示信号Ｃ
ＬＫＯＥ０が、Ｈレベルとなり、ラッチ回路から出力回
路へのデータ転送が行なわれ、データＱ０が読出され
る。バースト長が１の場合において、転送指示信号ＣＬ
ＫＯＥ０は、１回活性化されるだけである。しかしなが
ら、ＮＯＲ回路６０ｅおよび６２ｅで構成されるＮＯＲ
型フリップフロップにより、Ｄフリップフロップ６０ｄ
の出力信号がＬレベルに立下がっても、出力活性化信号
ＯＥＭ０はＨレベルに保持される。この間、したがっ
て、出力回路からは、データＱ０が持続的に出力され
る。

【０１４０】クロックサイクル♯ｃにおいて、バンク♯
１に対するリードコマンドが与えられる。この状態にお
いて、２クロックサイクル経過後のクロックサイクル♯
ｅにおいて、Ｄフリップフロップ６２ｄの出力信号がＨ
レベルとなり、出力活性化信号ＯＥＭ０がＬレベルにリ
セットされ、また、出力活性化信号ＯＥＭ１がＨレベル
となる。このとき、また、Ｄフリップフロップ６２ｄの
出力信号の立上がりに応答して、転送指示信号ＣＬＫＯ
Ｅ１がＨレベルとなり、バンク♯１からのデータＱ１が
読出される。このデータ読出が完了しても、ＮＯＲ回路
６０ｅおよび６２ｅにより、出力活性化信号ＯＥＭ１
は、Ｈレベルに保持され、データＱ１が持続的に出力回
路からデータバスＧＤＢ上に伝達される。

【０１４１】したがって、この図１２に示す制御回路を
用いる場合、同期型半導体記憶装置がスタンバイサイク
ルのときにおいても、データバスＧＤＢ上には、データ
が出力回路により伝達され、各データバス線ＤＢＬは、
ＨレベルまたはＬレベルに固定される。これは、次の利
点を与える。

【０１４２】図１４は、ロジック回路の入力バッファの
構成の一例を示す図である。図１４において、入力バッ
ファ（レシーバ）７２は、その初段に、ＣＭＯＳインバ
ータ７２ａを含む。ＣＭＯＳインバータ７２ａは、ｐチ
ャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトラ
ンジスタを含む。これらのｐチャネルＭＯＳトランジス
タおよびｎチャネルＭＯＳトランジスタのゲートがデー
タバス線ＤＢＬに結合される。出力活性化信号ＯＥＭ
（ＯＥＭ０，ＯＥＭ１）の活性化時、データバス線ＤＢ
Ｌは、メインアンプ７０により、ＨレベルまたはＬレベ
ルに固定される。ＣＭＯＳインバータ７２ａは、その出
力信号の変化時を除いて、電流は消費しない。すなわ
ち、その出力信号の変化時に貫通電流および充放電電流
が流れるが、その出力信号がＨレベルまたはＬレベルに
固定されると、ＣＭＯＳインバータ７２ａのＭＯＳトラ
ンジスタはともにオフ状態となり、電流は消費されな
い。また、メインアンプ７０においても、データバス線
ＤＢＬは、ＨレベルまたはＬレベルに固定されるため、
電流はほとんど消費されない。出力活性化信号ＯＥＭ
は、データ読出完了後もＨレベルにあり、次のデータの
読出が行なわれるまで、非活性化されない。データバス
線ＤＢＬには、バンク♯０および♯１のいずれかからの
データが持続的に出力される。したがって、データバス
線ＤＢＬがハイインピーダンス状態にはならない。これ
により、データバス線ＤＢＬを直接ＣＭＯＳインバータ
７２ａに結合することができ、ロジック回路の入力部の
構成を簡略化することができる。また、プルアップ素子
などを用いる必要がなく、プルアップ素子を流れる電流
消費を低減することができる。また、図１１に示すよう
なデータ取込のためのＣＭＯＳトランスミッションゲー
トを用いる必要がなく、ロジック回路１０の、このデー
タ取込に対する負荷が軽減される。

【０１４３】なお、出力活性化信号ＯＥＭ０およびＯＥ
Ｍ１は、一旦活性化されると、次に別のバンクがアクセ
スされるまでＨレベルの活性状態を維持する。転送指示
信号ＣＬＫＯＥ０およびＣＬＫＯＥ１は、バースト長に
等しい回数活性化される。これは、転送指示信号ＣＬＫ
ＯＥ０およびＣＬＫＯＥ１のトリガ信号として、図１２
に示すＤフリップフロップ６０ｄおよび６２ｄの出力信
号を利用することにより容易に実現される。図４に示す
ように、転送ゲート４０ａおよび４１ａが非導通状態で
あっても、出力回路４♯に含まれるインバータラッチ４
０ｂおよび４１ｂにより、持続的に、かつ安定にデータ
を出力することができる。これにより、データバスＧＤ
Ｂにノイズなどの影響が生じることはなく、データバス
線ＤＢＬを、直接ロジック回路の入力バッファに結合す
ることができる。

【０１４４】［変更例］図１５は、この発明の実施の形
態３の変更例を示す図である。図１５においては、４つ
のバンク、バンク♯０〜♯３が列方向に沿って整列して
配置される。これらのバンク♯０〜♯３に対し共通にデ
ータバスＧＤＢが配置される。バンク♯０〜♯３は、そ
れぞれパイプラインステージおよびメモリアレイを含
む。制御回路５は、バンク♯０〜♯３それぞれに対する
バンク制御回路を有する。これらのバンク♯０〜♯３の
いずれかがアクセスされたとき、スタンバイサイクル時
においては、そのアクセスされたバンクに対する出力活
性化信号が持続的にＨレベルに保持される。

【０１４５】図１６は、図１５に示す４バンク配置に対
する出力制御部の構成を示す図である。図１６において
は、バンク♯０に対する出力活性化信号ＯＥＭ０を発生
する部分の構成を示す。このバンク♯０制御回路は、Ｄ
フリップフロップ６０ｄの出力信号ＯＥＭＦ０を第１の
入力に受けるＮＯＲ回路６０ｅと、ＮＯＲ回路６０ｅの
出力信号を反転して出力活性化信号ＯＥＭ０を生成する
インバータ回路６０ｆと、バンク♯１〜♯３それぞれに
対する出力活性化信号ＯＥＭ１、ＯＥＭ２およびＯＥＭ
３を受けるＯＲ回路７３と、ＯＲ回路７３の出力信号と
ＮＯＲ回路６０ｅの出力信号を受け、その出力信号をＮ
ＯＲ回路６０ｅの第２の入力に与えるＮＯＲ回路７４を
含む。他バンク♯１〜♯３に対しても同様の構成が設け
られる。

【０１４６】この図１６に示す構成において、Ｄフリッ
プフロップ６０ｄは、クロック信号ＣＬＫに同期して、
前段のＤフリップフロップからの信号ＯＥＭ０ｂを取込
み、出力活性化信号ＯＥＭＦ０として出力する。この信
号ＯＥＭＦ０に従って、転送指示信号ＣＬＫＯＥ０が活
性化される。ＮＯＲ回路６０ｅおよび７４は、この信号
ＯＥＭＦ０の活性化に従ってセットされ、出力活性化信
号ＯＥＭ０をＨレベルに設定する。他バンクにおいて、
すなわちバンク♯１〜♯３において、出力活性化信号Ｏ
ＥＭ１〜ＯＥＭ３のいずれかが活性状態のときには、各
バンクに対応して設けられるＯＲ回路７３の出力信号に
より活性状態の出力活性化信号が非活性状態へ駆動され
る。したがって、バンク♯０からのデータが、確実に、
データバスＧＤＢ上に伝達される。データ転送完了後信
号ＯＥＭＦ０がＬレベルとなっても信号ＯＥＭ０はＨレ
ベルを維持する。

【０１４７】この状態において、バンク♯１〜♯３のい
ずれかがアクセスされると、信号ＯＥＭＦ１〜ＯＥＭＦ
３のいずれかの活性化に従って、ＮＯＲ回路６０ｅおよ
び７４で構成されるＮＯＲ型フリップフロップがリセッ
トされ、出力活性化信号ＯＥＭ０がＬレベルの非活性状
態となる。

【０１４８】したがって、この図１６に示す構成を利用
することにより、４バンク構成においても、スタンバイ
サイクル時いずれかのバンク、すなわち最も新しくアク
セスされたバンクからのデータが、持続的にデータバス
上に伝達される。

【０１４９】以上のように、この発明の実施の形態３に
従えば、スタンバイサイクル時においても、複数のバン
クのいずれかからのデータを、持続的にデータバス上に
伝達するように構成しているため、ロジック回路におい
てはこのデータバス上の信号を、直接ＭＯＳトランジス
タのゲートに受けることができる。入力バッファ（レシ
ーバ）は、図１４に示すＣＭＯＳインバータで構成され
る場合、また、スタンバイサイクル時において何ら消費
電流が増加しない。

【０１５０】［実施の形態４］図１７は、この発明の実
施の形態４に従う同期型半導体記憶装置の全体の構成を
概略的に示す図である。図１７において、クロック同期
型半導体記憶装置は、４つのメモリアレイ１ａ〜１ｄを
含む。メモリアレイ１ａおよび１ｂがバンク♯０を構成
し、メモリアレイ１ｃおよび１ｄがバンク♯１を構成す
る。メモリアレイ１ａ〜１ｄに対し、それぞれ、グロー
バルデータバスＧＩＯ０〜ＧＩＯ３を介してライトドラ
イバ８２ａ〜８２ｄが結合される。グローバルデータバ
スＧＩＯ０〜ＧＩＯ３は、先の実施の形態２と同様、１
２８ビットの幅を備え、第２層アルミニウム配線層に構
成される。

【０１５１】ライトドライバ８２ａ〜８２ｄそれぞれに
対応して、データの入力を行なう入力回路８０ａ〜８０
ｄが設けられる。入力回路８０ａ〜８０ｄの各々は、与
えられた信号をクロック信号に同期して取込む入力バッ
ファと、バッファから与えられた信号を転送指示信号に
応答して受けてラッチするラッチ回路を備える。ライト
ドライバ８２ａ〜８２ｄと、入力回路８０ａ〜８０ｄ
は、それぞれ、第２層アルミニウム配線層に形成される
１２８ビットのデータバスＷＤＤ０〜ＷＤＤ３により結
合される。

【０１５２】メモリアレイ１ａおよび１ｂ上にわたっ
て、列方向に延在してサブデータバスＷＤＡおよびＷＤ
Ｂが配設される。このサブデータバスＷＤＡおよびＷＤ
Ｂは、データバスＧＤＢを構成し、バンク♯０および♯
１に対し共通に設けられる。これらのサブデータバスＷ
ＤＡは、入力回路８０ａおよび８０ｃに結合され、サブ
データバスＷＤＢは、入力回路８０ｂおよび８０ｄに結
合される。これにより、ロジック回路１０は、入力回路
８０ａおよび８０ｂまたは入力回路８０ｃおよび８０ｄ
に対し書込データを伝達する。サブデータバスＷＤＡお
よびＷＤＢは、第３層アルミニウム配線層に形成され
る。

【０１５３】入力回路８０ａおよび８０ｃの間に、電源
回路６ａが配置され、入力回路８０ｂおよび８０ｄの間
に、電源回路６ｂが配置される。

【０１５４】中央部に、制御回路５が配置され、これら
の入力回路８０ａ〜８０ｄおよびライトドライバ８２ａ
〜８２ｄに対する制御信号ＷＤＲ０，ＷＤＲ１およびＷ
ＤＥ０およびＷＤＥ１を出力する。

【０１５５】これらの書込経路に対しても、それぞれパ
イプラインステージ（ライトドライバおよび入力回路で
構成される経路）を設けることにより、バス占有面積を
増大させることなく、容易にバス幅を拡張することがで
きる。これは、先の実施の形態２と同様、データバスＧ
ＩＯおよびＷＤＤが第２層アルミニウム配線層で形成さ
れ、サブデータバスＷＤＡおよびＷＤＢは、第３層アル
ミニウム配線層で形成れるためである。

【０１５６】図１８は、図１７に示す同期型半導体記憶
装置の１つのメモリアレイに対する書込パイプラインス
テージの構成を概略的に示す図である。入力回路８０
（８０ａ〜８０ｄ）は、クロック信号ＣＬＫに同期して
外部からのデータＤを通過させるトライステートインバ
ータバッファ８０♯０と、トライステートインバータバ
ッファ８０♯０からのデータをラッチするラッチ回路８
０♯１と、転送指示信号ＷＤＲに応答して、このラッチ
回路８０♯１にラッチされたデータをライトドライバ８
２へ伝達する転送ゲート８０♯２を含む。ラッチ回路８
０♯１は、トライステートインバータバッファ８０♯０
からの信号を反転するインバータ８１ａと、インバータ
８１ａの出力信号を反転してインバータ８１ａの入力部
へ伝達するインバータ８１ｂを含む。転送ゲート８０♯
２は、ライトコマンド印加時活性化される転送指示信号
ＷＤＲに応答して動作するトライステートバッファで構
成される。

【０１５７】ライトドライバ８２は、転送ゲート８０♯
２を介してデータバス線ＷＤＢＬを介して与えられるデ
ータを反転するインバータ８２♯ａと、ライトドライバ
活性化信号ＷＤＥとデータバス線ＷＤＢＬ上の信号を受
けるＡＮＤ回路８２♯ｂと、インバータ８２♯ａの出力
信号とライトドライバ活性化信号ＷＤＥを受けるＡＮＤ
回路８２♯ｃを含む。ＡＮＤ回路８２♯ｂおよび８２♯
ｃが、グローバルデータバス線対ＧＩＯＬＰを与えられ
たデータに従って駆動する。

【０１５８】この図１８に示す書込経路（パイプライン
ステージ）においては、内部クロック信号ＣＬＫが立上
がると、インバータバッファ８０♯０が動作し、外部か
らのデータをラッチ回路８０♯１によりラッチする。続
いて、データ書込モード時において、バンクアドレスに
従って転送指示信号ＷＤＲ（ＷＤＲ０またはＷＤＲ１）
が活性化され、ラッチ回路８０♯１においてラッチされ
たデータがデータバス線ＷＤＢＬに伝達される。続い
て、このデータバス線ＷＤＢＬ上に伝達されたデータ
が、ライトドライバに到達すると、ライトドライバ活性
化信号ＷＤＥ（ＷＤＥＯまたはＷＤＥＩ）が活性化さ
れ、グローバルデータバス線対ＧＩＯＬＰを介して選択
メモリセルへ書込まれる。

【０１５９】この図１８に示す構成において、転送ゲー
ト８０♯２は、ＣＭＯＳトランスミッションゲートで構
成されてもよい。

【０１６０】この書込回路においても、パイプラインス
テージ（ライトドライバおよび入力回路）を設け、転送
指示信号ＷＤＲおよびライトドライバ活性化信号に従っ
てデータを転送することにより複数のバンクに共通に、
データバスを配設して、データの入力を行なうことがで
きる。

【０１６１】なお、サブデータバスＷＤＡおよびＷＤＢ
は、先の実施の形態２において示したサブデータバスＲ
ＤＡおよびＲＤＢと同じデータバスであってもよく、ま
た別のデータバスであってもよい。すなわち、書込デー
タを伝達するサブデータバスＷＤＡおよびＷＤＢと、読
出データを伝達するサブデータバスＲＤＡおよびＲＤＢ
が別々に設けられる構成であってもよい。

【０１６２】［変更例］図１９は、この発明の実施の形
態４の変更例の構成を示す図である。図１９において、
同期型半導体記憶装置は、バンク♯０を構成するメモリ
アレイ９０♯０およびバンク♯１を構成するメモリアレ
イ９０♯１と、バンク♯０と、グローバルデータバス９
３♯０を介してデータの授受を行なう読出パイプライン
９１♯０および書込パイプライン９２♯０と、バンク♯
１とグローバルデータバス９３♯１を介して読出データ
を受けて転送する読出パイプライン９１♯１と、グロー
バルデータバス９３♯１を介してバンク♯１へ書込デー
タを転送する書込パイプライン９２♯１を含む。バンク
♯０を構成するメモリアレイ９０♯０上にわたって、読
出データを伝達する読出データバスＲＧＤＢが形成さ
れ、また、読出データバスＲＧＤＢと並行に、書込デー
タをロジック回路１０から伝達する書込データバスＷＧ
ＤＢが配置される。これらの読出データバスＲＧＤＢ
は、読出パイプラインステージ９１♯０および９１♯１
に結合され、書込データバスＷＧＤＢは、書込パイプラ
インステージ９２♯０および９２♯１に結合される。

【０１６３】この図１９に示す配置において、書込デー
タバスおよび読出データバスは別々に設けられる。した
がって、データバス線の数は増大するものの、バンクを
構成するメモリアレイ９０♯０上にわたってこれらのデ
ータバスＲＧＤＢおよびＷＧＤＢが配置されているた
め、配線占有面積を増大させることなく、容易にデータ
バスが拡張された書込データバスおよび読出データバス
を配設することができる。読出データバスおよび書込デ
ータバスを別々に設けることにより、読出データがデー
タバスＲＧＤＢ上に伝達されている間に、書込データバ
スＷＧＤＢ上に書込データを伝達することができる。

【０１６４】読出パイプライン９１♯０および９１♯１
は、プリアンプ回路から出力回路までの各回路を含み、
書込パイプラインステージ９２♯０および９２♯１は、
入力バッファおよびラッチ回路およびライトドライバを
含む。

【０１６５】１つのバンクにおいて、読出パイプライン
ステージおよび書込パイプラインステージにおける各回
路の配置は任意である。プリアンプ、ライトドライバ、
ラッチ回路、入力回路、および出力回路が１列に整列し
て配置されてもよい。この整列配置において、回路配置
領域において空き領域が混在するため、この空き領域に
おいて、第２層アルミニウム配線層を用いて内部データ
バスを配置することができる。

【０１６６】以上のように、この発明の実施の形態４に
従えば、データ書込経路においても、各メモリアレイに
対してパイプラインステージを設けているため、配線占
有面積を増大させることなく容易にデータバス幅を拡張
することができる。

【０１６７】［他の適用例］上述の説明において、同期
型半導体記憶装置として、シンクロナス・ダイナミック
・ランダム・アクセス・メモリ（ＳＤＲＡＭ）が示され
ている。しかしながら、クロック信号に同期してデータ
の転送を行なう記憶装置であれば、本発明は適用可能で
ある。

【０１６８】また、上述の説明においては、多バンク構
成の同期型半導体記憶装置が示されている。しかしなが
ら、単一バンク構成の同期型半導体記憶装置であっても
よい。行方向に整列するメモリアレイにおいて同時にメ
モリセルが選択されてデータアクセスが行なわれればよ
い。

【０１６９】また、クロック信号は、外部からのクロッ
ク信号に同期して内部で発生されてロジック回路および
記憶装置に与えられるクロック信号であってもよく、ま
た、ロジック回路から与えられるクロック信号であって
もよい。

【０１７０】

【発明の効果】以上のように、この発明に従えば、バス
占有面積を増大させることなく容易にバス幅を拡張する
ことができる同期型半導体記憶装置を実現することがで
きる。

【０１７１】請求項１に係る発明に従えば、複数のメモ
リアレイそれぞれに対応してプリアンプ回路、リード転
送回路、および出力回路を配置し、データバスをメモリ
アレイ上にわたって延在して配置して、各出力回路に共
通に結合するように構成しているため、バス占有面積を
何ら増大させることなく、ビット幅を容易に拡張するこ
とができる。

【０１７２】請求項２に係る発明に従えば、リード転送
回路を、複数のメモリアレイそれぞれに対応して配置
し、また出力回路もメモリアレイそれぞれに対応して配
置しているため、各メモリアレイ単位での内部データバ
ス線を、サブデータバス配線と異なる配線層に配設する
ことができ、より効率的なバス配線のレイアウトを実現
することができ、またバス配線占有面積も低減される。

【０１７３】請求項３に係る発明に従えば、メモリアレ
イ指定信号に応答して、このメモリアレイ指定信号を指
定するメモリアレイに対して設けられたプリアンプ回
路、リード転送回路および出力回路をクロック信号に同
期して活性化しているため、メモリアレイ単位で、正確
にデータをクロック信号に同期して転送することができ
る。

【０１７４】請求項４に係る発明に従えば、選択メモリ
アレイへのアクセス完了後、この選択メモリアレイに対
して設けられた出力回路を活性状態に保持しているた
め、サブデータバスがハイインピーダンス状態に保持さ
れて不安定になるのを防止でき、これによりロジック回
路の入力バッファ回路が誤って動作して消費電流が増大
するのを防止することができる。

【０１７５】請求項５に係る発明に従えば、各出力回路
は活性化時、対応のラッチ回路に保持されたデータをデ
ータバス上に伝達しているため、持続的に先のサイクル
で読出されたデータをデータバス上に伝達することがで
き、バス充放電を伴うことなく、ロジック回路の入力バ
ッファを安定に所定の状態に保持することができ、消費
電流が低減されまた誤動作も防止することができる。

【０１７６】請求項６に係る発明に従えば、出力回路
を、非活性化時出力ハイインピーダンス状態に設定して
いるため、データバスを共有する構成においても、デー
タの衝突を伴うことなく正確にデータの読出を行なうこ
とができる。

【０１７７】請求項７に係る発明に従えば、各メモリア
レイに対して、ライト転送回路、ライトドライバおよび
入力回路を設け、書込経路もパイプライン化しているた
め、各メモリアレイに対する書込データを伝達するため
のバスのビット幅を、容易に拡張することができる。

【０１７８】請求項８に係る発明に従えば、書込データ
バスと読出データバスとを別々に設けているため、読出
データのデータバスの転送時に、書込データを書込デー
タバスに転送することができ、高速アクセスが可能とな
る。

【０１７９】請求項９に係る発明に従えば、複数のメモ
リアレイが複数のバンクを構成しているため、バンク構
成においても、データバス幅を、容易に占有面積を増大
させることなく拡張することができる。これにより、ロ
ジック回路との混載に適した多バンク同期型半導体記憶
装置を実現することができる。

【０１８０】請求項１０に係る発明に従えば、スタンバ
イサイクル時においては、複数の出力回路の１つを活性
状態に保持して、サブデータバスにデータを転送するよ
うに構成しているため、サブデータバスがハイインピー
ダンス状態となるのを防止することができ、その電位が
スタンバイサイクル時においても固定されるため、ロジ
ック回路における入力回路は正確にオフ状態を保持する
ことができるため、消費電流を低減することができる。

【０１８１】請求項１１に係る発明に従えば、選択メモ
リアレイに対応して設けられた入力回路がライト転送回
路およびライトドライバをクロック信号に同期して順次
活性化しているため、正確にデータ書込をクロック信号
に同期して行なうことができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１に従う同期型半導体
記憶装置の全体の構成を概略的に示す図である。

【図２】この発明の実施の形態２に従う同期型半導体
記憶装置の全体の構成を概略的に示す図である。

【図３】図２に示す同期型半導体記憶装置の電源配置
の一例を示す図である。

【図４】図２に示す同期型半導体記憶装置の１ビット
のデータ読出に関連する部分の構成を示す図である。

【図５】図４に示す回路の動作を示すタイミングチャ
ート図である。

【図６】図２に示す制御回路の構成を概略的に示す図
である。

【図７】図６に示すバンク♯０制御回路の構成を概略
的に示す図である。

【図８】図６に示すバンク♯０制御回路およびバンク
♯１制御回路の変更例の構成を概略的に示す図である。

【図９】図８に示す回路の動作を示すタイミングチャ
ート図である。

【図１０】この発明の実施の形態２におけるバス線の
終端の構成を示す図である。

【図１１】この発明の実施の形態２におけるデータバ
ス線の終端の部分の構成を概略的に示す図である。

【図１２】この発明の実施の形態３に従う同期型半導
体記憶装置の要部の構成を示す図である。

【図１３】図１２に示す回路の動作を示すタイミング
チャート図である。

【図１４】図１２に示す回路の効果を説明するための
図である。

【図１５】この発明の実施の形態３における変更例の
ためのバンク配置を示す図である。

【図１６】この発明の実施の形態３の変更例の構成を
概略的に示す図である。

【図１７】この発明の実施の形態４に従う同期型半導
体記憶装置の全体の構成を概略的に示す図である。

【図１８】図１７に示す同期型半導体記憶装置の１ビ
ットのデータ書込部の構成を示す図である。

【図１９】この発明の実施の形態４の変更例の構成を
概略的に示す図である。

【図２０】従来の同期型半導体記憶装置の構成を概略
的に示す図である。

【図２１】図２０に示す同期型半導体記憶装置の動作
を示すタイミングチャート図である。

【図２２】図２０に示す同期型半導体記憶装置の１ビ
ットのデータ読出部の構成を概略的に示す図である。

【図２３】図２２に示す回路の動作を示すタイミング
チャート図である。

【図２４】従来のロジック混載同期型半導体記憶装置
の構成を概略的に示す図である。

【図２５】図２０に示す同期型半導体記憶装置の動作
幅を拡張したバス構成を概略的に示す図である。

【符号の説明】

１ａ〜１ｄメモリアレイ、２ａ〜２ｄプリアンプ回
路、３ａ〜３ｄラッチ回路、３♯ａ，３♯ｂラッチ
回路、４♯ａ，４♯ｂ，４♯０〜４♯３出力回路、３
♯０〜３♯３ラッチ回路、５制御回路、６ａ，６ｂ
電源回路、１０ロジック回路、２０ａ，２１ａプ
リアンプ、２０ｂ，２１ｂインバータラッチ、２０
ｃ，２１ｃ転送回路、３０ａ，３１ａ，４０ａ，４１
ａ転送ゲート、３０ｂ，３１ｂ，４０ｂ，４１ｂイ
ンバータラッチ、４０ｃ，４１ｃメインアンプ、５ｃ
バンク♯０制御回路、５ｄバンク♯１制御回路、６０
ｂ〜６０ｄ，６２ｂ〜６２ｄＤフリップフロップ、６
０ｅ，６２ｅＮＯＲ回路、６０ｆ，６２ｆインバー
タ、７３ＯＲ回路、７４ＮＯＲ回路、８０ａ〜８０
ｄ入力回路（入力バッファ・ラッチ）、８２ａ〜８２
ｄライトドライバ、ＷＤＡ，ＷＤＢ，ＲＤＡ，ＲＤＢ
サブデータバス、ＧＤＢデータバス、８０♯０入
力バッファ、８０♯１インバータラッチ、８０♯２
トライステートバッファ、８２♯ｂ，８２♯ｃＡＮＤ
回路、９１♯０，９１♯１読出パイプラインステー
ジ、９２♯０，９２♯１書込パイプラインステージ、
９３♯０，９３♯１グローバルデータバス、ＲＧＤＢ
読出データバス、ＷＧＤＢ書込データバス。

Claims

【特許請求の範囲】

【請求項１】各々が行列状に配列される複数のメモリ
セルを有しかつ行列状に配列される複数のメモリアレ
イ、各前記メモリアレイに対応して配置され、対応のメモリ
アレイの選択メモリセルから読出されたデータを増幅す
るための複数のプリアンプ回路、前記複数のプリアンプ回路に対応して設けられ、対応の
プリアンプ回路により増幅されたデータをクロック信号
に同期して転送するための複数のリード転送回路、およ
び前記複数のメモリアレイに共通に設けられるデータバ
スを備え、前記データバスは、各々が前記複数のメモリ
アレイの前記行および列の一方の方向に沿って整列する
メモリアレイに共通に設けられかつ対応するメモリアレ
イの少なくとも１つのメモリアレイ上に前記一方の方向
に沿って延在して配置される複数のサブデータバスを含
み、さらに前記複数のリード転送回路各々に対応して設
けられ、対応のリード転送回路からのデータを受けて前
記データバスに伝達する複数の出力回路を備える、同期
型半導体記憶装置。
【請求項２】前記複数のリード転送回路は、前記複数
のメモリアレイ各々に対応して配置され、かつ前記出力
回路も前記複数のメモリアレイ各々に対応して配置さ
れ、各前記出力回路は活性化時対応のサブデータバスに
データを伝達する、請求項１記載の同期型半導体記憶装
置。
【請求項３】メモリアレイ指定信号に応答して、前記
メモリアレイ指定信号が指定するメモリアレイに対して
設けられたプリアンプ回路、リード転送回路および出力
回路を前記クロック信号に同期して活性化する制御手段
をさらに備える、請求項１または２記載の同期型半導体
記憶装置。
【請求項４】前記制御手段は、前記メモリアレイ指定信号の指定する選択メモリアレイ
へのアクセス完了後、前記選択メモリアレイに対して設
けられた出力回路を次に別のメモリアレイが指定される
まで活性状態に保持する手段を備える、請求項３記載の
同期型半導体記憶装置。
【請求項５】各前記出力回路は、与えられたデータを
ラッチするラッチ回路を含み、各前記出力回路は、活性
化されると前記ラッチ回路に保持されたデータを対応の
サブデータバス上に出力する、請求項４記載の同期型半
導体記憶装置。
【請求項６】各前記出力回路は、非活性化時、出力ハ
イインピーダンス状態に設定される、請求項１記載の同
期型半導体記憶装置。
【請求項７】前記複数のメモリアレイ各々に対応して
設けられ、活性化時前記クロック信号に同期して内部書
込データを生成する複数の入力回路、各前記入力回路に対応して設けられ、対応の入力回路か
らのデータを前記クロック信号に同期して転送する複数
のライト転送回路、および各前記ライト転送回路に対応
して設けられ、対応の転送回路からのデータを対応のメ
モリアレイの選択メモリセルへ転送する複数のライトド
ライバをさらに備える、請求項１記載の同期型半導体記
憶装置。
【請求項８】前記データバスと平行にかつ前記データ
バスと別に設けられ、前記複数の入力回路に共通に結合
され、書込データを伝達するライトデータバスをさらに
備え、前記ライトデータバスは、各々が前記一方の方向
に沿って整列するメモリアレイに共通に設けられかつ対
応のメモリアレイの少なくとも１つのメモリアレイ上に
前記一方の方向に沿って延在して配置される複数のサブ
ライトデータバスを含む、請求項７記載の同期型半導体
記憶装置。
【請求項９】前記複数のメモリアレイは複数のバンク
を構成し、前記サブデータバスを共有するメモリアレイ
は異なるバンクを構成する、請求項１記載の同期型半導
体記憶装置。
【請求項１０】前記制御手段は、前記同期型半導体記
憶装置がスタンバイサイクルにあるとき、前記複数の出
力回路のうち、サブデータバスを共有する出力回路のう
ち１つの出力回路を活性状態に保持する手段を含む、請
求項３記載の同期型半導体記憶装置。
【請求項１１】メモリアレイ指定信号に応答して、指
定された選択メモリアレイに対応して設けられた入力回
路、ライト転送回路およびライトドライバを前記クロッ
ク信号に同期して活性化する制御回路をさらに備える、
請求項７記載の同期型半導体記憶装置。