JPH11273335A

JPH11273335A - 高速、高帯域幅ランダム・アクセス・メモリ

Info

Publication number: JPH11273335A
Application number: JP10351707A
Authority: JP
Inventors: L Brown Brian; エル．ブラウンブライアン
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1997-12-10
Filing date: 1998-12-10
Publication date: 1999-10-08
Also published as: US6351427B1

Abstract

(57)【要約】【課題】高速、広帯域幅で書き込み及び後続読み出し
動作を遂行するＤＲＡＭを提供する。【解決手段】大域書き込みバス４２４及び大域読み出
しバス４２６とは、関連した局所読み出し書き込み回路
４２８ａ〜４２８ｎによって各メモリ・バンク４０２ａ
〜４０２ｎに結合され、第１メモリ・バンク４０２ａへ
の書き込み動作では、大域書き込みバス４２４上の入力
データが、第１メモリ・バンクと関連した第１局所読み
出し書き込み回路４２８ａに保持され、その次に起こる
第２メモリ・バンク４０２ｂへの読み出し動作では、デ
ータが第２局所読み出し書き込み回路４２２ｂを経由し
て第２メモリ・バンク４０２ｂから大域読み出しバス４
２６へ出力され、同時に、第１局所読み出し書き込み回
路４２８ａは、それに保持した入力データを、例えば，
第１メモリ・バンク４０２ａに書き込みする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、半導体記
憶装置、特に、記憶装置のメモリ・セルからデータを読
み出す及びこれらのメモリ・セルにデータを書き込む回
路に関する。

【０００２】

【従来の技術】計算システムは、データを操作する計算
装置（例えば、マイクロプロセッサ）、計算装置によっ
て使用されるデータを記憶する記憶装置を典型的に含
む。記憶装置の普通型式は、半導体ランダム・アクセス
・メモリ（以下、ＲＡＭ）である。計算装置内に最良シ
ステム性能を与えるために、計算装置を可能な限り高速
で動作させ、かつデータを受け取る又は記憶する間に決
して遊休状態に入れさせないことが望ましい。この結果
を達成するために、可能な限り敏速に読み出し及び書き
込みするデータ記憶装置を提供することが重要である。
これが、半導体記憶装置の性能の重要な態様、すなわ
ち、この記憶装置からデータを読み出す又はこの記憶装
置にデータを書き込むことができる（「帯域幅（ｂａｎ
ｄｗｉｄｔｈ）」と、しばしば、呼ばれる）速度（ｒａ
ｔｅ）を生じる。

【０００３】典型的ＲＡＭは、行及び列に配置されたメ
モリ・セルを有する１つ以上のアレーを含む。メモリ・
セルは、データ・バスを経由して読み出し動作及び書き
込み動作にアクセスされる。広いデータ・バスはＲＡＭ
の帯域幅を増大することができるが、このようなアプロ
ーチはＲＡＭの物理的寸法を増大すると云う不利を招
く。この理由から、多数のアレーを含むＲＡＭでは、デ
ータ・バスは、典型的に、「大域バス」である。すなわ
ち、データ・バスは、普通、いくつものアレーに接続さ
れている。更に、ＲＡＭの面積を縮小するために、デー
タ・バスは、しばしば、「共用」される。すなわち、ア
レーにデータを書き込むために使用されるデータ・バス
内の線の同じ組がアレーからデータを読み出すためにま
た使用される。それゆえ、もし書き込み動作がデータ・
バスを経由してデータをメモリ・アレー内へ送りつつあ
るならば、書き込み動作は、その次に起こる読み出し動
作がメモリ・アレーからデータを検索することができる
ようになる前に完了していなければならない。そうでな
ければ、入力データと出力データとが共にデータ・バス
上に同時にあることになり、ＲＡＭの誤動作を結果的に
生じることになる。書き込み動作と読み出し動作との間
にいくらかでも遅延を生じると、システムの計算装置は
その計算機能を完了するためにその遅延中待機しなけれ
ばならないから、このような遅延は望ましくない。計算
システムが記憶装置のデータ・アクセス動作を待機しな
ければならない時間間隔は、しばしば、待機状態と呼ば
れる。

【０００４】ＲＡＭ動作に見られる待機状態の生起をよ
り明瞭に説明するために、図１にＲＡＭの概略ブロック
図が示されている。ＲＡＭは、全体参照符号１００によ
って指示され、かつ、第１メモリ・バンク１０２ａで始
まって、第２メモリ・バンク１０２ｂ、及び最終メモリ
・バンク１０２ｎで終端するいくつものメモリ・バンク
を含んで示されている。各メモリ・バンク１０２ａ〜１
０２ｎは、２つ以上のメモリ・セル・アレーを含むこと
ができる。各メモリ・バンク１０２ａ〜１０２ｎ内の記
憶場所は、相当する行デコーダ１０４ａ〜１０４ｎ及び
相当する列デコーダ１０６ａ〜１０６ｎによってアクセ
スされる。行レコーダ１０４ａ〜１０４ｎは、各々、行
アドレス・バス１１０によって行アドレス・バッファ１
０８に結合されている。同じようにして、列デコーダ１
０６ａ〜１０６ｎは、各々、列アドレス・バス１１４に
よって列アドレス・バッファ１１２に結合されている。
ＲＡＭ１００は、「多重化」アドレス・バス１１８から
のアドレス情報を受け取りかつ保持するアドレス・ラッ
チ１１６を更に含む。多重化アドレス・バス１１８は、
それが行アドレス情報又は列アドレス情報のどちらかを
受け取ると云う意味で「多重化」される。行アドレス・
バッファ１１２は、アドレス・ラッチ１１６及び多重化
バス１１８の両方から列アドレス情報を受け取る。

【０００５】ＲＡＭ１００の種々の機能が命令デコーダ
１２０によって開始される。命令バス１２２及び（又
は）多重化アドレス・バス１１８上に供給された情報に
応答して、命令デコーダ１２０は、制御信号の集合（ｃ
ｏｌｌｅｃｔｉｏｎ）を活性化する。図１に、５つの制
御信号、すなわち、ＳＴＯＲＥ信号、ＲＥＡＤ信号、Ｗ
ＲＩＴＥ信号、ＣＯＬＩＮＩＴ信号、及びＩＣＬＫ信号
が示されている。ＳＴＯＲＥ信号は、列アドレスをアド
レス・ラッチ１１６内に保持させる。ＲＥＡＤ信号は、
内部読み出し動作を開始させる。ＷＲＩＴＥ信号は、内
部書き込み機能を表示する。注意するのは、この議論の
目的のために書き込み動作と内部書き込み機能との間の
区別を明記することである。内部書き込み機能は、書き
込み動作の最終ステップであり、かつアレーのメモリ・
セル内へデータを物理的に書き込む作用を含む。

【０００６】命令デコーダ１２０によって供給される制
御命令をもう一度参照すると、注意するのは、ＣＯＬＩ
ＮＩＴ信号は列アクセスの開始で高レベルへパルスする
ことである。ＩＣＬＫ信号は、先取り（ｐｒｅ−ｆｅｔ
ｃｈ）動作に当たって各ビット毎に高レベルへパルスす
る。先取り動作は、下に説明する。開示された特定ＲＡ
Ｍ１００は同期ＲＡＭであり、それであるから、ＲＡＭ
１００の動作はＣＬＫとして示された外部から印加され
たクロックと同期している。

【０００７】図１をもう一度参照すると、列デコーダ１
０６ａ〜１０６ｎが、共用データ・バス１２８によって
書き込み回路１２４及び読み出し回路１２６に結合され
ている。このデータ・バスは、それが読み出し動作及び
書き込み動作の両方に使用されると云う意味で「共用」
される。書き込み回路１２４及び読み出し回路１２６の
動作は、ＳＨＦＴＣＬＫ信号を発生するシフト・クロッ
ク回路１３０によって制御される。ＳＨＦＴＣＬＫ信号
に応答して、書き込み回路１２４は入出力バス１３２か
らのデータを共用データ・バス１２８に供給し、読み出
し回路１２６は共用データ・バス１２８からのデータを
入出力バス１３２に結合する。データは、いくつものデ
ータ入出力１３４の入出力バス１３２上を入出力させら
れる。

【０００８】図１のＲＡＭ１００のアーキテクチャは、
「先取り」アーキテクチャと呼ばれる。先取りアーキテ
クチャは、多数のデータ・ビットの組を一度に或る１つ
のアレーから読み出し、かつ１組ずつ次々に順序に出力
することができるアーキテクチャである。例えば、８ビ
ット先取りアーキテクチャでは、各データ出力毎に、８
ビットが或る１つのメモリ・バンクから読み出されて、
出力されるように利用可能とされる。換言すれば、（８
ビット先取りを含む）図１の場合には、読み出し動作
は、データの１２８ビットを初期的に検索する。次い
で、このデータを１６ビットずつの８組にして出力する
ことができる。先取りアーキテクチャは、「バースト」
モードＲＡＭに特に有利であり得る。バースト・モード
ＲＡＭでは、一連続のアドレスが単一アドレスを印加す
ることによってアクセスされる。先取りアーキテクチャ
を利用することによって、バースト列に必要とされる全
てのビットが１読み出し動作で以て利用可能とされて、
メモリ・バンクを多数回アドレスする必要を回避する。

【０００９】図１のＲＡＭ１００は先取りアーキテクチ
ャであるから、共用データ・バス１２８は、先取りの寸
法に等価な倍数だけ入出力バス１３２より広い。例え
ば、もし入出力バス１３２が１６ビット幅であったと
し、かつＲＡＭ１００が８ビット先取りを用意していた
ならば、共用データ・バス１２８は１２８ビット幅であ
ることになる。更に、８の先取りされたビットを記憶す
るためにデータ入出力と関連した８ビット・ラッチ回路
が存在することになる。データは、いくつものＳＨＦＴ
ＣＬＫ信号に応答してラッチから順序に出力されること
になる。

【００１０】先取りアーキテクチャは、データをメモリ
・バンクに書き込む際の速度及び効率を向上するに当た
ってまた使用することができる。例えば、各データ入出
力は、８データ入力ラッチを含むことができる。書き込
み動作では、各入出力毎に、８データ・ビットを順序に
挿入することができる。いったんデータ入力ラッチの全
てがデータを含むと、単一内部書き込み機能が全ての保
持されたデータ・ビットを同時に書き込むことができ
る。例えば、図１のＲＡＭ１００では、書き込み回路１
２４は、１２８ラッチを含むことができる。１６ビット
ずつの８組をそれらのラッチ内へ順序に挿入し、次い
で、１２８共用データ線に沿ってメモリ・バンク内に書
き込むことができる。

【００１１】図２は、ＲＡＭ１００の１変形についての
書き込み動作を示す。図２は、従来の「非ポスト形（ｎ
ｏｎ−ｐｏｓｔｅｄ）」書き込み動作及び後続読み出し
動作を示す。用語、非ポスト形書き込み動作は、「ポス
ト形（ｐｏｓｔｅｄ）」書き込みから明確に区別されて
使用されるものであって、下に詳細に説明する。図２
は、クロック信号ＣＬＫ、列アドレス・ストローブ信号
ＣＡＳ＿、書き込み信号Ｗ＿、バンク選択表示ＢＡＮＫ
ＳＥＬ、及びデータ入出力上のデータの型式の記述
（ＤＡＴＡ）を含む。

【００１２】図２と関連して図１を参照すると、注意す
るのは、ＣＡＳ＿信号及びＷ＿信号が命令バス１２２上
の命令デコーダ１２０で受け取られることである。更に
注意するのは、図２の例は、図解が余り大きくならない
ように（８ビット先取りに対立するものとして）４ビッ
トの先取りの場合を示す。すなわち、書き込み動作の場
合、各データ入出力上に、異なるデータ・ビットが４逐
次サイクルに挿入され、その後、全て４つのビットがメ
モリ・バンクに並列に書き込まれる。同様に、読み出し
動作の場合、４つのデータ・ビットが各入出力毎に並列
に読み出され、次いで、逐次クロック・サイクルに、１
つずつ、順序に出力される。云うまでもなく、８ビット
先取りアーキテクチャは、データを挿入し及び読み出す
ために８クロック・サイクルを含むことができる。

【００１３】また注意する重要なことは、先取り動作に
よって読み出されたデータ全てが供給されなくてもよい
ことである。もし先取りされたデータ・ビットのうちの
１組だけを読み出すことになっているならば、ＳＨＦＴ
ＣＬＫ信号は先取りによって供給されたビットの多数の
組のうちの適当な組を結合することになる。先取り機能
の同じ態様が書き込み動作にまた適用する。

【００１４】時刻ｔ０に、ＣＡＳ＿信号がＣＬＫ信号の
立ち上がり縁で低レベルへ指向し、メモリ・バンク列ア
クセス動作を開始させる。云うまでもなく、時刻ｔ０に
先立ち、（命令バス１２２上にまた受け取られた）行ア
ドレス・ストローブ信号ＲＡＳ＿が先に低レベルへ遷移
しており、その結果、行バッファ１０８が多重化バス１
１８上の行アドレスを受け取る。行アドレスに応答し
て、行アドレス情報が行デコーダ１０６ａ〜１０６ｎに
供給される。行デコーダ１０６ａ〜１０６ｎは、立ち代
わって、メモリ・バンク１０２ａ〜１０２ｎの少なくと
も１つ内の行を選択する。

【００１５】時刻ｔ０にまた、Ｗ＿信号が低レベルへ指
向し、列アクセス動作が書き込み動作であることを表示
する。書き込み動作の開始で、ＳＴＯＲＥ信号が活性化
され、かつ多重化バス１１８上の列アドレスがアドレス
・ラッチ１１６内に保持される。書き込み動作の開始に
続いて、ＲＡＭ１００がその中で動作しているシステム
は、時刻ｔ０に続く４つの逐次クロック・サイクルに各
入出力に入力データを供給する。

【００１６】時刻ｔ１に、入力データの最終がデータ入
出力１３４に供給される。この時点で、「内部」書き込
み機能が起こる。すなわち、入力データがＲＡＭ１００
の周辺のラッチに保持されるかもしれない間に、そのデ
ータはメモリ・バンク１０２ａ〜１０２ｎの少なくとも
１つに書き込まれる必要がなおある。それゆえ、時刻ｔ
１に、ＷＲＩＴＥ信号が活性化される。ＷＲＩＴＥ信号
が活性化されると、アドレス・ラッチ１１６からの保持
された列アドレスが列デコーダ１０６ａ〜１０６ｎに結
合され、これが共用データ・バス１２８とメモリ・バン
ク１０２ａ〜１０２ｎの１つとの間に経路を用意する。
図２の特定例で、バンク０、すなわち、１０２ａは入力
データを受け取る。

【００１７】図２の非ポスト形書き込み動作に読み出し
動作が直ちに続く。しかしながら、共用データ・バス１
２８は書き込み回路１２４からの保持されたデータをメ
モリ・バンク０、すなわち、１０２ａに書き込むために
必要であるから、内部書き込み機能が起こっている間は
読み出し動作は起こることができない。それゆえ、読み
出し動作が起こるためには、出力データがメモリ・バン
ク１０２ａ〜１０２ｎから読み出し回路１２６へ流れる
ように、メモリ・バンクに書き込まれつつある入力デー
タを共用データ・バス１２８からクリアしなければなら
ない。

【００１８】時刻ｔ２に、データがメモリ・バンク０、
すなわち、１０２ａに成功裡に書き込まれてしまってお
り、かつその次の読み出し動作はＣＡＳ＿信号が低レベ
ルへ遷移することによって開始される。同時に、第２列
アドレスが多重化アドレス・バス１１８に供給される。
図２の特定例で、第２列アドレスがメモリ・バンク１、
すなわち、１０２ｂにアクセスする。Ｗ＿信号が時刻ｔ
２に高レベルであるから、ＣＡＳ＿信号が結果的に読み
出し動作を起こす。読み出し動作の開始で、命令デコー
ダ１２０によって発生されたＲＥＡＤ信号が高レベルへ
指向し、かつ（アドレス・ラッチ１１６内に保持された
アドレスに対比するものとして）多重化バス１１８から
の列アドレスが列バッファ１１２によって列デコーダ１
０６ａ〜１０６ｎに結合される。読み出し動作の開始と
データ入出力１３４にデータが実際に現れるのとの間に
（「待ち時間（ｌａｔｅｎｃｙ）」と呼ばれる）或る遅
延がある。それゆえ、時刻ｔ２に開始された読み出し動
作によってアクセスされたデータは、時刻ｔ３にデータ
入出力１３４に現れ始める。

【００１９】時刻ｔ４で、内部読み出し動作が完了す
る。時刻ｔ５で、先取りされたデータ・ビットの最終が
データ入出力から出力される。

【００２０】注意するのは、時刻ｔ０とｔ１との間の、
図１の非ポスト形書き込み読み出し組合わせ動作では、
入力データ・ビットがＲＡＭ１００に供給されつつある
際に、システム・バスが活性であることである。これら
の同じ線に沿って、出力データ・ビットがＲＡＭ１００
によって供給されつつある際に、時刻ｔ３とｔ５との間
でシステム・バスがまた活性である。しかしながら、シ
ステム・バスはＲＡＭ１００が後続の読み出し動作を開
始する前に内部書き込み動作を実行するのを待機しなけ
ればならないので、システム・バスは時刻ｔ１とｔ２と
の間では遊休している。これが、バック・ツー・バック
（ｂａｃｋ−ｔｏ−ｂａｃｋ）非ポスト形書き込み及び
読み出し組み合わせ動作間にタイミング「ギャップ」を
導入して、ＲＡＭ１００の帯域幅を縮小させる。

【００２１】図３は、書き込み読み出し動作の第２型式
を示す。図３は、「ポスト形（ｐｏｓｔｅｄ）」読み出
し動作及び後続読み出し動作を示す。ポスト形書き込み
動作は、入力データを受け取りかつ記憶し、かつデータ
をメモリ・バンクに直ちに書き込むのではなく、内部書
き込み機能を、後により都合のよい時間に、実行するこ
とを講じる。図３は、図２と同じ信号、すなわち、ＣＬ
Ｋ信号、ＣＡＳ＿信号、Ｗ＿信号、ＢＡＮＫＳＥＬ表
示、及びデータ入出力におけるデータの型式の記述（Ｄ
ＡＴＡ）を含む。図３は、また４ビット先取り動作を示
す。

【００２２】図１と関連して図３を参照すると、時刻ｔ
０と時刻ｔ１との間で、ポスト形書き込み動作が図２と
関連して説明された非ポスト形書き込み動作と同じよう
にして起こる。列アドレスが活性ＳＴＯＲＥ信号によっ
てアドレス・ラッチ１１６に保持される。

【００２３】図３のポスト形書き込み動作は、内部書き
込み機能が時刻ｔ１に起こらないと云う点で図２の非ポ
スト形の例と相違している。代わりに、ＲＡＭ１００
は、その次の読み出し動作を直ちに実行するために利用
可能である。それゆえ、時刻ｔ１に、ＷＲＩＴＥ信号は
活性でなく、かつ内部書き込み機能は起こらない。更
に、入力データが書き込み回路１２４内に置かれたラッ
チにこの場合保持されているので、共用データ・バス１
２８は自由であり、かつＣＡＳ＿信号が低レベルへ遷移
して直ちに読み出し動作を開始させる。図２の場合のよ
うに、読み出し動作では、第２列アドレスは列バッファ
１１２によって列デコーダ１０６ａ〜１０６ｎに結合さ
れ、かつ待ち時間のゆえに、出力データは時刻ｔ２にデ
ータ入出力に現れ始める。

【００２４】時刻ｔ３に、内部読み出し動作が完了す
る。時刻ｔ４に、先取りされたデータ・ビットの最終が
データ入出力から出力される。

【００２５】時刻ｔ４に、システム・バスが活性でない
と想定する。なんら更に命令バス１２２の活動がないと
すると、ＷＲＩＴＥ信号は、活性へ、すなわち、高レベ
ルへ指向し、内部書き込み機能を開始させる。アドレス
・ラッチ１１６内に記憶されたアドレスは列デコーダ１
０６ａ〜１０６ｎに結合され、かつ書き込み回路１２４
内に記憶された入力データは適当なメモリ・バンク１０
２ａ〜１０２ｎに結合される。内部書き込み機能は、時
刻ｔ５に完了する。

【００２６】注意するのは、図３によって示されたポス
ト形書き込み読み出し組み合わせ動作は、書き込み動作
に続く「無ギャップ」読み出し動作の可能性をもたらす
ことである。すなわち、ポスト形書き込みを利用するこ
とによって、（図２の時刻ｔ１とｔ２との間に示され
た）非ポスト形書き込み動作での内部書き込み機能に必
要とされたタイミング・ギャップを除去することができ
る。これが、図２の非ポスト形書き込みの場合のそれを
超えてＲＡＭ１００の帯域幅を増大させる。もちろん、
内部書き込み機能自体は、除去されるのではなく、より
都合の良い時刻まで単に延期される。それゆえ、図３の
ポスト形書き込み読み出しの場合、読み出し動作に続く
或る時間（図３に時間ｔ４〜ｔ５として示されている）
が書き込み動作を完了するために与えられる必要がある
ことを明記しなければならない。

【００２７】

【発明が解決しようとする課題】上に説明したポスト形
書き込み読み出し動作によって提供される利点にかかわ
らず、計算装置を可能な限り高速で動作させたいと云う
全面的希望が計算システム構成要素の設計に当たって引
き続き主要な動機要因である。したがって、上に記載し
た例を超えてＲＡＭ帯域幅を少しでも更に増大すること
は、技術をこの重要な目標に向けてなお発展させること
になる。

【００２８】

【課題を解決するための手段】本発明の好適実施例によ
れば、ＲＡＭは複数のメモリ・バンクを含む。各メモリ
・バンク内のデータは、共用局所入出力バスによって関
連した局所読み出し書き込み回路に結合される。共用局
所入出力バスは、大域読み出しバスと大域書き込みバス
とに分離されている大域バスに結合されている。読み出
し書き込み回路は、大域書き込みバス上に供給されたデ
ータを記憶する入力データ・ラッチを含む。

【００２９】１つのメモリ・バンクへの書き込み動作に
他のメモリ・バンクからの読み出し動作が続くとき、大
域読み出し書き込み回路は、データが大域読み出しバス
から読み出されつつあるのと同時に、内部書き込み機能
を大域書き込みバスに沿って起こさせる。この能力は、
ほとんどのライト・フォロウド・バイ・リード（ｗｒｉ
ｔｅ−ｆｏｌｌｏｗｅｄ−ｂｙ−ｒｅａｄ）動作が無ギ
ャップであるだけでなく、ポスト形書き込み動作を完了
するために遊休システム・バス時間が或る後の期間にな
って必要となることがないので、ＲＡＭの帯域幅を増大
する。

【００３０】本発明の好適実施例の他の態様によれば、
書き込み動作に同じメモリ・バンク内の同じメモリ・ア
ドレスからの読み出し動作が続くとき、書き込み機能及
び読み出し動作は、関連した局所読み出し書き込み回路
によって同時に遂行することができる。

【００３１】本発明の好適実施例の他の態様によれば、
ＲＡＭは同期ＲＡＭである。

【００３２】本発明の好適実施例の他の態様によれば、
ＲＡＭは先取りアーキテクチャを有する。

【００３３】本発明の好適実施例の他の態様によれば、
ＲＡＭはダイナミックＲＡＭ（以下、ＤＲＡＭ）であ
り、かつ多重化アドレス・バスを含む。

【００３４】

【発明の実施の形態】本発明の好適実施例は、同期ＤＲ
ＡＭであり、このＤＲＡＭは印加されたアドレス及び種
々の制御信号に応答してデータを記憶し及び検索する。
このＤＲＡＭは、「１６単位（ｂｙｓｉｘｔｅｅ
ｎ）」構成（ｃｏｎｆｉｇｕｒａｔｉｏｎ）であり、そ
れであるから並列に１６ビットの読み出し動作又は書き
込み動作を行う。更に、このＤＲＡＭは、８ビット先取
りアーキテクチャを有し、それゆえ、各メモリ・アクセ
ス毎に、各データ入出力に対して並列に８ビットがアク
セスされる。

【００３５】図４は、全体参照符号４００によって指示
されている本発明の好適実施例のＤＲＡＭを示す。好適
実施例のＤＲＡＭ４００は、いくつものメモリ・バンク
４０２ａ〜４０２ｎを含み、これらの各々が２つのメモ
リ・セル・アレー（図示されていない）を含む。これら
のアレー内のメモリ・セルは、相当する行デコーダ４０
４ａ〜４０４ｎ及び相当する列デコーダ４０６ａ〜４０
６ｎによってアクセスされる。云うまでもなく、行デコ
ーダ４０４ａ〜４０４ｎ及び列デコーダ４０６ａ〜４０
６ｎは、各々、単一ブロックによって図４に表される
が、各デコーダはＤＲＡＭ４００上の異なる物理的位置
に配置された２つ以上のデコーダ回路を含むことができ
る。

【００３６】アドレス情報は、行アドレス・バス４０８
によって行デコーダ４０４ａ〜４０４ｎに供給され、か
つ列アドレス・バス４１０ａ〜４１０ｎによって列デコ
ーダ４０６ａ〜４０６ｎに供給される。好適実施例のＤ
ＲＡＭ４００では、外部アドレス・バス（図示されてい
ない）から導出されたアドレス情報は、多重化アドレス
・バス４１２上に受け取られる。行アドレス情報は、行
アドレス・バッファ４１４によって多重化アドレス・バ
ス４１２から行アドレス・バス４０８に結合される。列
アドレス情報は、列アドレス・バッファ４１８によって
列アドレス・バス４１０ａ〜４１０ｎに供給される。列
アドレス情報は、多重化アドレス・バス４１２又はアド
レス・ラッチ４２０から発することができる。アドレス
・ラッチ４２０は、多重化アドレス・バス４１２に結合
され、かつＳＴＯＲＥ信号に応答して、多重化アドレス
・バス４１２からのアドレス情報を保持することができ
る。

【００３７】アドレス・ラッチ４２０は比較回路を更に
含み、比較回路は保持されたアドレスを多重化アドレス
・バス４１２上の現在アドレスと比較する。これら２つ
のアドレスが同じである場合には、アドレス・ラッチ４
２０は、正則（ｒｅｇｕｌａｒ）読み出し信号ＲＥＧＲ
ＥＡＤを活性化する。

【００３８】各メモリ・バンク４０２ａ〜４０２ｎの列
デコーダ４０６ａ〜４０６ｎは、関連した局所入出力バ
ス４２２ａ〜４２２ｎを有する。局所入出力バス４２２
ａ〜４２２ｎの各々は、共用されて、関連した列デコー
ダ４０６ａ〜４０６ｎ内へのデータ入力経路、及び関連
した列デコーダ４０６ａ〜４０６ｎからのデータ出力経
路を用意する。

【００３９】好適実施例のＤＲＡＭ４００は各メモリ・
バンク４０２ａ〜４０２ｎに対して局所的である共用局
所入出力バス４２２ａ〜４２２ｎを実現すると共に、好
適実施例のＤＲＡＭ４００はメモリ・バンク４０２ａ〜
４０２ｎによって共用される大域入出力バスを更に含
む。更にまた、好適実施例のＤＲＡＭ４００の大域入出
力バスは、共用されないで、代わりに、分離大域書き込
みバス４２４及び分離大域読み出しバス４２６を含む。
大域書き込みバス４２４及び大域読み出しバス４２６の
寸法は、局所入出力バス４２２ａ〜４２２ｎの寸法と等
価である。好適実施例のＤＲＡＭ４００は先取りアーキ
テクチャを有するから、大域入出力バスの寸法はＤＲＡ
Ｍ入出力の寸法に先取りビットの数を乗じたもの（すな
わち、１６×８）と等価である。

【００４０】好適実施例のＤＲＡＭ４００は、関連した
共用局所入出力バス４２２ａ〜４２２ｎによって各列デ
コーダ４０６ａ〜４０６ｎに結合された局所読み出し書
き込み回路４２８ａ〜４２８ｎを更に含む。局所読み出
し書き込み回路４２８ａ〜４２８ｎは、いくつもの機能
にサービスする。第１に、書き込み機能では、各局所読
み出し書き込み回路４２８ａ〜４２８ｎは、大域書き込
みバス４２４上のデータをその関連した局所入出力バス
４２２ａ〜４２２ｎに結合する。第２に、読み出し機能
では、各局所読み出し書き込み回路４２８ａ〜４２８ｎ
は、その関連した局所入出力バス４２２ａ〜４２２ｎ上
のデータを大域読み出しバス４２６に結合する。第３
に、各局所読み出し書き込み回路４２８ａ〜４２８ｎ
は、大域書き込みバス４２４上に現れているデータを保
持する能力を有する。

【００４１】データは、書き込みバッファ４３２及び書
き込みマルチプレクサ（以下、ＭＵＸ）４３４によって
データ入出力４３０から大域書き込みバス４２４上に置
かれる。同様にして、大域読み出しバス４２６上のデー
タが、読み出しＭＵＸ４３６及び読み出しバッファ４３
８によってデータ入出力４３０に結合される。

【００４２】図４を再び参照すると、ＤＲＡＭ４００に
対する種々のタイミング信号及び制御信号が命令デコー
ダ４４０によって発生される。命令デコーダ４４０は、
多重化アドレス・バス４１２上のアドレス情報、命令バ
ス４４４上の命令情報、及び同期クロック信号ＣＬＫを
受け取る。命令バス４４４は、行アドレス・ストローブ
信号ＲＡＳ＿、列アドレス・ストローブ信号ＣＡＳ＿、
及び書き込み信号Ｗ＿を含むことがある。種々の入力に
応答して、命令デコーダ４４０は、ＳＴＯＲＥ信号、Ｒ
ＥＡＤ信号、ＯＴＨＥＲ信号、及びいくつものバンク活
性信号（ＢＡＮＫ０〜ｎ）を供給する。

【００４３】ＳＴＯＲＥ信号は、書き込み動作の開始で
活性である。ＲＥＡＤ信号は、読み出し動作の開始で活
性である。ＯＴＨＥＲ信号は、好適実施例のＤＲＡＭ４
００がメモリ・バンク４０２ａ〜４０２ｎをアクセスす
ることに係わらない、読み出し又は書き込み以外の機能
を実行中であることを表示する。ＢＡＮＫ０〜ｎ信号
は、特定メモリ・バンク４０２ａ〜４０２ｎが読み出し
動作又は書き込み動作によってアクセスされつつあると
きこのことを表示する。

【００４４】命令デコーダ４４０はまた、ＣＯＬＩＮＩ
Ｔ信号及びＩＣＬＫ信号を発生する。ＣＯＬＩＮＩＴ信
号は、列アクセスの開始で活性である。それゆえ、先取
りアクセスの開始で、ＣＯＬＩＮＩＴ信号は活性であ
る。ＩＬＣＫ信号は、外部から印加されたシステム・ク
ロックＣＬＫと、全体的に、同期している。

【００４５】好適実施例のＤＲＡＭ４００内の書き込み
動作を制御する信号は、書き込み制御回路４４６によっ
て発生される。書き込み回路４４６は、命令デコーダ４
４０からＳＴＯＲＥ信号、ＲＥＡＤ信号、ＯＴＨＥＲ信
号、及びＢＡＮＫ０〜ｎ信号を受け取る。更に、書き込
み制御回路４４６はまた、アドレス・ラッチ４２０から
ＲＥＧＲＥＡＤ信号を受け取る。種々の入力信号に応答
して、書き込み制御回路４４６は、書き込み機能信号、
すなわち、ＷＲＩＴＥ信号及び（ＷＲＩＴＥ０〜ｎとし
て示された）いくつものバンク書き込み信号を発生す
る。各バンク書き込み信号ＷＲＩＴＥ０〜ｎは、メモリ
・バンク４０２ａ〜４０２ｎの１つ及びそれに関連した
読み出し書き込み回路４２８ａ〜４２８ｎに対応する。

【００４６】図４の特定実施例で、ＣＯＬＩＮＩＴ信号
及びＩＣＬＫ信号は、シフト・レジスタ・クロック回路
４４８によって受け取られ、この回路はＳＨＦＴＣＬＫ
信号の集合を発生する。ＳＨＦＴＣＬＫ信号は、先取り
の各ビットに対応するクロック信号を供給する。ＳＨＦ
ＴＣＬＫ信号の各々は、異なるクロック・サイクルに活
性であり、読み出し動作では先取りされた出力データ・
ビットを好適実施例のＤＲＡＭ４００からクロック出力
するのを可能とし、又は書き込み機能では入力データ・
ビットを好適実施例のＤＲＡＭ４００内へクロック入力
するのを可能とする。

【００４７】図５は、図４と関連して、書き込み動作及
び後続読み出し動作の例をタイミング線図で示す。この
動作は、好適実施例のＤＲＡＭ４００によればポスト形
書き込み動作を利用する。アドレスされた特定記憶場所
に従って、好適実施例のＤＲＡＭ４００は、バック・ツ
ー・バック書き込み及び読み出し組み合わせ動作を実行
することができ、内部書き込み機能（データのメモリ・
バンク内への書き込み）が読み出し動作と同時に起こ
る。

【００４８】図５は、クロック信号ＣＬＫ、列アドレス
・ストローブ信号ＣＡＳ＿、書き込み信号Ｗ＿、バンク
活性化表示信号ＢＡＮＫＳＥＬ、及びデータ入出力４
３０におけるデータの型式の記述（ＤＡＴＡ）を示す。
好適実施例のＤＲＡＭ４００は８ビット先取りアーキテ
クチャを示すが、図５の例は、書き込み動作では（８に
対比するものとして）データの４ビットが順序に入力さ
れ、かつ読み出し動作では（８ビットに対比するものと
して）データの４ビットが順序に出力される場合を示
す。

【００４９】初期的に、行アドレスが多重化アドレス・
バス４１２に印加されかつ行アドレス・バッファ４１４
によって受け取られる。行アドレス・バッファ４１４
は、行選択情報を行アドレス・バス４０８へ印加する。
メモリ・バンクが活性化されている場合には、そのメモ
リ・バンク内の１つ以上の語線が高レベルへ駆動され、
かつデータがそのメモリ・バンク内のビット線に結合さ
れる。図５の例では、第１メモリ・バンク４０２ａが時
刻ｔ０に先立ち活性化されると想定する。したがって、
ＢＡＮＫ０信号が高レベルである。

【００５０】時刻ｔ０で、列アクセス動作は、ＣＡＳ＿
信号が低レベルへ遷移することによって開始される。同
時に、Ｗ＿信号がまた低レベルであって、列アクセス動
作が書き込み動作であることを表示する。この時刻にま
た、多重化アドレス・バス４１２上のアドレスが行アド
レスから列アドレスへスイッチする。その動作は書き込
み動作であるから、ＳＴＯＲＥ信号は高レベルへ指向す
る。ＳＴＯＲＥ信号が高レベルであると、列アドレスが
アドレス・ラッチ４２０内に保持される。高レベルＳＴ
ＯＲＥ信号はまた、書き込みバッファ４３２、及び局所
読み出し書き込み回路４２８ａ〜４２８ｎ内の入力デー
タ・ラッチを使用可能とする。局所読み出し書き込み回
路４２８ａ〜４２８ｎのどれがデータを保持するかは、
関連したバンク４０２ａ〜４０２ｎが活性化されるかど
うかに依存する。図５の例では、書き込み動作は第１バ
ンク４０２ａ内へ行われ、それであるからＢＡＮＫ０信
号が高レベルであり、かつ局所読み出し書き込み回路４
２８ａ内のラッチが使用可能とされる。

【００５１】時刻ｔ０とｔ１との間で、一連続の入力デ
ータ・ビットがＣＬＫ信号と同期してデータ入出力４３
０に現れる。（高レベルＳＴＯＲＥ信号によって使用可
能とされた）書き込みバッファ４３２は、入力データ・
ビットの列をバッファし、かつこれらのビットの各組が
書き込みＭＵＸ４３４によって大域書き込みバス４２４
に結合される。入力データ・ビットが大域書き込みバス
４２４上で駆動されるに連れて、局所読み出し書き込み
回路４２８ａ内のデータ・ラッチが入力データを保持す
る。

【００５２】時刻ｔ１に、入力データの最終がメモリ・
バンク４０２ａと関連した読み出し書き込み回路４２８
ａ内に保持される。この時刻に、ＣＡＳ＿信号は、二度
目の低レベルへの遷移を行う。この２番目の遷移中、Ｗ
＿信号は高レベルであって、列アクセス動作が読み出し
動作であることを表示する。図５の例では、読み出し動
作はメモリ・バンク４０２ｂに向けられ、このバンクは
先行書き込み動作の際とは異なるメモリ・バンクであ
る。それゆえ、ＢＡＮＫ１信号が活性化され、かつＢＡ
ＮＫ０信号が不活性化される。ＣＡＳ＿信号の低レベル
への二度目の遷移に伴って、新列アドレスが多重化アド
レス・バス４１２へ印加される。

【００５３】読み出し動作の結果、ＲＥＡＤ信号が高レ
ベルへ指向する。高レベルＲＥＡＤ信号は、多重化アド
レス・バス４１２上の列アドレスを列バッファ４１８を
通して列デコーダ４０６ａ〜４０６ｎへ流れさせる。高
レベルＲＥＡＤ信号はまた、（書き込み動作が起こるこ
とになっている所の）先に保持されたアドレスを（読み
出し動作が起こることになっている所の）多重化アドレ
ス・バス４１２上の現在アドレスとまた比較させる。こ
の比較が、その読み出しアドレスとその書き込みアドレ
スとが同じであると表示する場合には、ＲＥＧＲＥＡＤ
信号が活性である。

【００５４】活性ＲＥＡＤ信号は、読み出し動作がそこ
から起こりつつあるバンクの局所読み出し書き込み回路
４２８ａ〜４２８ｎを更に活性化する。上に注意したよ
うに、図５の例では、読み出し動作は、メモリ・バンク
４０２ｂで起こる。したがって、共用入出力バス４２２
ｂと大域読み出しバス４２６との間の読み出し経路が局
所読み出し書き込み回路４２８ｂによって使用可能とさ
れる。この結果、先取りされたデータが列デコーダ４０
６ｂから大域読み出しバス４２６上に置かれる。最後
に、活性ＲＥＡＤ信号が読み出しバッファ４３８を使用
可能として、データ信号を読み出しＭＵＸ４３６からデ
ータ入出力４３０へ駆動させる。

【００５５】書き込みＭＵＸ４３４と同様にして、読み
出しＭＵＸ４３６は、ＳＨＦＴＣＬＫ信号に応答し、か
つ逐次クロック・サイクルに、先取りされた出力データ
の並列な組を読み出しバッファ４３８に結合する。それ
ゆえ、時刻ｔ１に、出力データがメモリ・バンク４０２
ｂから読み出されつつあり、かつ待ち期間（ｌａｔｅｎ
ｃｙｐｅｒｉｏｄ）の後、時刻ｔ３に、出力データが
データ入出力４３０に現れ始める。時刻ｔ５までに、全
てのデータがメモリ・バンク４０２ｂから出力される。

【００５６】上に説明した先行技術のポスト形読み出し
書き込み動作と異なり、好適実施例のＤＲＡＭ４００で
は、読み出しデータが大域読み出しバスを経由して１つ
のメモリ・バンクから読み出され始めるのと同時に、書
き込み動作中に先に保持されたデータを局所読み出し書
き込み回路から他のメモリ・バンク内に書き込むことが
できる。図５の特定例では、読み出し動作に対する列ア
ドレスが列デコーダ４０６ｂに（すなわち、ＢＡＮＫ
１、すなわち、４０２ｂに）印加される時刻ｔ５に、ア
ドレス・ラッチ４２０内に先に保持された（すなわち、
ＢＡＮＫ０、すなわち、４０２ａへの）書き込みアドレ
スが列デコーダ４０６ａに印加される。同時に、局所読
み出し書き込み回路４２８ａ内に先に保持された入力デ
ータがメモリ・バンク４０２ａ（ＢＡＮＫ１）に書き込
まれる。

【００５７】同時書き込み機能は、時刻ｔ１に高レベル
であるＷＲＩＴＥ信号によって完遂される。高レベルＷ
ＲＩＴＥ信号は、アドレス・ラッチ４２０内に保持され
たアドレスを列デコーダ４０６ａに結合して、共用入出
力線４２２ａとメモリ・バンク４０２ａとの間の経路を
使用可能とする。同時に、書き込み制御回路４４６がＷ
ＲＩＴＥ０信号を活性化して、局所読み出し書き込み回
路４２８ａ内の書き込み機能を使用可能とする。

【００５８】このようにして、好適実施例のＤＲＡＭ４
００は、内部書き込み機能が起こるにためにいくらか後
に遊休バス時間を必要とすることがない無ギャップ・ポ
スト形書き込み読み出し動作を行うことができる。これ
は、先行技術アプローチを超えてＤＲＡＭの帯域幅を増
大すると云う利点をもたらす。

【００５９】注意するのは、この有利な同時書き込み機
能及び読み出し動作が起こるためには、その動作が「異
バンク（ｄｉｆｆｅｒｅｎｔｂａｎｋ）」ライト・フ
ォロウド・バイ・リード動作でなければならないことで
ある。その動作は、書き込み動作が１つのメモリ・バン
クに対して行われる一方、読み出し動作が異なるメモリ
・バンクに対して行われるので、［異バンク動作」と呼
ばれる。これは、好適実施例のＤＲＡＭ４００の局所読
み出し書き込み回路４０６ａ〜４０６ｎの各々が同時に
そのそれぞれのメモリ・バンク４０２ａ〜４０２ｎ内の
２つ以上のアドレスにアクセスすることができないこと
に由来する。

【００６０】これと対照的に、「同バンク（ｓａｍｅ
ｂａｎｋ）」ライト・フォロウド・バイ・リード動作で
は、好適実施例のＤＲＡＭ４００は、読み出し動作中内
部書き込み動作を遂行しない。それゆえ、同じバンクに
対する場合には、好適実施例のＤＲＡＭ４００は、図３
に示されたように、全体的に機能することになる。書き
込み動作の開始で、入力データが局所読み出し書き込み
回路に保持される。読み出し動作の開始で、入力データ
が局所読み出し書き込み回路のラッチに保持されている
間に、読み出しデータが同じ局所読み出し書き込み回路
を通して出力される。いったん読み出し動作が完了する
と、同じ局所読み出し書き込み回路がそのメモリ・バン
クにデータを書き込む。

【００６１】しかしながら、「同バンク」の場合に例外
がある。例外は、「同バンク同アドレス（ｓａｍｅｂ
ａｎｋｓａｍｅａｄｄｒｅｓｓ）」の場合であっ
て、この場合には書き込み動作及び読み出し動作が同じ
メモリ・バンク内の同じアドレスに対して行われる。こ
の状況に対して、好適実施例のＤＲＡＭ４００は、図５
に示されたように（すなわち、「異バンク」ライト・フ
ォロウド・バイ・リード動作と同じように）応答する。
書き込み動作の開始で、入力データが局所読み出し書き
込み回路に保持される。読み出し動作の開始で、保持さ
れたデータが関連したメモリ・バンク内へだけでなく、
また大域読み出しバス上へ書き込まれる。それゆえ、
「同バンク同アドレス」の場合には、保持された入力デ
ータは、メモリ・バンクとデータ入出力４３０とに本質
的に同時に「書き込まれる」。

【００６２】図６は、好適実施例のＤＲＡＭ４００に使
用することができるアドレス・ラッチ４２０及び列アド
レス・バッファ４１８の概略ブロック図を示す。図６
は、アドレス・バス４１２を記載しており、このバスは
いくつものアドレス線Ａ０〜Ａｎを含んで示されてい
る。アドレス・ラッチ４２０は、各アドレス線Ａ０〜Ａ
ｎに対応するビット・ラッチ／比較器６００ａ〜６００
ｎを含んで示されている。各ラッチ／比較器６００ａ〜
６００ｎは、ＳＴＯＲＥ信号及びアドレス線Ａ０〜Ａｎ
の１つを受け取り、かつ保持されたアドレス・ビットＳ
Ａ０〜ＳＡｎ及び比較信号ＣＡ０〜ＣＡｎを供給する。
比較信号は、ＮＡＮＤゲートＧ６００内でＲＥＡＤ信号
とＮＡＮＤ論理演算される。ゲートＧ６００の出力は、
否定回路Ｉ６００によって反転されてＲＥＧＲＥＡＤ信
号を発生する。

【００６３】列アドレス・バッファ４１８は、いくつも
のアドレス・ビット・バッファ６０２ａ〜６０２ｎを含
んで示されている。各ビット・バッファ６０２ａ〜６０
２ｎは、アドレス線Ａ０〜Ａｎ、アドレス・ラッチ４２
０からの比較信号ＣＡ０〜ＣＡｎの１つ、ＲＥＡＤ信
号、及びＷＲＩＴＥ信号を受け取る。ビット・バッファ
６０２ａ〜６０２ｎは、アドレス・バス４１２からのア
ドレス信号、又はアドレス・ラッチ４２０からの保持さ
れたアドレス信号を、高レベルバンク活性信号ＢＡＮＫ
０〜ｎに従って、種々の列アドレス・バス４１０ａ〜４
１０ｎに結合する。それゆえ、ビット・バッファ６０２
ａ〜６０２ｎは群に分割され、各群が異なるバンク活性
信号ＢＡＮＫ０〜ｎに結合される。図６の特定例では、
ＢＡＮＫ０信号によって制御されるビット・バッファ６
０２ａ０〜６０２ｎ０は、アドレス信号を列アドレス・
バス４１０ａに結合する。ＢＡＮＫ１信号によって制御
されるビット・バッファ６０２ａ１〜６０２ｎ１はアド
レス信号を列アドレス・バス４１０ｂに結合し、及びＢ
ＡＮＫｎ信号によって制御されるビット・バッファ６０
２ａｎ〜６０２ｎｎはアドレス信号を列アドレス・バス
４１０ｎに結合する。

【００６４】保持された列アドレスＳＡ０〜ＳＡｎ又は
現在列アドレスＡ０〜Ａｎが列アドレス・バス４１０ａ
〜４１０ｎに結合されるかどうかは、ＲＥＡＤ信号及び
ＷＲＩＴＥ信号によって決定される。ＲＥＡＤ信号が活
性である場合には、多重化アドレス・バス４１２上の現
在アドレスがアドレス・バス４１０ａ〜４１０ｎの１つ
に結合される。ＷＲＩＴＥ信号が活性である場合には、
保持されたアドレスＳＡ０〜ＳＡｎが列アドレス・バス
４１０ａ〜４１０ｎに結合される。

【００６５】図７は、好適実施例のＤＲＡＭ４００に使
用することができるビット・ラッチ／比較器６００ｎの
概略回路図を示す。云うまでもなく、参照符号６００ｎ
はビット・ラッチ／比較器６００ｎに対して使用される
が、この参照符号は図６に表されたビット・ラッチ／比
較器のどれをも代表することを意図している。それゆ
え、図７の参照符号の末尾に文字「ｎ」を使用すること
によって、範囲「ａ」〜「ｎ」にある文字のどれをも代
表することを意図している。ビット・ラッチ／比較器６
００ｎは、ＳＴＯＲＥ信号を受け取る記憶信号入力ノー
ド７００を含む。ＳＴＯＲＥ信号は、否定回路Ｉ７００
によって反転されてＳＴＯＲＥ＿信号を発生する。ＳＴ
ＯＲＥ信号及びその反転ＳＴＯＲＥ＿信号は、アドレス
信号をビット・ラッチ／比較器６００ｎに保持するため
に使用される。アドレス入力７０２は、アドレス信号Ａ
ｎを受け取り、かつ転送ゲートＴ７００によって入力ラ
ッチ・ノード７０４に結合される。入力ラッチ・ノード
７０４における論理値が転送ゲートＴ７０２と直列に配
置された１対の否定回路Ｉ７０２及びＩ７０４によって
保持される。入力ラッチ・ノード７０４は、他の転送ゲ
ートＴ７０４によって出力ラッチ・ノード７０６に結合
される。入力ラッチ・ノード７０４と同じようにして、
出力ラッチ・ノード７０６における論理値が転送ゲート
Ｔ７０６及び２つの否定回路Ｉ７０６とＩ７０８との直
列接続によって保持される。出力ラッチ・ノード７０６
は、保持されたアドレス・ビットＳＡｎを供給する。

【００６６】ビット・ラッチ／比較器６００ｎは、２入
力排他的ＮＯＲゲートＧ７００を更に含む。ゲートＧ７
００の１つの入力は、アドレス入力７０２に結合され
る。他の入力は、入力ラッチ・ノード７０４に結合され
る。ゲートＧ７００の出力は、比較信号ＣＡｎである。
それゆえ、排他的ＮＯＲゲートＧ７００は、現在列アド
レス・ビットと保持された列アドレス・ビットとを比較
し、かつ、出力として高レベルＣＡｎ信号を供給するこ
とによって、現在アドレス・ビットと保持されたアドレ
ス・ビットとが同じであると云う表示を与えるようにサ
ービスする。

【００６７】動作に当たって、アドレス信号は、アドレ
ス入力７０２に現れる。書き込み動作に先立ち、ＳＴＯ
ＲＥ信号が低レベルであり、それであるから、ゲートＴ
７００及びＴ７０６がオフであり、かつ転送ゲートＴ７
０２及びＴ７０４がオンである。この状態で、アドレス
信号は入力ラッチ・ノード７０４に保持されるのを禁止
される。書き込み動作が開始すると、ＳＴＯＲＥ信号は
高レベルへ指向する。転送ゲートＴ７００及びＴ７０６
がターン・オンしかつアドレス入力におけるアドレス信
号が入力ラッチ・ノード７０４に結合される。転送ゲー
トＴ７０２はオフであって、アドレス信号が保持される
のを禁止し、かつ転送ゲートＴ７０４がオフであって、
アドレス信号が出力ラッチ・ノード７０６に結合される
のを禁止する。ＳＴＯＲＥ信号が低レベルへ遷移する
と、転送ゲートＴ７００及びＴ７０６がもう一度ターン
・オフし、かつ転送ゲートＴ７０２及びＴ７０４がオン
である。転送ゲートＴ７０２がオンであると、アドレス
信号は入力ラッチ・ノード７０４に保持される。更に、
転送ゲートＴ７０４がオンであると、入力ラッチ・ノー
ド７０４で保持された信号が出力ノード７０６にまた供
給される。このようにして、１アドレス・ビットを保持
しかつ拘束できる一方、他のアドレスがアドレス入力７
０２に現れる。

【００６８】いったんＳＴＯＲＥ信号が高レベルへ指向
した上で低レベルへ復帰し、かつ第２列アドレスが多重
化バス４１２に印加されると、現在アドレス・ビットが
アドレス入力７０２に現れ、かつ保持されたアドレス・
ビットが出力ラッチ・ノード７０６に現れる。これら２
つの値が異なる場合には、ゲートＧ７００は低レベル比
較ビット信号ＣＡｎを供給する。しかしながら、もし現
在アドレス・ビットと保持されたアドレス・ビットとが
同じである（これは、初期書き込みアドレス・ビットが
その次の読み出しアドレス・ビットと同じであることを
表示することができる）ならば、ゲートＧ７００の出力
は高レベル比較ビットＣＡｎを供給する。

【００６９】図８は、好適実施例のＤＲＡＭ４００に使
用することができるビット・バッファ６０２ｎの概略回
路図を示す。図７の場合のように、図８で参照符号の末
尾に文字「ｎ」を使用することによって、図６における
指示「ａ」〜「ｎ」のどれをも代表することを意図して
いる。ビット・バッファ６０２ｎは第１経路入力８００
を含み、この経路は現在アドレス・ビットＡｎを受け取
るためにアドレス・バス線に結合される。第２経路入力
８０２はアドレス線と関連した保持されたアドレス・ビ
ットＳＡｎを受け取る。第１経路入力８００は、転送ゲ
ートＴ８００によってビット・バッファ出力８０４に結
合される。同様に、第２経路入力８０２は、他の転送ゲ
ートＴ８０２によってビット・バッファ出力８０４に結
合される。転送ゲートＴ８００は、ＮＡＮＤゲートＧ８
００と否定回路Ｉ８００との組み合わせによって使用可
能とされる。ゲートＧ８００は、入力としてバンク活性
化信号ＢＡＮＫｎ及びＲＥＡＤ信号を受け取る。ゲート
Ｇ８００の出力は、転送ゲートＴ８００のｐチャネルＭ
ＯＳデバイス、及び否定回路Ｉ８００の入力に結合され
る。否定回路Ｉ８００の出力は、転送ゲートＴ８００の
ｎチャンルＭＯＳデバイスを駆動する。他の転送ゲート
Ｔ８０２は、類似の第２ＮＡＮＤゲートＧ８０２と否定
回路Ｉ８０２との組み合わせによって使用可能とされ
る。しかしながら、入力としてＲＥＡＤ信号を受け取る
ゲートＧ８００と異なり、ゲートＧ８０２は、入力とし
てＷＲＩＴＥ信号を受け取る。

【００７０】ＢＡＮＫｎ信号及びＲＥＡＤ信号が高レベ
ルであって、読み出し動作がビット・バッファ６０２ｎ
と関連したメモリ・バンクで起こりつつあることを表示
する場合には、転送ゲートＴ８００が使用可能とされ、
かつ現在アドレス・ビットＡｎが列デコーダに供給され
る。対照的に、ＢＡＮＫｎ信号が高レベルである一方、
ＷＲＩＴＥ信号が高レベルである場合には、転送ゲート
Ｔ８０２が使用可能とされ、かつ保持されたアドレス・
ビットＳＡｎが列デコーダに供給される。

【００７１】図９は、全体参照符号９００によって指示
された局所１ビット読み出し書き込み経路の概略回路図
を示す。図７及び８と同様に、図９で参照符号の末尾に
文字「ｎ」を使用することによって、指示「ａ」〜
「ｎ」のどれをも代表することを意図している。図９に
示された多数の読み出し書き込み経路９００は、図４に
４２８ａ〜４２８ｎとして示された局所読み出し書き込
み回路を形成するために並列に配置することができる。
例えば、１６×８幅大域読み出しバス４２６及び１６×
８幅書き込みバス４２４を共用１６×８幅局所入出力バ
ス４２２ａ〜４２２ｎに結合するために、１２８のこの
ような経路９００が並列に配置される。

【００７２】各読み出し書き込み経路９００は、大域書
き込みバス４２４の１つの線及び大域読み出しバス４２
６の１つの線に結合されて示されている。大域書き込み
バス４２４は、局所書き込みラッチ９０２に結合されて
いる。局所書き込みラッチ９０２は、転送ゲートＴ９０
０によって大域書き込みバス４２４の線に結合されてい
る第１ラッチ・ノード９０４を含んで示されている。デ
ータ値は、２つの否定回路Ｉ９００とＩ９０２との直列
接続及び第２転送ゲートＴ９０２によって形成されたラ
ッチング帰還経路によって第１ラッチ・ノード９０４に
保持される。第１ラッチ・ノード９０４は、第３転送ゲ
ートＴ９０４によって第２ラッチ・ノード９０６に結合
される。データは、他の２つの否定回路Ｉ９０４とＩ９
０６との直列接続及び第４転送ゲートＴ９０６によって
形成された他の帰還ループによって第２ラッチ・ノード
９０６に保持される。

【００７３】第２ラッチ・ノード９０６によって保持さ
れたデータ値は、１つの入力として局所書き込み駆動器
９０８に供給される。局所書き込み駆動器９０８は、Ｗ
ＲＩＴＥｎ信号として示されたバンク特定書き込み使用
可能信号によって使用可能とされる。ＷＲＩＴＥｎ信号
が高レベルであるとき、局所書き込み駆動器９０８は使
用可能とされる。ＷＲＩＴＥｎ信号が低レベルであると
き、局所書き込み駆動器９０８は使用禁止される。図９
の特定実施例で、局所書き込み駆動器９０８は、２入力
ＮＡＮＤゲートＧ９００、２入力ＮＯＲゲートＧ９０
２、否定回路Ｉ９０６、ｐチャネル・プルアップＭＯＳ
トランジスタＰ９００、及びｎチャネル・プルダウンＭ
ＯＳトランジスタＮ９００を含んで示されている。ゲー
トＧ９００は、１つの入力を第２ラッチ・ノード９０６
に結合され及び他の入力をＷＲＩＴＥｎ信号に結合され
ている。ゲートＧ９０２はまた、１つの入力を第２ラッ
チ・ノード９０６に結合されている。ゲートＧ９０２の
他の入力は、否定回路Ｉ９０６を経由してＷＲＩＴＥｎ
信号を受け取る。トランジスタＰ９００及びＮ９００
は、ソース・ドレイン経路を高電源電圧と低電源電圧と
の間に直列に配置されている。トランジスタＰ９００の
ゲートはゲートＧ９００の出力に結合され、及びトラン
ジスタＮ９００のゲートはゲート９０２の出力に結合さ
れている。トランジスタＰ９００及びＮ９００の共通ド
レインは、局所入出力バス４１０ｎの１つの線に結合さ
れている。

【００７４】それゆえ、図９の特定読み出し書き込み経
路９００は、局所書き込みラッチ９０２及び局所書き込
み駆動器９０８によって形成された書き込み経路を含
む。

【００７５】局所入出力バス線４１０ｎ上のデータ値
は、局所読み出し駆動器９１０によって大域読み出しバ
ス４２６へ駆動される。局所読み出し駆動器９１０は、
局所書き込み駆動器９０８と同じ全体構成を有し、２入
力ＮＡＮＤゲートＧ９０４、２入力ＮＯＲゲートＧ９０
６、否定回路Ｉ９０８、ｐチャネル・プルアップＭＯＳ
トランジスタＰ９０２、及びｎチャネル・プルダウンＭ
ＯＳトランジスタＮ９０２を含む。局所読み出し駆動器
９１０は、ＲＥＡＤｎ＿信号によって示されたバンク特
定読み出し信号によって使用可能とされる。ＲＥＡＤｎ
＿信号は２入力ＮＡＮＤゲートＧ９０８によって発生さ
れ、このＮＡＮＤゲートは入力としてＲＥＡＤ信号及び
ＢＡＮＫｎ信号の１つを受け取る。

【００７６】それゆえ、図９の特定読み出し書き込み経
路９００は、局所読み出し駆動器９１０によって形成さ
れた読み出し経路を含む。

【００７７】図９にまた、局所書き込みラッチ９０２内
で転送ゲートＴ９００、Ｔ９０４、Ｔ９０６を活性化す
る制御信号を発生するために使用される回路が示されて
いる。この回路は、否定回路Ｉ９１０と直列に２入力Ｎ
ＡＮＤゲートＧ９１０を含む。ゲートＧ９１０は、入力
としてＳＴＯＲＥ信号及びＢＡＮＫｎ信号の１つを受け
取る。ゲートＧ９１０の出力は、ＳＬＴＣＨ＿信号を供
給し、かつ否定回路Ｉ９１０の入力としてまた供給され
る。否定回路Ｉ９１０の出力は、ＳＬＴＣＨ信号であ
る。云うまでもなく、１つのこのようなＮＡＮＤゲート
Ｇ９１０と否定回路Ｉ９１０との組み合わせは、局所読
み出し書き込み回路４２８ｎ内の並列読み出し書き込み
経路９００の全てに対してタイミング信号を供給するこ
とができる。

【００７８】「異バンク」ライト・フォロウド・バイ・
リード動作に当たって、１つのメモリ・バンクと関連し
た読み出し書き込み経路９００は書き込み機能を遂行す
るのに対して、他のメモリ・バンクと関連した読み出し
書き込み経路９００は読み出し機能を遂行する。書き込
み機能の場合には、書き込み動作の開始で、ＳＴＯＲＥ
信号が高レベルへパルスする。適当なＢＡＮＫｎ信号が
高レベルであるならば、ＳＬＴＣＨ信号が高レベルへ遷
移し、かつ大域書き込みバス４２４の線におけるデータ
・ビットが第１ラッチ・ノード９０４及び第２ラッチ・
ノード９０６に保持される。ＷＲＩＴＥｎ信号は低レベ
ルにとどまって、局所書き込み駆動器９０８を使用禁止
する。いったんその次の読み出し動作が開始すると、Ｗ
ＲＩＴＥｎ信号は高レベルへ指向して、局所書き込み駆
動器９０８を使用可能とし、この駆動器は局所書き込み
ラッチ９０２に保持されたデータを局所入出力バス線４
１０ｎに結合する。

【００７９】同時に、異なる局所読み出し書き込み回路
４２８内の読み出し書き込み経路９００では、その読み
出し書き込み回路４２８に対するＲＥＡＤｎ＿信号が低
レベルへ指向して、局所読み出し駆動器９１０を使用可
能とし、かつ局所入出力バス線４１０ｎ上のデータ値に
従って大域読み出しバス４２６を駆動する。

【００８０】注意するのは、「同バンク同アドレス」の
場合には、同じ読み出し書き込み経路９００のＷＲＩＴ
Ｅｎ信号及びＲＥＡＤｎ＿信号が活性である（すなわ
ち、ＷＲＩＴＥｎ信号は高レベルでありかつＲＥＡＤｎ
信号は低レベルである）ことである。それゆえ、局所書
き込み駆動器９０８及び局所読み出し駆動器９１０が共
に使用可能とされる。局所書き込み駆動器９０８は、局
所書き込みラッチ９０２によって保持されたデータ値に
従って入出力バス線４１０ｎを駆動する。

【００８１】最後に、注意するのは、「同バンク異アド
レス」の場合には、ＲＥＡＤｎ＿信号が不活性であった
後にＷＲＩＴＥｎ信号が活性であることである。それゆ
え、局所読み出し駆動器９１０は読み出し動作の開始で
使用可能とされ、かついったん読み出し動作が完了する
と、局所書き込み駆動器９０８が使用可能とされる。局
所読み出し駆動器９１０は、局所書き込み駆動器９０８
の出力に従って大域読み出しバス４２６の線を駆動す
る。

【００８２】図１０は、図４に示された好適実施例のＤ
ＲＡＭ４００に使用することができかつ全体参照符号４
４８によって指示されたシフト・レジスタ・クロック回
路の概略回路図である。シフト・レジスタ・クロック回
路４４８は、開始クロック入力ノード１０００でＣＯＬ
ＩＮＩＴ信号を受け取り、かつＩＣＬＫ信号及びＩＣＬ
Ｋ＿信号に応答してデータをシフトさせるいくつものシ
フト・レジスタ段１００２ａ〜１００２ｐを含む。ＩＣ
ＬＫ信号は命令デコーダ４４０から受け取ることがで
き、かつＩＣＬＫ＿信号はＩＣＬＫ信号を否定回路Ｉ１
０００で以て反転させることによって発生される。

【００８３】図１０の特定シフト・レジスタ・クロック
回路４４８で、各シフト・レジスタ段１００２ａ〜１０
０２ｐはクロック出力ノード１００４ａ〜１００４ｐを
含み、これらの出力ノードはシフト・クロック信号ＳＨ
ＦＴ０〜ＳＨＦＴｐを供給する。図１０中の文字「ｐ」
は、好適実施例のＤＲＡＭ４００内で先取りされるビッ
トの数と等価である。シフト・クロック信号ＳＨＦＴ０
〜ＳＨＦＴｐは、１クロック・サイクルだけ互いに対し
て遅延させられる。したがって、第１シフト・レジスタ
段１００２ａは、或る１つのクロック・サイクルにＳＨ
ＦＴ０クロック・パルスを出力する。次のクロック・サ
イクルに、第２シフト・レジスタ段１００２ｂ（図示さ
れていない）がＳＨＦＴ１クロック・パルスを出力す
る。異なるクロック信号のこの逐次活性化は、最終シフ
ト・レジスタ段１００２ｐが最終ＳＨＦＴｐクロック信
号を出力するまで、続く。

【００８４】図１０のシフト・レジスタ回路４４８で、
各シフト・レジスタ段１００２ａ〜１００２ｐは、同じ
一般素子を含む。したがって、第１シフト・レジスタ段
１００２ａの素子及び動作を説明するが、云うまでもな
く、シフト・レジスタ段１００２ｂ〜１００２ｐの残り
の機能も、同じ全体様式で機能する。

【００８５】シフト・レジスタ段１００２ａは入力転送
ゲートＴ１０００を含み、このゲートは開始クロック入
力ノード１０００を第１シフト・レジスタ・ノード１０
０６ａに結合する。データ値は、２つの否定回路Ｉ１０
０２ａとＩ１００４ａとの直列接続及び転送ゲートＴ１
００２ａによって形成された帰還脚（ｆｅｅｄｂａｃｋ
ｌｅｇ）によって第１レジスタ・ノード１００６ａに
保持される。第１レジスタ・ノード１００６ａは、転送
ゲートＴ１００４ａによって第２レジスタ・ノード１０
０８ａに結合される。データ値は、２つの否定回路Ｉ１
００６ａとＩ１００８ａとの直列接続及び転送ゲートＴ
１００６ａによって第２レジスタ・ノード１００８ａに
保持される。

【００８６】第２レジスタ・ノード１００８ａにおける
論理値は、シフト・レジスタ段１００２ａからＳＨＦＴ
０クロック信号出力を発生させるために使用される。第
２レジスタ・ノード１００８ａは、２入力ＮＡＮＤゲー
トＧ１０００ａへの１つの入力として設けられている。
ゲートＧ１０００ａへの他の入力は、ＩＣＫＬ信号であ
る。ゲートＧ１０００ａの出力は、否定回路Ｉ１０１０
ａによって反転されて、ＳＨＦＴ０信号を発生する。

【００８７】動作に当たって、列アクセス動作の開始で
（例えば、列アドレス信号が読み出し動作又は書き込み
動作に当たって印加されると）、ＣＯＬＩＮＩＴ信号が
高レベルへパルスする。ＣＯＬＩＮＩＴ信号が高レベル
になると、ＩＣＬＫ（及びＩＣＬＫ＿）信号がシステム
ＣＬＫ信号を全体的に追跡する。ＩＣＬＫ信号が高レベ
ルになると、転送ゲートＴ１０００ａ及びＴ１００６ａ
はターン・オンしかつ転送ゲート１００２ａ及びＴ１０
０４ａはターン・オフするので、高論理レベルＣＯＬＩ
ＮＩＴ信号が開始クロック入力ノード１０００から第１
レジスタ・ノード１００６ａに結合される。ＩＣＬＫ信
号が低レベルへ復帰すると、転送ゲートＴ１０００ａ及
びＴ１００６ａはターン・オフしかつ転送ゲートＴ１０
０２ａ及びＴ１００４ａはターン・オンする。これが、
高論理レベルを第１レジスタ・ノード１００６ａ及び第
２レジスタ・ノード１００８ａに保持し、かつ第１レジ
スタ・ノード１００６ａを開始クロック入力ノード１０
００から絶縁する。

【００８８】ＣＯＬＩＮＩＴ信号は、次いで、列アクセ
ス動作の残り間中、低レベルへ復帰する。しかしなが
ら、ＩＣＬＫ信号は、高レベルと低レベルとの間で周期
的に遷移する。それゆえ、ＩＣＬＫ信号が次のクロック
・サイクルに高レベルへ指向するに連れて、第２レジス
タ・ノード１００８ａが高論理レベルになり、その結
果、ゲートＧ１０００ａ及び否定回路Ｉ１０１０ａの動
作を通してＳＨＦＴ０信号を高レベルへパルスさせる。
同時に、転送ゲートＴ１００ｂがターン・オンし、かつ
第２レジスタ・ノード１００６ａにおける高論理レベル
が第２シフト・レジスタ段の第１レジスタ・ノード１０
０６ｂに結合される。更に、高レベルＩＣＬＫ信号は、
クロック入力ノード１０００における低論理レベルＣＯ
ＬＩＮＩＴ信号を第１レジスタ・ノード１００６ａに結
合する。ＩＣＬＫ信号がもう一度低レベルへ遷移する
と、第１レジスタ・ノード１００６ａの低論理レベルが
第１レジスタ段１００２ａに保持されて、第１レジスタ
段１００２ａを本質的に「クリア」する。同時に、高論
理レベルが第２レジスタ段に保持される。このようにし
て、初期ＣＯＬＩＮＩＴ信号パルスによって確立された
高論理レベルが第１シフト・レジスタ段１００２ａから
第２シフト・レジシタ段へシフトされる。上に説明した
動作は、ＣＯＬＩＮＩＴ信号によって初期的に確立され
た高論理レベルが最終シフト・レジスタ段１００２ｐに
高レベルＳＨＦＴｐ信号を生じさせるまで、続く。

【００８９】図１１は、マルチプレクサ回路１１００の
概略回路図を示す。マルチプレクサ回路１１００は、好
適実施例のＤＲＡＭ４００内の書き込みＭＵＸ４３４又
は読み出しＭＵＸ４３６として使用することができる。
マルチプレクサ回路１１００は、第１バス１１０２及び
第２バス１１０４に結合されている。第１バス１１０２
はＭビットのバス幅を有し、及び第２バス１１０４はＭ
の或る倍数であるバス幅を有する。図１１の特定マルチ
プレクサ回路１１００では、第２バス１１０４はＭ×Ｐ
のバス幅を有し、ここにＰは先取りされたビットの数で
ある。それゆえ、第２バス１１０４は、各々がＭ線のＰ
群に論理的に分割されていると考えることができる。第
２バス線のこれらの論理的群は、１１０６ａ〜１１０６
ｐとして示されている。

【００９０】動作に当たって、マルチプレクサ回路１１
００は、いくつものステアリング（ｓｔｅｅｒｉｎｇ）
信号に応答して、第１バス１１０２を第２バス線の群１
１０６ａ〜１１６０ｐの異なる群に結合する。図１１の
特定例では、ステアリング信号は、ＳＨＦＴ０〜ＳＨＦ
Ｔｐとして示されたＳＨＦＴＣＬＫ信号である。

【００９１】マルチプレクサ回路１１００は、第２バス
線１１０６ａ〜１１０６ｐの各群に対応する一群の転送
ゲートを含む。転送ゲートの各群は、ステアリング信号
ＳＨＦＴ０〜ＳＨＦＴｐの１つによって使用可能とされ
る。転送ゲートの３つ群が示されている。第１群は、Ｓ
ＨＦＴ０信号によって使用可能とされ、かつ転送ゲート
Ｔ１１００、Ｔ１１０２、及びＴ１１０４を含む。３つ
の転送ゲートが示されたが、云うまでもなく、各群内に
「Ｍ」のこのような転送ゲートがある。（合計Ｍゲート
をまた有する）転送ゲートの第２群が転送ゲート１１０
６、Ｔ１１０８、及びＴ１１１０によって代表されてい
る。（合計Ｍゲートをまた有する）転送ゲートの最終群
がＴ１１１２、Ｔ１１１４、及びＴ１１１６によって代
表されている。また云うまでもなく、図１１の特定例で
は、転送ゲートの合計Ｐのこのような群がある。

【００９２】マルチプレクサ回路１１００が好適実施例
のＤＲＡＭ４００内の書き込みＭＵＸ４３４として採用
されるとき、第１バス１１０２は、書き込みバッファ４
３２から入力データを受け取る１６ビット幅データ・バ
スである。第２バスは、１６×８幅大域書き込みバス４
２４である。動作に当たって、書き込み動作中、入力デ
ータ・ビットの第１組がデータ入出力４３０から（書き
込みバッファ４３２を経由して）第１バス１１０２へ受
け取られる。第１クロック・サイクルに、ＳＨＦＴ０信
号が高レベルへパルスし、かつ転送ゲートの第１群Ｔ１
１００、Ｔ１１０２、Ｔ１１０４が使用可能とされて、
入力データ・ビットの第１組を第２バス線の第１群１１
０６ａに結合する。第２クロック・サイクルに、入力デ
ータ・ビットの第２組が第１バス１１０２上に現れる。
ＳＨＦＴ１信号が高レベルへパルスし、転送ゲートの第
２群Ｔ１１０６、Ｔ１１０８、Ｔ１１１０が使用可能と
され、かつ入力データ・ビットの第２組が第２バス線の
第２群１１０６ｂに結合される。これは、以下、ＳＨＦ
Ｔｐ信号に応答して使用可能とされる転送ゲートＴ１１
１２、Ｔ１１１４、Ｔ１１１６によって入力データ・ビ
ットの最終組が第２バス線の最終群１１０６ｐに結合さ
れるまで、続く。

【００９３】マルチプレクサ回路１１００が好適実施例
のＤＲＡＭ４００内の読み出しＭＵＸ４３６として採用
されるとき、第１バス１１０２は、出力データを読み出
しバッファ４３８に結合する１６ビット幅データ・バス
である。第２バスは、１６×８幅大域読み出しバス４２
６である。動作に当たって、読み出し動作中、第２バス
１１０４上の出力データが第２バス群１１０６ａ〜１１
０６ｐによって第１バス１１０２に結合される。好適実
施例のＤＲＡＭ４００では、単一先取り動作がデータを
第２バス１１０４の線の全てへ供給する。第１クロック
・サイクルに、ＳＨＦＴ０信号が高レベルへパルスし、
かつ転送ゲートの第１群Ｔ１１００、Ｔ１１０２、Ｔ１
１０４が使用可能とされて、第２バス線の第１群１１０
６ａ上のデータを第１バス１１０２に結合する。同様に
して、残りのステアリング信号が高レベルへパルスし
て、第２バス線の群を順序に第１バス１１０２に結合す
る。

【００９４】図１２は、入出力バッファ回路１２００の
概略回路図を示す。多数のこのような回路を並列に配置
することによって好適実施例のＤＲＡＭ４００の書込み
バッファ４３２又は読み出しバッファ４３８を形成する
ことができる。このような場合には、１つのこのような
回路１２００は、各データ入出力４３０毎に採用される
ことになる。図４の特定例では、１６のこのような並列
入出力バッファ回路１２００が書込みバッファ４３２及
び読み出しバッファ４３８の両方に使用されることにな
る。

【００９５】入出力バッファ回路１２００は、入力ノー
ド１２０２、制御ノード１２０４、及び出力ノード１２
０６を含んで示されている。２入力ＮＡＮＤゲートＧ１
２００は、その入力を入力ノード１２０２及び制御ノー
ド１２０４に結合され、かつプルアップｐチャネルＭＯ
ＳトランジスタＰ１２００を駆動する。２入力ＮＯＲゲ
ートＧ１２０２はその１つの入力を入力ノード１２０２
に直接結合され、他の入力を否定回路Ｉ１２００を経由
して制御ノード１２０４に結合されている。ゲートＧ１
２０２の出力は、プルダウンｎチャネルＭＯＳトランジ
スタＮ１２００を駆動する。トランジスタＰ１２００及
びＮ１２００のソース・ドレイン経路は、直列に配置さ
れている。トランジスタＰ１２００及びＮ１２００の共
通ドレインは、出力ノード１２０６を形成する。

【００９６】入出力バッファ回路１２００が好適実施例
のＤＲＡＭ４００の書き込みバッファ４３２に採用され
るとき、入力ノード１２０２は、データ入出力４３０の
１つに結合されることになる。制御ノード１２０４はＷ
ＲＩＴＥ信号を受け取り、及び出力ノード１２０６は書
き込みＭＵＸ４３４への入力として結合されることにな
る。対照的に、好適実施例のＤＲＡＭ４００の読み出し
バッファ４３８に採用されるとき、入出力バッファ回路
１２００は、方向が本質的に上と反対になる。入力ノー
ド１２０２は、読み出しＭＵＸ４３６に結合され、出力
ノード１２０６はデータ入出力４３０の１つに結合さ
れ、及び制御ノード１２０４はＲＥＡＤ信号を受け取る
ことになる。

【００９７】図１３は、好適実施例のＤＲＡＭ４００内
に使用することができかつ全体参照符号４４６によって
指示された書き込み制御回路の概略ブロック図を示す。
書き込み制御回路４４６は、１３００ａ〜１３００ｎと
して示されたいくつものバンク書き込み回路を含んで示
されている。各バンク書き込み回路１３００ａ〜１３０
０ｎは制御信号の同じ集合を受け取り、この集合はＲＥ
ＧＲＥＡＤ信号、ＲＥＡＤ信号、ＯＴＨＥＲ信号、及び
ＳＴＯＲＥ信号を含む。更に、各バンク書き込み回路１
３００ａ〜１３００ｎはまた、バンク活性信号ＢＡＮＫ
０〜ｎの１つを受け取る。種々の入力信号に応答して、
各バンク書き込み回路１３００ａ〜１３００ｎは、ＷＲ
ＩＴＥ０〜ｎとして示されたバンク書き込み使用可能信
号を供給する。更に、バンク書き込み使用許可信号ＷＲ
ＩＴＥ０〜ｎは、ＯＲゲートＧ１３００内で一緒にＯＲ
論理演算されてＷＲＩＴＥ信号を発生する。

【００９８】図１３の特定書き込み制御回路４４６で、
各バンク書き込み回路１３００ａ〜１３００ｎは同じ全
体回路構造を含み、それであるからバンク書き込み回路
１３００ａの回路構造のみを詳細に述べる。バンク書き
込み回路１３００ａは２入力ＡＮＤゲートＧ１３００を
含み、このゲートはＢＡＮＫ０信号及びＲＥＧＲＥＡＤ
信号を受け取る。ＲＥＧＲＥＡＤ信号は、ここで想起す
ると、アドレス・ラッチ４２０によって発生され、かつ
保持されたアドレスが現在アドレスと同じであることを
表示する。それゆえ、その説明の中で論じたライト・フ
ォロウド・バイ・リード動作の場合には、ゲートＧ１３
００の出力は、先に説明した、「同バンク同アドレス」
の場合を表示する。

【００９９】バンク書き込み回路１３００ａは、第２の
２入力ＡＮＤゲートＧ１３０２を含み、このゲートは否
定回路Ｉ１３００を経由してＢＡＮＫ０信号を受け取る
ばかりでなく、ＲＥＡＤ信号を受け取る。したがって、
ＡＮＤゲートＧ１３０２の出力は、書き込み動作が先に
起こったメモリ・バンクと異なるメモリ・バンクで読み
出し動作が起こりつつあることを表示する。それゆえ、
このような場合には、ゲートＧ１３０２の出力は高レベ
ルである。特に、「同バンク異アドレス」の場合には、
ゲートＧ１３０２の出力は低レベルにとどまる。

【０１００】ゲートＧ１３０２の出力は、３入力ＯＲゲ
ートＧ１３０４内でＳＴＯＲＥ信号及びＯＴＨＥＲ信号
と共にＯＲ論理演算される。ゲートＧ１３０４の出力
は、立ち代わって、２入力ＯＲゲートＧ１３０６内で、
ゲートＧ１３００の出力と更にＯＲ演算される。ゲート
Ｇ１３０６の出力は、ＷＲＩＴＥ０信号を供給する。こ
のようにして、ＷＲＩＴＥ０信号が発生されて、第１メ
モリ・バンク４０２ａ（ＢＡＮＫ０）への書き込みを使
用可能とする。

【０１０１】それゆえ、図１３の特定書き込み制御回路
４４６で、読み出し動作中、ＷＲＩＴＥ０〜ｎ信号の１
つが低レベルへ駆動されるとき、ＷＲＩＴＥ０〜ｎ信号
の残りが高レベルへ駆動されて、他の局所読み出し書き
込み回路４２８ａ〜４２８ｎ内の書き込み回路を使用可
能とする。例えば、第１バンク４０２ａへの書き込みに
第２バンク４０２ｂからの読み出しが続き、読み出し書
き込み回路４２８ｂ内の書き込み回路が（低レベルＷＲ
ＩＴＥ０信号によって）使用禁止される一方、読み出し
書き込み回路４２８ａ〜４２８ｎの残り内の書込み回路
が使用可能とされる。データが第１メモリ・バンク４０
２ａ以外のメモリ・バンク４０２ｎに書き込まれるのを
禁止するために、それらのメモリ・バンクを選択取り消
しするようにデコーディング情報を使用することができ
る。当てはまる２つの例として、選択取り消されたメモ
リ・バンク４２８ｎの列デコーダ４０６ｎを使用禁止す
ることができ、又は選択取り消しされたメモリ・バンク
の行デコーダ４０４ｎがそれらのそれぞれの語線を低レ
ベルに（使用禁止に）維持することができる。

【０１０２】

【発明の効果】云うまでもなく、好適実施例のＤＲＡＭ
４００は列アドレスがその次の内部書き込み機能に使用
されるために初期的に保持される場合について述べられ
ているが、行アドレスをその次の内部書き込み機能のた
めにまた保持してもよい。このような応用は、使用可能
としかつ使用禁止することができる多数のメモリ・バン
クを採用するＲＡＭ内に特に有利であると云える。行ア
ドレス、列アドレス、及び入力データは、初期的に使用
禁止されているメモリ・バンクへの書き込み動作のため
に保持することができる。メモリ・バンクが使用可能と
されるに連れて（読み出し動作のような）他の動作が起
こることができる。いったん使用可能とされると、上に
詳細に説明したように、保持された行アドレス及び保持
された列アドレスが印加され、かつ保持された入力デー
タが内部書き込み機能を用いてメモリ・バンクに書き込
まれる。このような構成（ａｒｒａｎｇｅｍｅｎｔ）で
は、好適実施例のアドレス・ラッチは行アドレス・ビッ
トに対するラッチを含むことができ、及び行バッファは
現在行アドレス又は保持された行アドレスを行アドレス
・バスに選択的に結合することができる。

【０１０３】また注意するのは、好適実施例は同期ＤＲ
ＡＭを示したが、ここに記載された教示は、スタティッ
クＲＡＭ又は電気的プログラマブル読み出し専用メモリ
及び電気的消去可能プログラマブル読み出し専用メモリ
のような、他のメモリ型式で実現することができる。こ
のような他のメモリ型式は、多重化アドレス・バスを採
用しないこともある。更に、同期クロック信号に応答す
るＲＡＭは、本発明の好適的実施例の態様から利益を受
けることができる。当てはまる１例として、ＣＡＳ＿信
号の繰り返し印加のような、他のクロック信号によって
データの連続の組を読み出し及び書き込みするＤＲＡＭ
は、ここに記載された教示に従って高速ライト・フォロ
ウド・バイ・リード動作を行う能力を有することができ
る。

【０１０４】したがって、本発明は詳細に説明された
が、添付の特許請求の範囲によって明確にされた本発明
の精神及び範囲に反することなく本発明の種々の変形実
施例、置換実施例、及び変更実施例を行うことができる
のは、云うまでもない。

【０１０５】以上の説明に関して更に以下の項を開示す
る。

【０１０６】（１）複数のメモリ・バンクと、複数の
局所入出力バスであって、各局所入出力バスが前記メモ
リ・バンクの１つと関連している前記複数の局所入出力
バスと、大域読み出しバスと、大域書き込みバスと、複
数の局所読み出し書き込み回路であって、各局所読み出
し書き込み回路が前記局所入出力バスの１つと関連して
おり、かつ前記関連した局所入出力バスに前記大域書き
込みバスを結合する複数の書き込み経路であって、各書
き込み経路が入力データ・ラッチを含む前記複数の書き
込み経路と、前記大域読み出しバスに前記関連した局所
入出力バスを結合する複数の読み出し経路とを含む前記
複数の局所読み出し書き込み回路とを含むＲＡＭ。

【０１０７】（２）第１項記載のＲＡＭにおいて、各
メモリ・バンクが複数のメモリ・セル・アレーを含むＲ
ＡＭ。

【０１０８】（３）第１項記載のＲＡＭにおいて、各
メモリ・セル・アレーが複数のＤＲＡＭセルを含むＲＡ
Ｍ。

【０１０９】（４）第１項記載のＲＡＭであって、各
メモリ・バンクに結合された少なくとも１つのデコーダ
を更に含むＲＡＭ。

【０１１０】（５）第４項記載のＲＡＭにおいて、前
記少なくとも１つのデコーダが列デコーダであるＲＡ
Ｍ。

【０１１１】（６）第４項記載のＲＡＭであって、複
数の局所アドレス・バスであって、各局所アドレス・バ
スが関連したデコーダに結合されている前記複数の局所
アドレス・バスを更に含むＲＡＭ。

【０１１２】（７）第６項記載のＲＡＭにおいて、前
記局所アドレス・バスが列アドレス・バスであるＲＡ
Ｍ。

【０１１３】（８）第４項記載のＲＡＭであって、現
在アドレスを受け取る大域アドレス・バスと、前記大域
アドレス・バスに結合されたアドレス・ラッチであっ
て、アドレスを保持する複数のラッチを含む前記アドレ
ス・ラッチと、複数の制御信号に応答して前記デコーダ
の少なくとも１つに前記現在アドレス又は保持されたア
ドレスを結合するバッファとを更に含むＲＡＭ。

【０１１４】（９）第８項記載のＲＡＭにおいて、前
記制御信号が読み出し信号と書き込み信号とを含み、前
記読み出し信号が前記デコーダの少なくとも１つに前記
現在アドレスを結合し、前記書き込み信号が前記デコー
ダの少なくとも１つに前記保持されたアドレスを結合す
るＲＡＭ。

【０１１５】（１０）第８項記載のＲＡＭにおいて、
前記アドレス・ラッチが書き込み動作の開始に応答して
前記大域アドレス・バス上にアドレスを保持するＲＡ
Ｍ。

【０１１６】（１１）高速ライト・フォロウド・バイ
・リード動作を遂行する能力を有するＤＲＡＭが開示さ
れている。好適実施例のＤＲＡＭ４００では、前記ＤＲ
ＡＭは複数のメモリ・バンク４０２ａ〜４０２ｎと、大
域書き込みバス４２４と、大域読み出しバス４２６とを
含む。大域書き込みバス４２４と大域読み出しバス４２
６とは、関連した局所読み出し書き込み回路４２８ａ〜
４２８ｎによって各メモリ・バンク４０２ａ〜４０２ｎ
に結合されている。第１メモリ・バンク４０２ａ〜４０
２ｎへの初期書き込み動作では、前記大域書き込みバス
４２４上の入力データが第１メモリ・バンク４０２ａ〜
４０２ｎと関連した第１局所読み出し書き込み回路４２
８ａ〜４２８ｎに保持される。その次に起こる第２メモ
リ・バンク４０２ａ〜４０２ｎへの読み出し動作では、
データが第２局所読み出し書き込み回路４２２ａ〜４２
２ｎを経由して第２メモリ・バンク４０２ａ〜４０２ｎ
から大域読み出しバス４２６上へ出力され、これと同時
に、第１局所読み出し書き込み回路４２８ａ〜４２８ｎ
は、保持した入力データを第１メモリ・バンク４０２ａ
〜４０２ｎに書き込みする。

【図面の簡単な説明】

【図１】先行技術によるＲＡＭの概略ブロック図。

【図２】図１のＲＡＭ内の「非ポスト形」書き込み読み
出し動作を示すタイミング線図。

【図３】図１のＲＡＭ内の「無ギャップ」ポスト形書き
込み読み出し動作を示すタイミング線図。

【図４】本発明の好適実施例のＤＲＡＭの概略ブロック
図。

【図５】本発明の好適実施例のＤＲＡＭの無ギャップ・
ポスト形書き込み読み出し動作を示すタイミング線図。

【図６】本発明の好適実施例のＤＲＡＭ内に採用するこ
とができるアドレス・ラッチ及び列バッファの概略回路
図。

【図７】本発明の好適実施例のＤＲＡＭ内に採用するこ
とができるアドレス・ラッチ／比較器の概略回路図。

【図８】本発明の好適実施例のＤＲＡＭ内に採用するこ
とができるビット・バッファ回路の概略回路図。

【図９】本発明の好適実施例のＤＲＡＭ内に採用するこ
とができる読み出し書き込み回路の概略回路図。

【図１０】本発明の好適実施例のＤＲＡＭ内に採用する
ことができるシフト・レジスタ・クロック回路の概略回
路図。

【図１１】本発明の好適実施例のＤＲＡＭ内に採用する
ことができるマルチプレクサ回路の概略回路図。

【図１２】本発明の好適実施例のＤＲＡＭ内に採用する
ことができる入出力駆動器の概略回路図。

【図１３】本発明の好適実施例のＤＲＡＭ内に採用する
ことができる書き込み制御回路の概略回路図。

【符号の説明】

４００ＤＲＡＭ４０２ａ〜４０２ｎメモリ・バンク４０４ａ〜４０４ｎ行デコーダ４０６ａ〜４０６ｎ列デコーダ４０８行アドレス・バス４１０ａ〜４１０ｎ列アドレス・バス４１２多重化アドレス・バス４１４行アドレス・バッファ４１８列アドレス・バッファ４２０アドレス・ラッチ４２２ａ〜４２２ｎ共用局所入出力バス４２４大域書き込みバス４２６大域読み出しバス４２８ａ〜４２８ｎ局所読み出し書き込み回路４３０データ入出力４３２書き込みバッファ４３４書き込みＭＵＸ４３６読み出しＭＵＸ４３８読み出しバッファ４４０命令デコーダ４４４命令バス４４６書き込み制御回路４４８シフト・レジスタ・クロック回路６００ａ〜６００ｎビット・ラッチ／比較器６０２ａ〜６０２ｎビット・バッファ９００読み出し書き込み経路９０２局所書き込みラッチ９０８局所書き込み駆動器９１０局所読み出し駆動器１００２ａ〜１００２ｐシフト・レジスタ段１１００マルチプレクサ回路１２００入出力バッファ回路１３００ａ〜１３００ｎバンク書き込み回路

Claims

【特許請求の範囲】

【請求項１】複数のメモリ・バンクと、複数の局所入出力バスであって、各局所入出力バスが前
記メモリ・バンクの１つと関連している前記複数の局所
入出力バスと、大域読み出しバスと、大域書き込みバスと、複数の局所読み出し書き込み回路であって、各局所読み
出し書き込み回路が前記局所入出力バスの１つと関連し
ている前記複数の局所読み出し書き込み回路と、前記関連した局所入出力バスに前記大域書き込みバスを
結合する複数の書き込み経路であって、各書き込み経路
が入力データ・ラッチを含む前記複数の書き込み経路
と、前記大域読み出しバスに前記関連した局所入出力バスを
結合する複数の読み出し経路とを含むランダム・アクセ
ス・メモリ。