JPH09198861A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- JPH09198861A JPH09198861A JP8004784A JP478496A JPH09198861A JP H09198861 A JPH09198861 A JP H09198861A JP 8004784 A JP8004784 A JP 8004784A JP 478496 A JP478496 A JP 478496A JP H09198861 A JPH09198861 A JP H09198861A
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- Japan
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- signal
- memory cell
- input
- data
- cell array
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Dram (AREA)
Abstract
(57)【要約】
【課題】 高速な書込動作が可能な同期型ダイナミック
ランダムアクセスメモリ（ＳＤＲＡＭ）を提供する。 【解決手段】 ＳＤＲＡＭ１０００は、１つのバンクＡ
が、バンクＡ０およびバンクＡ１に分割され、各メモリ
セルアレイバンクに対応して、書込系回路は２系統配置
され、ほぼ独立に書込動作が可能である。外部から連続
して入力される書込データは、１ビット目および２ビッ
ト目のデータが、それぞれライト用レジスタ５９ａおよ
び５９ａ′に交互に入力される。各メモリセルアレイバ
ンクＡ０およびＡ１中の選択されたメモリセルとＩＯ線
対との接続は、２ビット目のデータ取込み完了後に行な
われるので、１ビット目および２ビット目のデータの書
込に際して、対応するＩＯ線対の電位レベルは常に初期
状態から対応する電位レベルに変化する。
ランダムアクセスメモリ（ＳＤＲＡＭ）を提供する。 【解決手段】 ＳＤＲＡＭ１０００は、１つのバンクＡ
が、バンクＡ０およびバンクＡ１に分割され、各メモリ
セルアレイバンクに対応して、書込系回路は２系統配置
され、ほぼ独立に書込動作が可能である。外部から連続
して入力される書込データは、１ビット目および２ビッ
ト目のデータが、それぞれライト用レジスタ５９ａおよ
び５９ａ′に交互に入力される。各メモリセルアレイバ
ンクＡ０およびＡ１中の選択されたメモリセルとＩＯ線
対との接続は、２ビット目のデータ取込み完了後に行な
われるので、１ビット目および２ビット目のデータの書
込に際して、対応するＩＯ線対の電位レベルは常に初期
状態から対応する電位レベルに変化する。
Description
【０００１】
【発明の属する技術分野】この発明は同期型半導体記憶
装置に関し、特に、外部クロック信号に同期して制御信
号、アドレス信号およびデータ信号を含む外部信号を取
込む同期型半導体記憶装置に関する。
装置に関し、特に、外部クロック信号に同期して制御信
号、アドレス信号およびデータ信号を含む外部信号を取
込む同期型半導体記憶装置に関する。
【０００２】
【従来の技術】主記憶として用いられるダイナミックラ
ンダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ。）は高
速化されているものの、その動作速度は依然マイクロプ
ロセッサ（以下、ＭＰＵと呼ぶ。）の動作速度に追随す
ることはできない。このため、ＤＲＡＭのアクセスタイ
ムおよびサイクルタイムがボトルネックとなり、システ
ム全体の性能が低下するということがよく言われる。近
年高速ＭＰＵのための主記憶としてクロック信号に同期
して動作する同期型ＤＲＡＭ（シンクロナスＤＲＡＭ；
以下ＳＤＲＡＭと呼ぶ。）を用いることが提案されてい
る。
ンダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ。）は高
速化されているものの、その動作速度は依然マイクロプ
ロセッサ（以下、ＭＰＵと呼ぶ。）の動作速度に追随す
ることはできない。このため、ＤＲＡＭのアクセスタイ
ムおよびサイクルタイムがボトルネックとなり、システ
ム全体の性能が低下するということがよく言われる。近
年高速ＭＰＵのための主記憶としてクロック信号に同期
して動作する同期型ＤＲＡＭ（シンクロナスＤＲＡＭ；
以下ＳＤＲＡＭと呼ぶ。）を用いることが提案されてい
る。
【０００３】ＳＤＲＡＭにおいては、高速でアクセスす
るために、システムクロック信号に同期して、連続し
た、たとえば１つのデータ入出力端子当り８ビットの連
続ビットに高速アクセスする仕様が提案されている。こ
の連続アクセスの仕様を満たす標準的なタイミングチャ
ートを図２８に示す。図２８においては、データ入出力
端子ＤＱ０ないしＤＱ７の８ビット（１バイト）のデー
タの入力および出力が可能なＳＤＲＡＭにおいて、連続
して８ビットのデータを読出す動作を示している。すな
わち、８ビット×８＝６４ビットのデータを連続して書
込むことが可能である。
るために、システムクロック信号に同期して、連続し
た、たとえば１つのデータ入出力端子当り８ビットの連
続ビットに高速アクセスする仕様が提案されている。こ
の連続アクセスの仕様を満たす標準的なタイミングチャ
ートを図２８に示す。図２８においては、データ入出力
端子ＤＱ０ないしＤＱ７の８ビット（１バイト）のデー
タの入力および出力が可能なＳＤＲＡＭにおいて、連続
して８ビットのデータを読出す動作を示している。すな
わち、８ビット×８＝６４ビットのデータを連続して書
込むことが可能である。
【０００４】連続して、読出あるいは書込が行なわれる
データのビット数はバースト長とよばれ、ＳＤＲＡＭに
おいては、モードレジスタによって変更することが可能
である。図２８に示すように、ＳＤＲＡＭにおいては、
たとえばシステムクロックである外部からのクロック信
号ＣＬＫの立上がりエッジで外部からの制御信号、すな
わちロウアドレスストローブ信号／ＲＡＳ、コラムアド
レスストローブ信号／ＣＡＳ、アドレス信号Ａｄｄ等が
取込まれる。
データのビット数はバースト長とよばれ、ＳＤＲＡＭに
おいては、モードレジスタによって変更することが可能
である。図２８に示すように、ＳＤＲＡＭにおいては、
たとえばシステムクロックである外部からのクロック信
号ＣＬＫの立上がりエッジで外部からの制御信号、すな
わちロウアドレスストローブ信号／ＲＡＳ、コラムアド
レスストローブ信号／ＣＡＳ、アドレス信号Ａｄｄ等が
取込まれる。
【０００５】アドレス信号Ａｄｄは、時分割的に多重化
された行アドレス信号Ｘａと列アドレス信号Ｙｂを含
む。サイクル１におけるクロック信号ＣＬＫの立上がり
エッジにおいて、外部ロウアドレスストローブ信号ｅｘ
ｔ．／ＲＡＳが活性化状態の“Ｌ”レベル、外部コラム
アドレスストローブ信号ｅｘｔ．／ＣＡＳおよび外部ラ
イトイネーブル信号ｅｘｔ．／ＷＥが“Ｈ”レベルであ
れば、そのときのアドレス信号Ａｄｄが行アドレス信号
のＸａとして取込まれる。
された行アドレス信号Ｘａと列アドレス信号Ｙｂを含
む。サイクル１におけるクロック信号ＣＬＫの立上がり
エッジにおいて、外部ロウアドレスストローブ信号ｅｘ
ｔ．／ＲＡＳが活性化状態の“Ｌ”レベル、外部コラム
アドレスストローブ信号ｅｘｔ．／ＣＡＳおよび外部ラ
イトイネーブル信号ｅｘｔ．／ＷＥが“Ｈ”レベルであ
れば、そのときのアドレス信号Ａｄｄが行アドレス信号
のＸａとして取込まれる。
【０００６】次いで、サイクル４におけるクロック信号
ＣＬＫの立上がりエッジにおいて、外部コラムアドレス
ストローブ信号ｅｘｔ．／ＣＡＳが活性状態である
“Ｌ”レベルにあれば、そのときのアドレス信号Ａｄｄ
が列アドレス信号Ｙｂとして取込まれる。この取込まれ
た行アドレス信号Ｘａおよび列アドレス信号Ｙｂに従っ
て、ＳＤＲＡＭ内において行および列の選択動作が実施
される。外部ロウアドレスストローブ信号ｅｘｔ．／Ｒ
ＡＳが“Ｌ”レベルに立下がってから所定のクロック期
間（図２８においては６クロックサイクル）が経過した
後、データ入出力端子ＤＱから出力される８ビットデー
タのうちの最初のデータｂ０が出力される。以後、クロ
ック信号ＣＬＫの立上がりに応答してデータｂ１〜ｂ７
が出力される。
ＣＬＫの立上がりエッジにおいて、外部コラムアドレス
ストローブ信号ｅｘｔ．／ＣＡＳが活性状態である
“Ｌ”レベルにあれば、そのときのアドレス信号Ａｄｄ
が列アドレス信号Ｙｂとして取込まれる。この取込まれ
た行アドレス信号Ｘａおよび列アドレス信号Ｙｂに従っ
て、ＳＤＲＡＭ内において行および列の選択動作が実施
される。外部ロウアドレスストローブ信号ｅｘｔ．／Ｒ
ＡＳが“Ｌ”レベルに立下がってから所定のクロック期
間（図２８においては６クロックサイクル）が経過した
後、データ入出力端子ＤＱから出力される８ビットデー
タのうちの最初のデータｂ０が出力される。以後、クロ
ック信号ＣＬＫの立上がりに応答してデータｂ１〜ｂ７
が出力される。
【０００７】図２９は、ＳＤＲＡＭにおいて１つのデー
タ入出力端子ＤＱ当り連続して８ビットのデータを書込
む動作を行なう場合の外部信号の状態を示すタイミング
チャートである。書込動作においては、行アドレス信号
Ｘａの取込みはデータ読出時と同様である。すなわち、
サイクル１におけるクロック信号ＣＬＫの立上がりエッ
ジにおいて信号ＥＸＴ．／ＲＡＳが活性状態の“Ｌ”レ
ベル、信号ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥが
“Ｈ”レベルであれば、そのときのアドレス信号Ａｄｄ
が行アドレス信号Ｘａとして取込まれる。サイクル４に
おけるクロック信号ＣＬＫの立上がりエッジにおいて、
信号ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥがともに活
性状態の“Ｌ”レベルであれば、列アドレス信号Ｙｂが
取込まれるとともに、そのときにデータ入出力端子ＤＱ
に与えられていたデータｂ０が、連続して書込まれる８
ビットのデータのうちの最初の書込データとして取込ま
れる。この信号ｅｘｔ．／ＲＡＳおよびｅｘｔ．／ＣＡ
Ｓの立上がりエッジに応答してＳＤＲＡＭ内部において
行および列選択動作が実行される。以後は、クロック信
号ＣＬＫに同期して、順次入力データｂ１〜ｂ７が取込
まれ、順次対応するメモリセルにこの入力データが書込
まれていく。
タ入出力端子ＤＱ当り連続して８ビットのデータを書込
む動作を行なう場合の外部信号の状態を示すタイミング
チャートである。書込動作においては、行アドレス信号
Ｘａの取込みはデータ読出時と同様である。すなわち、
サイクル１におけるクロック信号ＣＬＫの立上がりエッ
ジにおいて信号ＥＸＴ．／ＲＡＳが活性状態の“Ｌ”レ
ベル、信号ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥが
“Ｈ”レベルであれば、そのときのアドレス信号Ａｄｄ
が行アドレス信号Ｘａとして取込まれる。サイクル４に
おけるクロック信号ＣＬＫの立上がりエッジにおいて、
信号ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥがともに活
性状態の“Ｌ”レベルであれば、列アドレス信号Ｙｂが
取込まれるとともに、そのときにデータ入出力端子ＤＱ
に与えられていたデータｂ０が、連続して書込まれる８
ビットのデータのうちの最初の書込データとして取込ま
れる。この信号ｅｘｔ．／ＲＡＳおよびｅｘｔ．／ＣＡ
Ｓの立上がりエッジに応答してＳＤＲＡＭ内部において
行および列選択動作が実行される。以後は、クロック信
号ＣＬＫに同期して、順次入力データｂ１〜ｂ７が取込
まれ、順次対応するメモリセルにこの入力データが書込
まれていく。
【０００８】上述のように、ＳＤＲＡＭにおいては、従
来のＤＲＡＭにおけるロウアドレスストローブ信号ｅｘ
ｔ．／ＲＡＳおよびコラムアドレスストローブ信号ｅｘ
ｔ．／ＣＡＳという外部制御信号に同期してアドレス信
号および入力データなどを取込んで動作させる方式と異
なり、外部から与えられるシステムクロックであるクロ
ック信号ＣＬＫの立上がりエッジで、アドレスストロー
ブ信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、アドレス
信号および入力データなどの外部信号の取込みが行なわ
れる。
来のＤＲＡＭにおけるロウアドレスストローブ信号ｅｘ
ｔ．／ＲＡＳおよびコラムアドレスストローブ信号ｅｘ
ｔ．／ＣＡＳという外部制御信号に同期してアドレス信
号および入力データなどを取込んで動作させる方式と異
なり、外部から与えられるシステムクロックであるクロ
ック信号ＣＬＫの立上がりエッジで、アドレスストロー
ブ信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、アドレス
信号および入力データなどの外部信号の取込みが行なわ
れる。
【０００９】このように、ＳＤＲＡＭは、外部からのク
ロック信号に同期して、制御信号およびデータ信号を取
込む同期動作を行なうので、アドレス信号のスキュー
（タイミングのずれ）によるデータ入出力時間に対する
マージンを確保する必要がない。したがって、サイクル
タイムを短縮することができるという利点を有する。こ
のように、クロック信号に同期して連続データの書込お
よび読出を実行することができるため、連続したアドレ
スに対して連続アクセスを行なう場合のアクセスタイム
の短縮が可能となる。
ロック信号に同期して、制御信号およびデータ信号を取
込む同期動作を行なうので、アドレス信号のスキュー
（タイミングのずれ）によるデータ入出力時間に対する
マージンを確保する必要がない。したがって、サイクル
タイムを短縮することができるという利点を有する。こ
のように、クロック信号に同期して連続データの書込お
よび読出を実行することができるため、連続したアドレ
スに対して連続アクセスを行なう場合のアクセスタイム
の短縮が可能となる。
【００１０】ＳＤＲＡＭを実現するためのアーキテクチ
ャとして、Choiらは２ビットごとにデータの書込を行な
う２ビットプリフェッチのＳＤＲＡＭを発表している
（１９９３ Symposium on VLSI circuit）。以下、図を
用いて２ビットプリフェッチ動作について説明する。図
３０は、従来の２ビットプリフェッチ動作を行なうＳＤ
ＲＡＭの主要部の構成を機能的に示す図である。図３０
においては、×８ビット構成のＳＤＲＡＭの１ビットの
入出力データに関連する機能的部分の構成が示されてい
る。データ入出力端子ＤＱｉに関連するアレイ部分は、
バンクＡを構成するメモリセルアレイ７１ａと、メモリ
アレイバンクＢを構成するメモリセルアレイ７１ｂとを
含む。バンクＡおよびＢは、それぞれ独立にアクセスす
ることが可能である。
ャとして、Choiらは２ビットごとにデータの書込を行な
う２ビットプリフェッチのＳＤＲＡＭを発表している
（１９９３ Symposium on VLSI circuit）。以下、図を
用いて２ビットプリフェッチ動作について説明する。図
３０は、従来の２ビットプリフェッチ動作を行なうＳＤ
ＲＡＭの主要部の構成を機能的に示す図である。図３０
においては、×８ビット構成のＳＤＲＡＭの１ビットの
入出力データに関連する機能的部分の構成が示されてい
る。データ入出力端子ＤＱｉに関連するアレイ部分は、
バンクＡを構成するメモリセルアレイ７１ａと、メモリ
アレイバンクＢを構成するメモリセルアレイ７１ｂとを
含む。バンクＡおよびＢは、それぞれ独立にアクセスす
ることが可能である。
【００１１】メモリセルアレイバンクＡは、さらにメモ
リセルアレイバンクＡ０および１に分割されている。書
込データは、書込コマンドが入力したときに与えられる
アドレスの下位１ビットの値によって、メモリセルアレ
イバンクＡ０に書込まれるか、メモリセルアレイバンク
Ａ１に書込まれるかが振分けられる。同様にして、メモ
リセルアレイバンクＢが選択されている場合には、書込
データは、書込コマンドが入力したときに与えられるア
ドレスの下位１ビットによってメモリセルアレイバンク
Ｂ０に書込まれるかメモリセルアレイバンクＢ１に書込
まれるかが振分けられる。
リセルアレイバンクＡ０および１に分割されている。書
込データは、書込コマンドが入力したときに与えられる
アドレスの下位１ビットの値によって、メモリセルアレ
イバンクＡ０に書込まれるか、メモリセルアレイバンク
Ａ１に書込まれるかが振分けられる。同様にして、メモ
リセルアレイバンクＢが選択されている場合には、書込
データは、書込コマンドが入力したときに与えられるア
ドレスの下位１ビットによってメモリセルアレイバンク
Ｂ０に書込まれるかメモリセルアレイバンクＢ１に書込
まれるかが振分けられる。
【００１２】メモリセルアレイバンクＡ０およびＡ１に
対しては、それぞれアドレス信号Ｘ０〜Ｘｊをデコード
してメモリセルアレイ７１ａの対応する行を選択する複
数のロウデコーダを含むＸデコーダ群７２ａと、列アド
レス信号Ｙ１〜Ｙｋをデコードしてメモリセルアレイ７
１ａの対応する列を選択する列選択信号を発生する複数
のコラムデコーダを含むＹデコーダ群５３ａと、メモリ
セルアレイ群７１ａの選択された行に接続されるメモリ
セルのデータを検知して増幅するセンスアンプ群５４ａ
とが設けられる。
対しては、それぞれアドレス信号Ｘ０〜Ｘｊをデコード
してメモリセルアレイ７１ａの対応する行を選択する複
数のロウデコーダを含むＸデコーダ群７２ａと、列アド
レス信号Ｙ１〜Ｙｋをデコードしてメモリセルアレイ７
１ａの対応する列を選択する列選択信号を発生する複数
のコラムデコーダを含むＹデコーダ群５３ａと、メモリ
セルアレイ群７１ａの選択された行に接続されるメモリ
セルのデータを検知して増幅するセンスアンプ群５４ａ
とが設けられる。
【００１３】メモリセルアレイバンクＡ０およびＡ１に
は、さらに、センスアンプ群５４ａにより検知増幅され
たデータを伝達するとともに書込データをメモリセルア
レイ７１ａの選択されたメモリセルへ伝達するための内
部データ伝達線（グローバルＩＯ線）が設けられる。メ
モリセルアレイバンクＡ０に対応するグローバルＩＯ線
対ＧＩＯ０に対応して、ライト用レジスタ５９ａおよび
ライトバッファ群６０ａが設けられ、メモリセルアレイ
バンクＡ１に対応するグローバルＩＯ線対ＧＩＯ１に対
応してライト用レジスタ５９Ａ′およびライトバッファ
群６０ａ′が設けられる。入力バッファ５８ａの出力
を、書込コマンドが入力したときに与えられるアドレス
の下位１ビットの値に応じて、２つのライト用レジスタ
５９ａまたは５９ａ′に切換えて与えるためのセレクタ
６９ａが設けられている。イコライズ回路群６１ａは、
２系統のグローバルＩＯ線対ＧＩＯ０およびＧＩＯ１に
共通に設けられている。
は、さらに、センスアンプ群５４ａにより検知増幅され
たデータを伝達するとともに書込データをメモリセルア
レイ７１ａの選択されたメモリセルへ伝達するための内
部データ伝達線（グローバルＩＯ線）が設けられる。メ
モリセルアレイバンクＡ０に対応するグローバルＩＯ線
対ＧＩＯ０に対応して、ライト用レジスタ５９ａおよび
ライトバッファ群６０ａが設けられ、メモリセルアレイ
バンクＡ１に対応するグローバルＩＯ線対ＧＩＯ１に対
応してライト用レジスタ５９Ａ′およびライトバッファ
群６０ａ′が設けられる。入力バッファ５８ａの出力
を、書込コマンドが入力したときに与えられるアドレス
の下位１ビットの値に応じて、２つのライト用レジスタ
５９ａまたは５９ａ′に切換えて与えるためのセレクタ
６９ａが設けられている。イコライズ回路群６１ａは、
２系統のグローバルＩＯ線対ＧＩＯ０およびＧＩＯ１に
共通に設けられている。
【００１４】メモリセルアレイバンクＢに対しても、メ
モリセルアレイバンクＡと全く同様な系統の回路がもう
一組設けられている。なお、以後は、ＳＤＲＡＭの書込
動作に注目してその動作を説明するため、図３０におい
ては書込系の回路の構成のみを示している。
モリセルアレイバンクＡと全く同様な系統の回路がもう
一組設けられている。なお、以後は、ＳＤＲＡＭの書込
動作に注目してその動作を説明するため、図３０におい
ては書込系の回路の構成のみを示している。
【００１５】
【発明が解決しようとする課題】次に、図３０に示した
従来のＳＤＲＡＭの動作について簡単に説明する。図３
１は、従来のＳＤＲＡＭに対する書込動作を説明するた
めのタイミングチャートである。以下では、下位アドレ
スの値が“０”、バースト長＝４で、バンクＡにデータ
を書込む場合について説明する。すなわち、４ビットの
連続データがメモリセルバンクＡに書込まれる。
従来のＳＤＲＡＭの動作について簡単に説明する。図３
１は、従来のＳＤＲＡＭに対する書込動作を説明するた
めのタイミングチャートである。以下では、下位アドレ
スの値が“０”、バースト長＝４で、バンクＡにデータ
を書込む場合について説明する。すなわち、４ビットの
連続データがメモリセルバンクＡに書込まれる。
【００１６】図３１においても、データ入出力端子のう
ちの任意の１つのをＤＱにより表わす。サイクル１にお
ける外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジ
において、外部列アドレスストローブ信号ｅｘｔ．／Ｃ
ＡＳが活性状態の“Ｌ”レベルであることに応じて、列
アドレス信号Ｙｂが取込まれ、対応するＹデコーダが活
性化する。すなわち、Ｙデコーダ群Ａ０中の選択された
列に対応する列選択信号φＣＡＳ０およびＹデコーダ群
Ａ１中の選択されたメモリセル列に対応する列選択信号
φＣＳＬ１が活性状態の“Ｈ”レベルに変化する。
ちの任意の１つのをＤＱにより表わす。サイクル１にお
ける外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジ
において、外部列アドレスストローブ信号ｅｘｔ．／Ｃ
ＡＳが活性状態の“Ｌ”レベルであることに応じて、列
アドレス信号Ｙｂが取込まれ、対応するＹデコーダが活
性化する。すなわち、Ｙデコーダ群Ａ０中の選択された
列に対応する列選択信号φＣＡＳ０およびＹデコーダ群
Ａ１中の選択されたメモリセル列に対応する列選択信号
φＣＳＬ１が活性状態の“Ｈ”レベルに変化する。
【００１７】サイクル１におけるクロック信号ｅｘｔ．
ＣＬＫの立上がりエッジにおいて、データ入出力端子Ｄ
Ｑに与えられている最初のデータｄ０は、ライト用レジ
スタ５９ａにストアされ、その後、第２の制御信号発生
回路６３から出力されるライトバッファ活性化信号φＷ
ＢＡ０の活性化に応じて、ライト用レジスタ５９ａにス
トアされているデータｄ０がグローバルＩ／Ｏ線対ＧＩ
Ｏ０に出力される。グローバルＩ／Ｏ線対ＧＩＯ０に出
力されたデータは、列選択信号φＣＳＬ０により選択さ
れたメモリセル列中の対応するメモリセルに書込まれ
る。
ＣＬＫの立上がりエッジにおいて、データ入出力端子Ｄ
Ｑに与えられている最初のデータｄ０は、ライト用レジ
スタ５９ａにストアされ、その後、第２の制御信号発生
回路６３から出力されるライトバッファ活性化信号φＷ
ＢＡ０の活性化に応じて、ライト用レジスタ５９ａにス
トアされているデータｄ０がグローバルＩ／Ｏ線対ＧＩ
Ｏ０に出力される。グローバルＩ／Ｏ線対ＧＩＯ０に出
力されたデータは、列選択信号φＣＳＬ０により選択さ
れたメモリセル列中の対応するメモリセルに書込まれ
る。
【００１８】サイクル２の外部クロック信号ｅｘｔ．Ｃ
ＬＫの立上がりエッジにおいてデータ入出力端子ＤＱか
ら取込まれるデータｄ１は、ライト用レジスタ５９ａ′
にストアされる。その後、第２の制御信号発生回路ｂ３
から出力されるライトバッファ活性化信号φＷＢＡ１の
活性化に応じて、グローバルＩ／Ｏ線対ＧＩＯ１に出力
される。データｄ１も、信号φＣＳＬ１により選択され
た列中の対応するメモリセルに書込まれる。以上のよう
にして、２ビット分のデータの書込が終わると、ライト
バッファ活性化信号φＷＢＡ０とφＷＢＡ１はともに非
活性となる。これにより、ライト用レジスタ５９ａおよ
び５９ａ′とグローバルＩ／Ｏ線対ＧＩＯ０およびＧＩ
Ｏ１との電気的な接続が遮断される。
ＬＫの立上がりエッジにおいてデータ入出力端子ＤＱか
ら取込まれるデータｄ１は、ライト用レジスタ５９ａ′
にストアされる。その後、第２の制御信号発生回路ｂ３
から出力されるライトバッファ活性化信号φＷＢＡ１の
活性化に応じて、グローバルＩ／Ｏ線対ＧＩＯ１に出力
される。データｄ１も、信号φＣＳＬ１により選択され
た列中の対応するメモリセルに書込まれる。以上のよう
にして、２ビット分のデータの書込が終わると、ライト
バッファ活性化信号φＷＢＡ０とφＷＢＡ１はともに非
活性となる。これにより、ライト用レジスタ５９ａおよ
び５９ａ′とグローバルＩ／Ｏ線対ＧＩＯ０およびＧＩ
Ｏ１との電気的な接続が遮断される。
【００１９】サイクル３における外部クロック信号ｅｘ
ｔ．ＣＬＫの立上がりエッジに応答して、第２の制御信
号発生回路６３から出力されるイコライズ信号φＷＥＱ
Ａに応答して、イコライズ回路６１ａは、メモリセルア
レイバンクＡ０およびＡ１とライトバッファ群６０ａお
よび６０ａ′とをつなぐグローバルＩ／Ｏ線対ＧＩＯ０
およびＧＩＯ１をイコライズする。一方、サイクル３の
信号ｅｘｔ．ＣＬＫの立上がりエッジに応じて、データ
入出力端子ＤＱに与えられているデータｄ２が取込ま
れ、ライト用レジスタ５９ａにストアされる。さらに、
サイクル３における信号ｅｘｔ．ＣＬＫの立上がりのエ
ッジに応じて、メモリセルアレイバンクＡ０中の続いて
データ書込が行なわれるメモリセルの属するメモリセル
列を選択する列選択信号φＣＳＬ２およびメモリセルア
レイバンクＡ１中の続いてデータ書込が行なわれるメモ
リセルの属するメモリセル列を選択する列選択信号φＣ
ＳＬ３が、ともに活性状態（“Ｈ”レベル）となる。し
たがって、ライトバッファ活性化信号φＷＢＡ０の活性
化に応じて、メモリセルアレイバンクＡ０中の対応する
メモリセルにデータｄ２の書込が行なわれる。
ｔ．ＣＬＫの立上がりエッジに応答して、第２の制御信
号発生回路６３から出力されるイコライズ信号φＷＥＱ
Ａに応答して、イコライズ回路６１ａは、メモリセルア
レイバンクＡ０およびＡ１とライトバッファ群６０ａお
よび６０ａ′とをつなぐグローバルＩ／Ｏ線対ＧＩＯ０
およびＧＩＯ１をイコライズする。一方、サイクル３の
信号ｅｘｔ．ＣＬＫの立上がりエッジに応じて、データ
入出力端子ＤＱに与えられているデータｄ２が取込ま
れ、ライト用レジスタ５９ａにストアされる。さらに、
サイクル３における信号ｅｘｔ．ＣＬＫの立上がりのエ
ッジに応じて、メモリセルアレイバンクＡ０中の続いて
データ書込が行なわれるメモリセルの属するメモリセル
列を選択する列選択信号φＣＳＬ２およびメモリセルア
レイバンクＡ１中の続いてデータ書込が行なわれるメモ
リセルの属するメモリセル列を選択する列選択信号φＣ
ＳＬ３が、ともに活性状態（“Ｈ”レベル）となる。し
たがって、ライトバッファ活性化信号φＷＢＡ０の活性
化に応じて、メモリセルアレイバンクＡ０中の対応する
メモリセルにデータｄ２の書込が行なわれる。
【００２０】サイクル４における信号ｅｘｔ．ＣＬＫの
立上がりのエッジで、引続いてデータｄ３が取込まれ、
ライト用レジスタ５９ａ′にストアされる。ライトバッ
ファ活性化信号φＷＢＡ１の活性化に応じて、メモリセ
ルアレイバンクＡ１中の対応するメモリセルにデータｄ
３の書込が行なわれる。以上のようにして、２ビットプ
リフェッチ動作を行なうＳＤＲＡＭは、２クロックサイ
クルごとにデータを書込むので、外部クロック信号の周
波数が増加した場合でも、データ書込に対する時間余裕
を確保することができるので、動作周波数の高速化を図
ることが容易である。
立上がりのエッジで、引続いてデータｄ３が取込まれ、
ライト用レジスタ５９ａ′にストアされる。ライトバッ
ファ活性化信号φＷＢＡ１の活性化に応じて、メモリセ
ルアレイバンクＡ１中の対応するメモリセルにデータｄ
３の書込が行なわれる。以上のようにして、２ビットプ
リフェッチ動作を行なうＳＤＲＡＭは、２クロックサイ
クルごとにデータを書込むので、外部クロック信号の周
波数が増加した場合でも、データ書込に対する時間余裕
を確保することができるので、動作周波数の高速化を図
ることが容易である。
【００２１】しかしながら、上記のような従来のＳＤＲ
ＡＭの２ビットプリフェッチ動作においては、先頭デー
タ（１ビット目のデータ）の書込動作を行なうサイクル
に、２ビット目のデータを書込むメモリセル列が同時に
選択され、Ｉ／Ｏ線対と接続されている。このため、２
ビット目のデータ書込に用いられるＩ／Ｏ線対は、１ビ
ット目のデータの書込が行なわれるサイクルにおいて、
２ビット目のデータが書込まれるメモリセルに以前から
保持されていたデータに応じて、その電位が変化してい
る。このため、２ビット目のデータを書込むサイクルに
おいて、この以前から保持されていたデータと逆のデー
タを書込む場合には、相補な構成となっているＩＯ線対
の電位を反転させることが必要となる。
ＡＭの２ビットプリフェッチ動作においては、先頭デー
タ（１ビット目のデータ）の書込動作を行なうサイクル
に、２ビット目のデータを書込むメモリセル列が同時に
選択され、Ｉ／Ｏ線対と接続されている。このため、２
ビット目のデータ書込に用いられるＩ／Ｏ線対は、１ビ
ット目のデータの書込が行なわれるサイクルにおいて、
２ビット目のデータが書込まれるメモリセルに以前から
保持されていたデータに応じて、その電位が変化してい
る。このため、２ビット目のデータを書込むサイクルに
おいて、この以前から保持されていたデータと逆のデー
タを書込む場合には、相補な構成となっているＩＯ線対
の電位を反転させることが必要となる。
【００２２】浮遊容量の大きいＩＯ線対の電位を反転さ
せるためには、余分な時間が必要となり、このことは書
込時間の増大、すなわち、動作可能周波数の劣化を招く
ことになる。したがって、この発明の主たる目的は、高
速動作が可能なＳＤＲＡＭを提供することである。この
発明の他の目的は、２ビットプリフェッチ動作を行なう
ＳＤＲＡＭにおいて、データ書込の際のＩ／Ｏ線対の電
位変化に要する時間を低減することが可能なＳＤＲＡＭ
を提供することである。
せるためには、余分な時間が必要となり、このことは書
込時間の増大、すなわち、動作可能周波数の劣化を招く
ことになる。したがって、この発明の主たる目的は、高
速動作が可能なＳＤＲＡＭを提供することである。この
発明の他の目的は、２ビットプリフェッチ動作を行なう
ＳＤＲＡＭにおいて、データ書込の際のＩ／Ｏ線対の電
位変化に要する時間を低減することが可能なＳＤＲＡＭ
を提供することである。
【００２３】
【課題を解決するための手段】請求項１記載の同期型半
導体記憶装置は、外部クロック信号に同期して制御信
号、アドレス信号およびデータ信号を含む外部信号を取
込む同期型半導体記憶装置であって、行列状に配列され
た複数のメモリセルを含むメモリセルアレイと、メモリ
セルアレイとデータ信号の入出力を行なうための第１お
よび第２の信号入力線対と、外部クロック信号を分周し
内部クロック信号を出力する分周手段と、アドレス信号
に従ってメモリセルアレイ中の対応するメモリセルを連
続的に選択する選択手段と、外部クロック信号に応じて
制御され、直列に入力されるデータ信号を受けて保持
し、対応する第１および第２の信号入出力線対に、対応
する信号をそれぞれ並列に出力するデータ入力手段と、
内部クロック信号に応じて制御され、選択手段によって
選択されたメモリセルと対応する第１および第２の信号
入出力線対とを、直列に入力されるデータ信号の先頭デ
ータが入力されたサイクルの後の外部クロック信号のサ
イクルにおいて接続する接続手段とを備える。
導体記憶装置は、外部クロック信号に同期して制御信
号、アドレス信号およびデータ信号を含む外部信号を取
込む同期型半導体記憶装置であって、行列状に配列され
た複数のメモリセルを含むメモリセルアレイと、メモリ
セルアレイとデータ信号の入出力を行なうための第１お
よび第２の信号入力線対と、外部クロック信号を分周し
内部クロック信号を出力する分周手段と、アドレス信号
に従ってメモリセルアレイ中の対応するメモリセルを連
続的に選択する選択手段と、外部クロック信号に応じて
制御され、直列に入力されるデータ信号を受けて保持
し、対応する第１および第２の信号入出力線対に、対応
する信号をそれぞれ並列に出力するデータ入力手段と、
内部クロック信号に応じて制御され、選択手段によって
選択されたメモリセルと対応する第１および第２の信号
入出力線対とを、直列に入力されるデータ信号の先頭デ
ータが入力されたサイクルの後の外部クロック信号のサ
イクルにおいて接続する接続手段とを備える。
【００２４】請求項２記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置の構成に加えて、
接続手段により、選択されたメモリセルと対応する第１
および第２の信号入出力線対とが接続され、書込動作が
完了するたびに、第１および第２の入出力線対の電位を
それぞれ所定の電位に等電位化するイコライズ手段をさ
らに備える。請求項３記載の同期型半導体記憶装置は、
外部クロック信号に同期して制御信号、アドレス信号お
よびデータ信号を含む外部信号を取込む同期型半導体記
憶装置であって、行列状に配列された複数のメモリセル
と、各行に対応して設けられたワード線と、各列に対応
して設けられたビット線対とを各々含む複数のメモリセ
ルアレイブロックと、複数のメモリセルアレイブロック
の各々に対応して設けられた第１および第２のローカル
信号入出力線対と、複数のメモリセルアレイブロックに
共通に設けられた第１および第２のグローバル信号入出
力線対と、アドレス信号に従って、対応するメモリセル
アレイブロック中の対応するメモリセル列を連続的に選
択する選択回路と、外部クロック信号を分周し、内部ク
ロック信号を出力する分周回路と、外部クロック信号に
応じて制御され、データ信号を交互に受けて保持し、対
応する第１および第２のグローバル信号入出力線対の一
端に、対応する信号をそれぞれ出力する第１および第２
の書込用レジスタと、対応するメモリセルアレイブロッ
クの第１および第２のローカル信号入出力線対の一端
と、対応する第１および第２のグローバル信号入出力線
対の他端とを接続する第１の接続回路と、内部クロック
信号に応じて制御され、対応するメモリセルアレイブロ
ックの第１および第２のローカル信号入出力線対の他端
と対応するメモリセル対がそれぞれ接続するビット線対
とを、第１および第２の書込用レジスタのうち後のサイ
クルでデータ信号を受けたものが対応する信号を出力す
る外部クロック信号のサイクルにおいて、それぞれ接続
する第２の接続回路とを備える。
請求項１記載の同期型半導体記憶装置の構成に加えて、
接続手段により、選択されたメモリセルと対応する第１
および第２の信号入出力線対とが接続され、書込動作が
完了するたびに、第１および第２の入出力線対の電位を
それぞれ所定の電位に等電位化するイコライズ手段をさ
らに備える。請求項３記載の同期型半導体記憶装置は、
外部クロック信号に同期して制御信号、アドレス信号お
よびデータ信号を含む外部信号を取込む同期型半導体記
憶装置であって、行列状に配列された複数のメモリセル
と、各行に対応して設けられたワード線と、各列に対応
して設けられたビット線対とを各々含む複数のメモリセ
ルアレイブロックと、複数のメモリセルアレイブロック
の各々に対応して設けられた第１および第２のローカル
信号入出力線対と、複数のメモリセルアレイブロックに
共通に設けられた第１および第２のグローバル信号入出
力線対と、アドレス信号に従って、対応するメモリセル
アレイブロック中の対応するメモリセル列を連続的に選
択する選択回路と、外部クロック信号を分周し、内部ク
ロック信号を出力する分周回路と、外部クロック信号に
応じて制御され、データ信号を交互に受けて保持し、対
応する第１および第２のグローバル信号入出力線対の一
端に、対応する信号をそれぞれ出力する第１および第２
の書込用レジスタと、対応するメモリセルアレイブロッ
クの第１および第２のローカル信号入出力線対の一端
と、対応する第１および第２のグローバル信号入出力線
対の他端とを接続する第１の接続回路と、内部クロック
信号に応じて制御され、対応するメモリセルアレイブロ
ックの第１および第２のローカル信号入出力線対の他端
と対応するメモリセル対がそれぞれ接続するビット線対
とを、第１および第２の書込用レジスタのうち後のサイ
クルでデータ信号を受けたものが対応する信号を出力す
る外部クロック信号のサイクルにおいて、それぞれ接続
する第２の接続回路とを備える。
【００２５】請求項４記載の同期型半導体記憶装置は、
外部クロック信号に同期して制御信号、アドレス信号お
よびデータ信号を含む外部信号を取込む同期型半導体記
憶装置であって、行列状に配列された複数のメモリセル
を含むメモリセルアレイと、メモリセルアレイとデータ
信号の入出力を行なうための第１および第２の信号入出
力線対と、外部クロック信号を分周し、互いに交互に変
化する第１および第２の内部クロック信号を出力する分
周手段と、アドレス信号に従って、メモリセルアレイ中
の対応するメモリセルを連続的に選択する選択手段と、
外部クロック信号に応じて制御され、直列に入力される
データ信号を受けて保持し、対応する第１および第２の
信号入出力線対に、対応する信号をそれぞれ並列に出力
するデータ入力手段と、第１の内部クロック信号に応じ
て制御され、第１の信号入出力線対と選択手段により選
択された対応するメモリセルとを接続する第１の接続手
段と、第２の内部クロック信号に応じて制御され、第２
の信号入出力線対と、選択手段により選択された対応す
るメモリセルとを接続する第２の接続手段とを備える。
外部クロック信号に同期して制御信号、アドレス信号お
よびデータ信号を含む外部信号を取込む同期型半導体記
憶装置であって、行列状に配列された複数のメモリセル
を含むメモリセルアレイと、メモリセルアレイとデータ
信号の入出力を行なうための第１および第２の信号入出
力線対と、外部クロック信号を分周し、互いに交互に変
化する第１および第２の内部クロック信号を出力する分
周手段と、アドレス信号に従って、メモリセルアレイ中
の対応するメモリセルを連続的に選択する選択手段と、
外部クロック信号に応じて制御され、直列に入力される
データ信号を受けて保持し、対応する第１および第２の
信号入出力線対に、対応する信号をそれぞれ並列に出力
するデータ入力手段と、第１の内部クロック信号に応じ
て制御され、第１の信号入出力線対と選択手段により選
択された対応するメモリセルとを接続する第１の接続手
段と、第２の内部クロック信号に応じて制御され、第２
の信号入出力線対と、選択手段により選択された対応す
るメモリセルとを接続する第２の接続手段とを備える。
【００２６】請求項５記載の同期型半導体記憶装置は、
請求項４記載の同期型半導体記憶装置の構成に加えて、
第１および第２の接続手段により、選択されたメモリセ
ルと対応する第１および第２の信号入出力線対とが接続
され、書込動作が完了するごとに、第１および第２の入
出力線対の電位をそれぞれ所定の電位に等電位化するイ
コライズ手段をさらに備える。請求項６記載の同期型半
導体記憶装置は、外部クロック信号に同期して制御信
号、アドレス信号およびデータ信号を含む外部信号を取
込む同期型半導体記憶装置であって、行列状に配列され
た複数のメモリセルと、各行に対応して設けられたワー
ド線と、各列に対応して設けられたビット線対とを各々
含む複数のメモリセルアレイブロックと、複数のメモリ
セルアレイブロックの各々に対応して設けられた第１お
よび第２のローカル信号入出力線対と、複数のメモリセ
ルアレイブロックに共通に設けられた第１および第２の
グローバル信号入出力線対と、アドレス信号に従って、
対応するメモリセルアレイブロック中の対応する第１お
よび第２のメモリセルを連続的に選択する選択回路と、
外部クロック信号を分周し、互いに交互に変化する第１
および第２の内部クロック信号を出力する分周回路と、
外部クロック信号に応じて制御され、データ信号を交互
に受けて保持し、対応する第１および前記第２のグロー
バル信号入出力線対の一端に、対応する信号をそれぞれ
出力する第１および第２の書込用レジスタと、対応する
メモリセルアレイブロックの第１および第２のローカル
信号入出力線対の一端と、対応する第１および第２のグ
ローバル信号入出力線対の他端とを接続する第１の接続
回路と、第１の内部クロック信号に応じて制御され、第
１のローカル信号入出力線対の他端と、第１のメモリセ
ルが接続するビット線対とを接続する第２の接続回路
と、第２の内部クロック信号に応じて制御され、第２の
ローカル信号入出力線対の他端と、第２のメモリセルが
接続するビット線対とを接続する第３の接続回路とを備
える。
請求項４記載の同期型半導体記憶装置の構成に加えて、
第１および第２の接続手段により、選択されたメモリセ
ルと対応する第１および第２の信号入出力線対とが接続
され、書込動作が完了するごとに、第１および第２の入
出力線対の電位をそれぞれ所定の電位に等電位化するイ
コライズ手段をさらに備える。請求項６記載の同期型半
導体記憶装置は、外部クロック信号に同期して制御信
号、アドレス信号およびデータ信号を含む外部信号を取
込む同期型半導体記憶装置であって、行列状に配列され
た複数のメモリセルと、各行に対応して設けられたワー
ド線と、各列に対応して設けられたビット線対とを各々
含む複数のメモリセルアレイブロックと、複数のメモリ
セルアレイブロックの各々に対応して設けられた第１お
よび第２のローカル信号入出力線対と、複数のメモリセ
ルアレイブロックに共通に設けられた第１および第２の
グローバル信号入出力線対と、アドレス信号に従って、
対応するメモリセルアレイブロック中の対応する第１お
よび第２のメモリセルを連続的に選択する選択回路と、
外部クロック信号を分周し、互いに交互に変化する第１
および第２の内部クロック信号を出力する分周回路と、
外部クロック信号に応じて制御され、データ信号を交互
に受けて保持し、対応する第１および前記第２のグロー
バル信号入出力線対の一端に、対応する信号をそれぞれ
出力する第１および第２の書込用レジスタと、対応する
メモリセルアレイブロックの第１および第２のローカル
信号入出力線対の一端と、対応する第１および第２のグ
ローバル信号入出力線対の他端とを接続する第１の接続
回路と、第１の内部クロック信号に応じて制御され、第
１のローカル信号入出力線対の他端と、第１のメモリセ
ルが接続するビット線対とを接続する第２の接続回路
と、第２の内部クロック信号に応じて制御され、第２の
ローカル信号入出力線対の他端と、第２のメモリセルが
接続するビット線対とを接続する第３の接続回路とを備
える。
【００２７】請求項７記載の同期型半導体記憶装置は、
外部クロック信号に同期して制御信号、アドレス信号お
よびデータ信号を含む外部信号を取込む同期型半導体記
憶装置であって、行列状に配列された複数のメモリセル
を含むメモリセルアレイと、メモリセルアレイとデータ
信号の入出力を行なうための第１および第２の入出力線
対と、外部クロック信号を分周し、内部クロック信号を
出力する分周手段と、アドレス信号に従って、メモリセ
ルアレイ中の対応するメモリセルを連続的に選択する選
択手段と、外部クロック信号に応じて制御され、直列に
入力されるデータ信号を受けて保持し、対応する第１お
よび前記第２の信号入出力線対に、対応する信号をそれ
ぞれ並列に出力するデータ入力手段と、内部クロック信
号に応じて、データ信号の入力開始と同期して制御さ
れ、選択回路によって選択されたメモリセルと、対応す
る第１および前記第２の信号入出力線対とを接続する接
続手段と、第１および前記第２の信号入出力線対と前記
接続手段を介して入力ノード対が接続し、対応する前記
メモリセルに前記対応する信号を出力する駆動手段と、
外部クロック信号に応じて制御され、第１および第２の
信号入出力線対をイコライズするイコライズ手段とを備
える。
外部クロック信号に同期して制御信号、アドレス信号お
よびデータ信号を含む外部信号を取込む同期型半導体記
憶装置であって、行列状に配列された複数のメモリセル
を含むメモリセルアレイと、メモリセルアレイとデータ
信号の入出力を行なうための第１および第２の入出力線
対と、外部クロック信号を分周し、内部クロック信号を
出力する分周手段と、アドレス信号に従って、メモリセ
ルアレイ中の対応するメモリセルを連続的に選択する選
択手段と、外部クロック信号に応じて制御され、直列に
入力されるデータ信号を受けて保持し、対応する第１お
よび前記第２の信号入出力線対に、対応する信号をそれ
ぞれ並列に出力するデータ入力手段と、内部クロック信
号に応じて、データ信号の入力開始と同期して制御さ
れ、選択回路によって選択されたメモリセルと、対応す
る第１および前記第２の信号入出力線対とを接続する接
続手段と、第１および前記第２の信号入出力線対と前記
接続手段を介して入力ノード対が接続し、対応する前記
メモリセルに前記対応する信号を出力する駆動手段と、
外部クロック信号に応じて制御され、第１および第２の
信号入出力線対をイコライズするイコライズ手段とを備
える。
【００２８】請求項８記載の同期型半導体記憶装置は、
外部クロック信号に同期して制御信号、アドレス信号お
よびデータ信号を含む外部信号を取込む同期型半導体記
憶装置であって、行列状に配列された複数のメモリセル
を含むメモリセルアレイと、メモリセルアレイとデータ
信号の入出力を行なうための第１および第２の信号入出
力線対と、外部クロック信号を分周し、内部クロック信
号を出力する分周手段と、アドレス信号に従って、メモ
リセルアレイ中の対応するメモリセルを連続的に選択す
る選択手段と、外部クロック信号に応じて制御され、直
列に入力されるデータ信号を受けて保持し、対応する第
１および第２の信号入出力線対に対応する信号をそれぞ
れ並列に出力するデータ入力手段と、内部クロック信号
に応じて、データ信号の入力開始と同期して制御され、
選択回路によって選択されたメモリセルと、対応する第
１および第２の信号入出力線対とを接続する接続手段
と、第１および第２の信号入出力線対と接続手段を介し
て入力ノード対が接続し、対応するメモリセルに対応す
る信号を出力する駆動手段と、内部クロック信号に応じ
て制御され、第１の信号入出力線対をイコライズする第
１のイコライズ手段と、外部クロック信号に応じて制御
され、第２の信号入出力線対をイコライズする第２のイ
コライズ手段とを備える。
外部クロック信号に同期して制御信号、アドレス信号お
よびデータ信号を含む外部信号を取込む同期型半導体記
憶装置であって、行列状に配列された複数のメモリセル
を含むメモリセルアレイと、メモリセルアレイとデータ
信号の入出力を行なうための第１および第２の信号入出
力線対と、外部クロック信号を分周し、内部クロック信
号を出力する分周手段と、アドレス信号に従って、メモ
リセルアレイ中の対応するメモリセルを連続的に選択す
る選択手段と、外部クロック信号に応じて制御され、直
列に入力されるデータ信号を受けて保持し、対応する第
１および第２の信号入出力線対に対応する信号をそれぞ
れ並列に出力するデータ入力手段と、内部クロック信号
に応じて、データ信号の入力開始と同期して制御され、
選択回路によって選択されたメモリセルと、対応する第
１および第２の信号入出力線対とを接続する接続手段
と、第１および第２の信号入出力線対と接続手段を介し
て入力ノード対が接続し、対応するメモリセルに対応す
る信号を出力する駆動手段と、内部クロック信号に応じ
て制御され、第１の信号入出力線対をイコライズする第
１のイコライズ手段と、外部クロック信号に応じて制御
され、第２の信号入出力線対をイコライズする第２のイ
コライズ手段とを備える。
【００２９】
［実施の形態１］図１は、本発明の実施の形態１のＳＤ
ＲＡＭ１０００の主要部の構成を機能的に示すブロック
図である。図１においては、×８ビット構成のＳＤＲＡ
Ｍの１ビットの入出力データに関連する機能的部分の構
成が示される。データ入出力端子ＤＱｉに関連するメモ
リセルアレイ部分は、バンクＡを構成するメモリセルア
レイ７１ａと、バンクＢを構成するメモリセルアレイ７
１ｂを含む。
ＲＡＭ１０００の主要部の構成を機能的に示すブロック
図である。図１においては、×８ビット構成のＳＤＲＡ
Ｍの１ビットの入出力データに関連する機能的部分の構
成が示される。データ入出力端子ＤＱｉに関連するメモ
リセルアレイ部分は、バンクＡを構成するメモリセルア
レイ７１ａと、バンクＢを構成するメモリセルアレイ７
１ｂを含む。
【００３０】バンクＡは、さらに、後に説明するよう
に、アドレス信号に応じて選択されるメモリセルアレイ
バンクＡ０とメモリセルアレイバンクＡ１とに分割さ
れ、メモリセルアレイバンクＢは、メモリセルアレイバ
ンクＢ０およびＢ１に分割されている。メモリセルアレ
イバンクＡ０およびＡ１に対しては、それぞれ、アドレ
ス信号Ａ０〜Ａｊをデコードしてメモリセルアレイ７１
ａの対応する行を選択する複数のロウデコーダを含むＸ
デコーダ群５２ａと、列アドレス信号Ｙ１〜Ｙｋをデコ
ードしてメモリセルアレイ７１ａの対応する列を選択す
る列選択信号を発生する複数のコラムデコーダを含むＹ
デコーダ群５３ａと、メモリセルアレイ７１ａの選択さ
れた行に接続されるメモリセルのデータを検知して増幅
するセンスアンプ群５４ａとが設けられている。
に、アドレス信号に応じて選択されるメモリセルアレイ
バンクＡ０とメモリセルアレイバンクＡ１とに分割さ
れ、メモリセルアレイバンクＢは、メモリセルアレイバ
ンクＢ０およびＢ１に分割されている。メモリセルアレ
イバンクＡ０およびＡ１に対しては、それぞれ、アドレ
ス信号Ａ０〜Ａｊをデコードしてメモリセルアレイ７１
ａの対応する行を選択する複数のロウデコーダを含むＸ
デコーダ群５２ａと、列アドレス信号Ｙ１〜Ｙｋをデコ
ードしてメモリセルアレイ７１ａの対応する列を選択す
る列選択信号を発生する複数のコラムデコーダを含むＹ
デコーダ群５３ａと、メモリセルアレイ７１ａの選択さ
れた行に接続されるメモリセルのデータを検知して増幅
するセンスアンプ群５４ａとが設けられている。
【００３１】Ｘデコーダ群５２ａは、メモリセルアレイ
７１ａの各ワード線に対応して設けられるロウデコーダ
を含む。アドレス信号Ｘ０〜Ｘｊに従って、対応するロ
ウデコーダが、ロウデコーダに対して設けられているワ
ード線を選択状態とする。Ｙデコーダ群５３ａは、メモ
リセルアレイ７１ａの列選択線それぞれに対して設けら
れるコラムデコーダを含む。１本の列選択線は、４対の
ビット線対を選択状態とする。Ｘデコーダ群５２ａおよ
びＹデコーダ群５３ａにより、メモリセルアレイバンク
Ａ０およびＡ１において、それぞれ４ビットのメモリセ
ルが同時に選択状態とされる。Ｘデコーダ群５２ａおよ
びＹデコーダ群５３ａは、それぞれバンク指定信号ＢＡ
により活性化される。一方、メモリセルアレイバンクＢ
０およびＢ１に対しても、それぞれＸデコーダ群５２ｂ
およびＹデコーダ群５３ｂが設けられ、これらはそれぞ
れバンク指定信号ＢＢにより活性化される。
７１ａの各ワード線に対応して設けられるロウデコーダ
を含む。アドレス信号Ｘ０〜Ｘｊに従って、対応するロ
ウデコーダが、ロウデコーダに対して設けられているワ
ード線を選択状態とする。Ｙデコーダ群５３ａは、メモ
リセルアレイ７１ａの列選択線それぞれに対して設けら
れるコラムデコーダを含む。１本の列選択線は、４対の
ビット線対を選択状態とする。Ｘデコーダ群５２ａおよ
びＹデコーダ群５３ａにより、メモリセルアレイバンク
Ａ０およびＡ１において、それぞれ４ビットのメモリセ
ルが同時に選択状態とされる。Ｘデコーダ群５２ａおよ
びＹデコーダ群５３ａは、それぞれバンク指定信号ＢＡ
により活性化される。一方、メモリセルアレイバンクＢ
０およびＢ１に対しても、それぞれＸデコーダ群５２ｂ
およびＹデコーダ群５３ｂが設けられ、これらはそれぞ
れバンク指定信号ＢＢにより活性化される。
【００３２】バンクＡには、さらに、センスアンプ群５
４ａにより検知増幅されたデータを伝達するとともに、
書込データをメモリセルアレイ７１ａの選択されたメモ
リセルへ伝達するための内部データ伝達線（グローバル
ＩＯ線）が設けられている。メモリセルアレイバンクＡ
０に対しては、グローバルＩＯ線バスＧＩＯ０が設けら
れ、メモリセルアレイバンクＡ１に対しては、グローバ
ルＩＯ線バスＧＩＯ１が設けられている。１つのグロー
バルＩＯ線バスは、同時に選択された４ビットのメモリ
セルと同時にデータ授受を行なうために４対のグローバ
ルＩＯ線対を含んでいる。
４ａにより検知増幅されたデータを伝達するとともに、
書込データをメモリセルアレイ７１ａの選択されたメモ
リセルへ伝達するための内部データ伝達線（グローバル
ＩＯ線）が設けられている。メモリセルアレイバンクＡ
０に対しては、グローバルＩＯ線バスＧＩＯ０が設けら
れ、メモリセルアレイバンクＡ１に対しては、グローバ
ルＩＯ線バスＧＩＯ１が設けられている。１つのグロー
バルＩＯ線バスは、同時に選択された４ビットのメモリ
セルと同時にデータ授受を行なうために４対のグローバ
ルＩＯ線対を含んでいる。
【００３３】メモリセルアレイバンクＡ０に対するグロ
ーバルＩＯ線対ＧＩＯ０に対応して、ライト用レジスタ
５９ａおよびライトバッファ群６０ａが設けられ、メモ
リセルアレイバンクＡ１に対するグローバルＩＯ線対Ｇ
ＩＯ１に対応して、ライト用レジスタ５９ａ′およびラ
イトバッファ群６０ａ′が設けられている。１ビット幅
の入力バッファ５８ａは、データ入出力端子ＤＱｉに与
えられた入力データから内部書込データを生成する。セ
レクタ６９ａは、第２の制御信号発生回路６３から出力
されるセレクタ制御信号φＳＥＡにより制御され、入力
バッファ５８ａの出力を切換えて、２つのライト用レジ
スタ５９ａまたは５９ａ′に与える。すなわち、入力バ
ッファ５８ａは、入力バッファ活性化信号φＤＢＡに応
じて活性化され、データ入出力端子ＤＱｉに与えられた
入力データから内部書込データを生成し、セレクタ６９
ａは、後に述べるようにアドレス信号に応じて第２制御
信号発生回路６３から出力されたセレクタ制御信号φＳ
ＥＡに応じて制御され、ライト用レジスタ５９ａおよび
５９ａ′のいずれか一方に対して、内部書込データを出
力する。ライト用レジスタ５９ａおよび５９ａ′は、そ
れぞれレジスタ活性化信号φＲｗＡ０またはφＲｗＡ１
に応答して活性化され、セレクタ６９ａから出力された
書込データを順次格納する。ライトバッファ群６０ａお
よび６０ａ′は、書込バッファ活性化信号φＷＢＡ０ま
たはφＷＢＡ１に応答して活性化され、対応するライト
用レジスタ５９ａまたは５９ａ′に格納されたデータを
増幅して、対応するグローバルＩＯ線対バスＧＩＯ０ま
たはＧＩＯ１へ伝達する。
ーバルＩＯ線対ＧＩＯ０に対応して、ライト用レジスタ
５９ａおよびライトバッファ群６０ａが設けられ、メモ
リセルアレイバンクＡ１に対するグローバルＩＯ線対Ｇ
ＩＯ１に対応して、ライト用レジスタ５９ａ′およびラ
イトバッファ群６０ａ′が設けられている。１ビット幅
の入力バッファ５８ａは、データ入出力端子ＤＱｉに与
えられた入力データから内部書込データを生成する。セ
レクタ６９ａは、第２の制御信号発生回路６３から出力
されるセレクタ制御信号φＳＥＡにより制御され、入力
バッファ５８ａの出力を切換えて、２つのライト用レジ
スタ５９ａまたは５９ａ′に与える。すなわち、入力バ
ッファ５８ａは、入力バッファ活性化信号φＤＢＡに応
じて活性化され、データ入出力端子ＤＱｉに与えられた
入力データから内部書込データを生成し、セレクタ６９
ａは、後に述べるようにアドレス信号に応じて第２制御
信号発生回路６３から出力されたセレクタ制御信号φＳ
ＥＡに応じて制御され、ライト用レジスタ５９ａおよび
５９ａ′のいずれか一方に対して、内部書込データを出
力する。ライト用レジスタ５９ａおよび５９ａ′は、そ
れぞれレジスタ活性化信号φＲｗＡ０またはφＲｗＡ１
に応答して活性化され、セレクタ６９ａから出力された
書込データを順次格納する。ライトバッファ群６０ａお
よび６０ａ′は、書込バッファ活性化信号φＷＢＡ０ま
たはφＷＢＡ１に応答して活性化され、対応するライト
用レジスタ５９ａまたは５９ａ′に格納されたデータを
増幅して、対応するグローバルＩＯ線対バスＧＩＯ０ま
たはＧＩＯ１へ伝達する。
【００３４】イコライズ回路群６１ａは、２系統のグロ
ーバルＩＯ線対ＧＩＯ０およびＧＩＯ１に共通に設けら
れ、イコライズ回路活性化信号φＷＥＱＡに応答して活
性化され、グローバルＩＯ線対バスＧＩＯ０およびＧＩ
Ｏ１のイコライズを行なう。ライトバッファ群６０ａお
よび６０ａ′ならびにライトレジスタ５９ａおよび５９
ａ′は、それぞれ８ビット幅を有する。メモリセルアレ
イバンクＢも同様に、メモリセルアレイバンクＢ０およ
びＢ１を含む。メモリセルアレイバンクＢ０およびＢ１
はそれぞれ、Ｘデコーダ群５２ｂ、Ｙデコーダ群５３
ｂ、センスアンプ活性化信号φＳＡＢに応答して活性化
されるセンスアンプ群５４ｂ、イコライズ回路活性化信
号φＷＥＱＢに応答して活性化されるイコライズ回路群
６１ｂ、バッファ活性化信号φＷＢＢ０またはφＷＢＢ
１に応答して活性化されるライトバッファ群６０ｂおよ
び６０ｂ′、レジスタ活性化信号φＲｗＢ０またはφＲ
ｗＢ１に応答して活性化されるライト用レジスタ５９ｂ
および５９ｂ′、セレクタ制御信号φＳＥＢによって制
御されるセレクタ６９ｂ、およびバッファ活性化信号φ
ＤＢＢに応答して活性化される入力バッファ５８ｂを含
む。
ーバルＩＯ線対ＧＩＯ０およびＧＩＯ１に共通に設けら
れ、イコライズ回路活性化信号φＷＥＱＡに応答して活
性化され、グローバルＩＯ線対バスＧＩＯ０およびＧＩ
Ｏ１のイコライズを行なう。ライトバッファ群６０ａお
よび６０ａ′ならびにライトレジスタ５９ａおよび５９
ａ′は、それぞれ８ビット幅を有する。メモリセルアレ
イバンクＢも同様に、メモリセルアレイバンクＢ０およ
びＢ１を含む。メモリセルアレイバンクＢ０およびＢ１
はそれぞれ、Ｘデコーダ群５２ｂ、Ｙデコーダ群５３
ｂ、センスアンプ活性化信号φＳＡＢに応答して活性化
されるセンスアンプ群５４ｂ、イコライズ回路活性化信
号φＷＥＱＢに応答して活性化されるイコライズ回路群
６１ｂ、バッファ活性化信号φＷＢＢ０またはφＷＢＢ
１に応答して活性化されるライトバッファ群６０ｂおよ
び６０ｂ′、レジスタ活性化信号φＲｗＢ０またはφＲ
ｗＢ１に応答して活性化されるライト用レジスタ５９ｂ
および５９ｂ′、セレクタ制御信号φＳＥＢによって制
御されるセレクタ６９ｂ、およびバッファ活性化信号φ
ＤＢＢに応答して活性化される入力バッファ５８ｂを含
む。
【００３５】バンクＡの構成とバンクＢの構成は同一で
ある。ライト用レジスタ５９ａおよび５９ａ′ならびに
５９ｂおよび５９ｂ′を設けることにより、１つのデー
タ入出力端子ＤＱｉに対し、高速のクロック信号に同期
してデータの入出力を行なうことが可能となる。バンク
ＡおよびバンクＢに対する各制御信号については、バン
ク指定信号ＢＡおよびＢＢに従って、いずれか一方のバ
ンクに対する制御信号のみが発生される。
ある。ライト用レジスタ５９ａおよび５９ａ′ならびに
５９ｂおよび５９ｂ′を設けることにより、１つのデー
タ入出力端子ＤＱｉに対し、高速のクロック信号に同期
してデータの入出力を行なうことが可能となる。バンク
ＡおよびバンクＢに対する各制御信号については、バン
ク指定信号ＢＡおよびＢＢに従って、いずれか一方のバ
ンクに対する制御信号のみが発生される。
【００３６】図１に示す機能ブロック１００が各データ
入出力端子に対応して設けられている。×８ビット構成
のＳＤＲＡＭの場合、機能ブロック１００を各データ入
出力端子に対応して８個含んでいる。バンクＡおよびＢ
をほぼ同一の構成とし、バンク指定信号ＢＡおよびＢＢ
により一方のみを選択することにより、バンクＡおよび
Ｂは互いにほぼ完全に独立して動作することが可能とな
る。
入出力端子に対応して設けられている。×８ビット構成
のＳＤＲＡＭの場合、機能ブロック１００を各データ入
出力端子に対応して８個含んでいる。バンクＡおよびＢ
をほぼ同一の構成とし、バンク指定信号ＢＡおよびＢＢ
により一方のみを選択することにより、バンクＡおよび
Ｂは互いにほぼ完全に独立して動作することが可能とな
る。
【００３７】バンクＡおよびＢを、それぞれ独立に駆動
するための制御系として、第１の制御信号発生回路６
２、第２の制御信号発生回路６３およびクロックカウン
タ６４が設けられている。第１の制御信号発生回路６２
は、外部から与えられる制御信号、すなわち、外部ロウ
アドレスストローブ信号ｅｘｔ．／ＲＡＳ、外部コラム
アドレスストローブ信号ｅｘｔ．／ＣＡＳ、外部出力イ
ネーブル信号ｅｘｔ．／ＯＥおよび外部書込イネーブル
信号（書込許可信号）ｅｘｔ．／ＷＥを、外部クロック
信号ＣＬＫに同期して取込み、内部制御信号φｘａ、φ
ｙａ、φＷ、φＯ、φＲ、およびφＣを発生する。
するための制御系として、第１の制御信号発生回路６
２、第２の制御信号発生回路６３およびクロックカウン
タ６４が設けられている。第１の制御信号発生回路６２
は、外部から与えられる制御信号、すなわち、外部ロウ
アドレスストローブ信号ｅｘｔ．／ＲＡＳ、外部コラム
アドレスストローブ信号ｅｘｔ．／ＣＡＳ、外部出力イ
ネーブル信号ｅｘｔ．／ＯＥおよび外部書込イネーブル
信号（書込許可信号）ｅｘｔ．／ＷＥを、外部クロック
信号ＣＬＫに同期して取込み、内部制御信号φｘａ、φ
ｙａ、φＷ、φＯ、φＲ、およびφＣを発生する。
【００３８】第２の制御信号発生回路６３は、バンク指
定信号ＢＡおよびＢＢと、外部からのアドレス信号の最
下位ビットのＹ０と、内部制御信号φＷ、φＯ、φＲお
よびφＣとクロックカウンタ６４の出力に応答してバン
クＡおよびＢをそれぞれ独立に駆動するための制御信
号、すなわち、イコライズ回路活性化信号φＷＥＱＡお
よびφＷＥＱＢ、センスアンプ活性化信号φＳＡＡおよ
びφＳＡＢ、ライトバッファ活性化信号φＷＢＡ０、φ
ＷＢＡ１、φＷＢＢ０およびφＷＢＢ１と、ライト用レ
ジスタ活性化信号φＲｗＡ０、φＲｗＡ１、φＲｗＢ０
およびφＲｗＢ１と、セレクタ制御信号φＳＥＡおよび
φＳＥＢと、入力バッファ活性化信号φＤＢＡおよびφ
ＤＢＢと、外部からの制御信号のタイミングが書込動作
であれば活性（“Ｌ”レベル）となる信号ＣＡＳ０と、
書込動作期間中は活性（“Ｈ”レベル）となるライトデ
コードイネーブル信号ＷＤＥとを発生する。
定信号ＢＡおよびＢＢと、外部からのアドレス信号の最
下位ビットのＹ０と、内部制御信号φＷ、φＯ、φＲお
よびφＣとクロックカウンタ６４の出力に応答してバン
クＡおよびＢをそれぞれ独立に駆動するための制御信
号、すなわち、イコライズ回路活性化信号φＷＥＱＡお
よびφＷＥＱＢ、センスアンプ活性化信号φＳＡＡおよ
びφＳＡＢ、ライトバッファ活性化信号φＷＢＡ０、φ
ＷＢＡ１、φＷＢＢ０およびφＷＢＢ１と、ライト用レ
ジスタ活性化信号φＲｗＡ０、φＲｗＡ１、φＲｗＢ０
およびφＲｗＢ１と、セレクタ制御信号φＳＥＡおよび
φＳＥＢと、入力バッファ活性化信号φＤＢＡおよびφ
ＤＢＢと、外部からの制御信号のタイミングが書込動作
であれば活性（“Ｌ”レベル）となる信号ＣＡＳ０と、
書込動作期間中は活性（“Ｈ”レベル）となるライトデ
コードイネーブル信号ＷＤＥとを発生する。
【００３９】ＳＤＲＡＭ１０００はさらに、周辺回路と
して、内部制御信号φＳＡに応答して外部アドレス信号
ｅｘｔ．／Ａ０ないしｅｘｔ．／Ａｉを取込み、内部ア
ドレス信号Ｘ０〜Ｘｊとバンク選択信号ＢＡおよびＢＢ
を発生するＸアドレスバッファ６５と、内部制御信号φ
ｙａに応答して活性化され、列選択線を指定するための
列選択信号Ｙ０〜Ｙｋを出力するＹアドレスバッファ６
６とを含む。ＳＤＲＡＭ１０００は、さらに、周辺回路
として、クロック信号ＣＬＫにより制御され、Ｙアドレ
スバッファ６６の出力信号ＣＡＳＤ，および信号ＷＤＥ
を受けて、選択される列後Ｙ１〜ＹｋとＹデコーダ活性
化信号ＥＮＣＳＬとを出力するＹアドレスオペレーショ
ン回路６８を含む。
して、内部制御信号φＳＡに応答して外部アドレス信号
ｅｘｔ．／Ａ０ないしｅｘｔ．／Ａｉを取込み、内部ア
ドレス信号Ｘ０〜Ｘｊとバンク選択信号ＢＡおよびＢＢ
を発生するＸアドレスバッファ６５と、内部制御信号φ
ｙａに応答して活性化され、列選択線を指定するための
列選択信号Ｙ０〜Ｙｋを出力するＹアドレスバッファ６
６とを含む。ＳＤＲＡＭ１０００は、さらに、周辺回路
として、クロック信号ＣＬＫにより制御され、Ｙアドレ
スバッファ６６の出力信号ＣＡＳＤ，および信号ＷＤＥ
を受けて、選択される列後Ｙ１〜ＹｋとＹデコーダ活性
化信号ＥＮＣＳＬとを出力するＹアドレスオペレーショ
ン回路６８を含む。
【００４０】図７は、ＳＤＲＡＭ１０００のチップレイ
アウトを示す図である。図７においては、一例として、
２Ｍワード×８ビット構成の１６ＭビットＳＤＲＡＭの
チップレイアウトが示される。ＳＤＲＡＭ１０００は、
各々が４Ｍビットの記憶容量を有する４つのメモリマッ
トＭＭ１ないしＭＭ４を含む。メモリマットＭＭ１ない
しＭＭ４の各々は、それぞれ２５６Ｋビットの記憶容量
を有する１６個のメモリセルアレイＭＡ１〜ＭＡ１６を
含む。
アウトを示す図である。図７においては、一例として、
２Ｍワード×８ビット構成の１６ＭビットＳＤＲＡＭの
チップレイアウトが示される。ＳＤＲＡＭ１０００は、
各々が４Ｍビットの記憶容量を有する４つのメモリマッ
トＭＭ１ないしＭＭ４を含む。メモリマットＭＭ１ない
しＭＭ４の各々は、それぞれ２５６Ｋビットの記憶容量
を有する１６個のメモリセルアレイＭＡ１〜ＭＡ１６を
含む。
【００４１】メモリマットＭＭ１ないしＭＭ４のチップ
内周の長辺方向に沿って、ロウデコーダＲＤ１ないしＲ
Ｄ４がそれぞれ配置される。また、メモリマットＭＭ１
ないしＭＭ４のチップ中央側に、短辺方向に沿ってコラ
ムデコーダＣＤ１ないしＣＤ４がそれぞれ配置される。
コラムデコーダＣＤ（コラムデコーダＣＤ１ないしＣＤ
４を総称的に示す場合、符号ＣＤを用いる）の出力に
は、それぞれ、対応するメモリマットＭＭ（メモリマッ
トＭＭ１ないしＭＭ４を総称的に示す場合、ＭＭを用い
る）の各アレイを横切って延びる列選択線ＣＳＬが配置
される。１本の列選択線ＣＳＬは、４対のビット線を同
時に選択状態とする。
内周の長辺方向に沿って、ロウデコーダＲＤ１ないしＲ
Ｄ４がそれぞれ配置される。また、メモリマットＭＭ１
ないしＭＭ４のチップ中央側に、短辺方向に沿ってコラ
ムデコーダＣＤ１ないしＣＤ４がそれぞれ配置される。
コラムデコーダＣＤ（コラムデコーダＣＤ１ないしＣＤ
４を総称的に示す場合、符号ＣＤを用いる）の出力に
は、それぞれ、対応するメモリマットＭＭ（メモリマッ
トＭＭ１ないしＭＭ４を総称的に示す場合、ＭＭを用い
る）の各アレイを横切って延びる列選択線ＣＳＬが配置
される。１本の列選択線ＣＳＬは、４対のビット線を同
時に選択状態とする。
【００４２】内部データを伝達するためのグローバルＩ
Ｏ線対ＧＩＯが、メモリマットＭＭの長辺方向に沿って
各メモリアレイを横切るように配置される。メモリマッ
トＭＭ１ないしＭＭ４のそれぞれに対して、チップ中央
側に、選択されたメモリセルが読出されたデータの増幅
を行なうためのプリアンプＰＡと選択されたメモリセル
への書込データを伝達するためのライトバッファＷＢと
からなる入出力回路ＰＷ１ないしＰＷ４が配置される。
図７に示すＳＤＲＡＭ１０００は、図１に示したよう
に、互いに独立にプリチャージ動作および活性化動作
（ワード線選択およびセンス動作ならびに列選択動作）
を行なうことができる２つのバンクＡおよびＢを備え
る。バンクＡは、メモリマットＭＭ１およびＭＭ２を含
み、バンクＢは、メモリマットＭＭ３およびＭＭ４を含
む。このバンクの数は変更可能である。
Ｏ線対ＧＩＯが、メモリマットＭＭの長辺方向に沿って
各メモリアレイを横切るように配置される。メモリマッ
トＭＭ１ないしＭＭ４のそれぞれに対して、チップ中央
側に、選択されたメモリセルが読出されたデータの増幅
を行なうためのプリアンプＰＡと選択されたメモリセル
への書込データを伝達するためのライトバッファＷＢと
からなる入出力回路ＰＷ１ないしＰＷ４が配置される。
図７に示すＳＤＲＡＭ１０００は、図１に示したよう
に、互いに独立にプリチャージ動作および活性化動作
（ワード線選択およびセンス動作ならびに列選択動作）
を行なうことができる２つのバンクＡおよびＢを備え
る。バンクＡは、メモリマットＭＭ１およびＭＭ２を含
み、バンクＢは、メモリマットＭＭ３およびＭＭ４を含
む。このバンクの数は変更可能である。
【００４３】メモリマットＭＭ１ないしＭＭ４の各々
は、２つのアレイブロック（記憶容量２Ｍビット）を備
える。１つのアレイブロックはメモリセルアレイＭＡ１
ないしＭＡ８から構成され、他方のアレイブロックはメ
モリセルアレイＭＡ９ないしＭＡ１６から構成される。
１つのアレイブロックにおいて最大１つのメモリセルア
レイが選択される。同時に活性化されるメモリセルアレ
イの数は４個である。すなわち、選択されたバンクにお
いて、各メモリマットの各アレイブロックから１つのメ
モリセルアレイが選択される。たとえば、図７において
は、メモリマットＭＭ３のメモリセルアレイＭＡ７およ
びＭＡ１６と、メモリマットＭＭ４のメモリアレイＭＡ
７およびＭＡ１６が活性化された状態が示されている。
は、２つのアレイブロック（記憶容量２Ｍビット）を備
える。１つのアレイブロックはメモリセルアレイＭＡ１
ないしＭＡ８から構成され、他方のアレイブロックはメ
モリセルアレイＭＡ９ないしＭＡ１６から構成される。
１つのアレイブロックにおいて最大１つのメモリセルア
レイが選択される。同時に活性化されるメモリセルアレ
イの数は４個である。すなわち、選択されたバンクにお
いて、各メモリマットの各アレイブロックから１つのメ
モリセルアレイが選択される。たとえば、図７において
は、メモリマットＭＭ３のメモリセルアレイＭＡ７およ
びＭＡ１６と、メモリマットＭＭ４のメモリアレイＭＡ
７およびＭＡ１６が活性化された状態が示されている。
【００４４】同時に選択される列選択線ＣＳＬの数は２
本である。１本の列選択線ＣＳＬは４対のビット線を選
択する。したがって、同時に２×４＝８ビットのメモリ
セルが選択される。図８は、図７で示したＳＤＲＡＭ１
０００のＩＯ線の配置を具体的に示す図である。このＳ
ＤＲＡＭ１０００では、メモリマットＭＭの長辺に沿っ
て２組のグローバルＩＯ線対ＧＩＯ０およびＧＩＯ１が
配置され、３つのワード線シャント領域ＷＳ２、ＷＳ４
およびＷＳ６のそれぞれに２組のグローバルＩＯ線対Ｇ
ＩＯ０およびＧＩＯ１が配置される。
本である。１本の列選択線ＣＳＬは４対のビット線を選
択する。したがって、同時に２×４＝８ビットのメモリ
セルが選択される。図８は、図７で示したＳＤＲＡＭ１
０００のＩＯ線の配置を具体的に示す図である。このＳ
ＤＲＡＭ１０００では、メモリマットＭＭの長辺に沿っ
て２組のグローバルＩＯ線対ＧＩＯ０およびＧＩＯ１が
配置され、３つのワード線シャント領域ＷＳ２、ＷＳ４
およびＷＳ６のそれぞれに２組のグローバルＩＯ線対Ｇ
ＩＯ０およびＧＩＯ１が配置される。
【００４５】ここで、ワード線シャント領域ＷＳにおい
ては、ワード線の抵抗を下げるためにポリシリコンで構
成されるワード線ＷＬと平行にアルミニウムなどの低抵
抗の金属配線が配置され、このポリシリコンワード線と
低抵抗の金属配線とが電気的に接続されている。このワ
ード線シャント領域においては、ビット線ＢＬの下層に
存在するポリシリコンワード線とビット線の上層に存在
する低抵抗の金属配線層とを接続する必要があるため、
ビット線すなわちメモリセルは存在していない。
ては、ワード線の抵抗を下げるためにポリシリコンで構
成されるワード線ＷＬと平行にアルミニウムなどの低抵
抗の金属配線が配置され、このポリシリコンワード線と
低抵抗の金属配線とが電気的に接続されている。このワ
ード線シャント領域においては、ビット線ＢＬの下層に
存在するポリシリコンワード線とビット線の上層に存在
する低抵抗の金属配線層とを接続する必要があるため、
ビット線すなわちメモリセルは存在していない。
【００４６】２組のグローバルＩＯ線対ＧＩＯ０および
ＧＩＯ１と選択された２５６ＫビットメモリアレイＭＡ
を接続するために２組のローカルＩＯ線対ＬＩＯ０およ
びＬＩＯ１が設けられる。１つの２５６Ｋビットメモリ
アレイＭＡに対して、メモリマットの短辺方向に平行に
メモリセルアレイＭＡの一方の側に２組のローカルＩＯ
線対ＬＩＯ０およびＬＩＯ１が配置され、他方の側に２
組のローカルＩＯ線対ＬＩＯ０およびＬＩＯ１が配置さ
れる。したがって、１つのメモリセルアレイＭＡに対し
て、合計４組のローカルＩＯ線対が配置されている。２
組のローカルＩＯ線対ＬＩＯ０およびＬＩＯ１は、隣接
する２つの２５６ＫビットメモリセルアレイＭＡによっ
て共用される。
ＧＩＯ１と選択された２５６ＫビットメモリアレイＭＡ
を接続するために２組のローカルＩＯ線対ＬＩＯ０およ
びＬＩＯ１が設けられる。１つの２５６Ｋビットメモリ
アレイＭＡに対して、メモリマットの短辺方向に平行に
メモリセルアレイＭＡの一方の側に２組のローカルＩＯ
線対ＬＩＯ０およびＬＩＯ１が配置され、他方の側に２
組のローカルＩＯ線対ＬＩＯ０およびＬＩＯ１が配置さ
れる。したがって、１つのメモリセルアレイＭＡに対し
て、合計４組のローカルＩＯ線対が配置されている。２
組のローカルＩＯ線対ＬＩＯ０およびＬＩＯ１は、隣接
する２つの２５６ＫビットメモリセルアレイＭＡによっ
て共用される。
【００４７】グローバルＩＯ線対ＧＩＯ０とローカルＩ
Ｏ線対ＬＩＯ０とを接続するためにブロック選択スイッ
チＢＳ０が配置される。また、グローバルＩＯ線対ＧＩ
Ｏ１とローカルＩＯ線対ＬＩＯ１とを接続するためにブ
ロック選択スイッチＢＳ１が配置される。２組のブロッ
ク選択スイッチＢＳ０およびＢＳ１は、メモリマットＭ
Ｍの端部と３つのワード線シャント領域ＷＳ２、ＷＳ４
およびＷＳ６に順に配置される。図９は、２５６Ｋビッ
トメモリセルアレイＭＡを構成する８つの３２Ｋビット
メモリアレイＭＫのうちの１つに関連する部分の構成を
示す一部省略した回路ブロック図である。図９を参照し
て、このＳＤＲＡＭ１０００では、２組のグローバルＩ
Ｏ線対ＧＩＯ０およびＧＩＯ１、ローカルＩＯ線対ＬＩ
Ｏ０およびＬＩＯ１、ならびにブロック選択スイッチＢ
Ｓ０およびＢＳ１が設けられる。２組のローカルＩＯ線
対ＬＩＯ０およびＬＩＯ１に対応して、信号φＷＥＱＡ
により制御される２組のローカルＩＯ線対イコライズ回
路ＥＱＬ０およびＥＱＬ１が設けられている。
Ｏ線対ＬＩＯ０とを接続するためにブロック選択スイッ
チＢＳ０が配置される。また、グローバルＩＯ線対ＧＩ
Ｏ１とローカルＩＯ線対ＬＩＯ１とを接続するためにブ
ロック選択スイッチＢＳ１が配置される。２組のブロッ
ク選択スイッチＢＳ０およびＢＳ１は、メモリマットＭ
Ｍの端部と３つのワード線シャント領域ＷＳ２、ＷＳ４
およびＷＳ６に順に配置される。図９は、２５６Ｋビッ
トメモリセルアレイＭＡを構成する８つの３２Ｋビット
メモリアレイＭＫのうちの１つに関連する部分の構成を
示す一部省略した回路ブロック図である。図９を参照し
て、このＳＤＲＡＭ１０００では、２組のグローバルＩ
Ｏ線対ＧＩＯ０およびＧＩＯ１、ローカルＩＯ線対ＬＩ
Ｏ０およびＬＩＯ１、ならびにブロック選択スイッチＢ
Ｓ０およびＢＳ１が設けられる。２組のローカルＩＯ線
対ＬＩＯ０およびＬＩＯ１に対応して、信号φＷＥＱＡ
により制御される２組のローカルＩＯ線対イコライズ回
路ＥＱＬ０およびＥＱＬ１が設けられている。
【００４８】２組のビット線対ＢＬＰ０およびＢＬＰ１
に対応して１本の列選択線ＣＳＬが配置される。１本の
列選択線ＣＳＬによって選択される２組のビット線対Ｂ
ＬＰ０およびＢＬＰ１は、列選択ゲートＣＳＧを介し
て、２組のローカルＩＯ線対ＬＩＯ０およびＬＩＯ１に
接続される。すなわち、このＳＤＲＡＭ１０００の構成
においては、１本の列選択線ＣＳＬによって選択される
２組のビット線対ＢＬＰ０およびＢＬＰ１のうち、ビッ
ト線対ＢＬＰ０が、図１に示したメモリセルアレイバン
クＡ０に、ビット線対ＢＬＰ１がメモリセルアレイバン
クＡ１に属する構成となっている。
に対応して１本の列選択線ＣＳＬが配置される。１本の
列選択線ＣＳＬによって選択される２組のビット線対Ｂ
ＬＰ０およびＢＬＰ１は、列選択ゲートＣＳＧを介し
て、２組のローカルＩＯ線対ＬＩＯ０およびＬＩＯ１に
接続される。すなわち、このＳＤＲＡＭ１０００の構成
においては、１本の列選択線ＣＳＬによって選択される
２組のビット線対ＢＬＰ０およびＢＬＰ１のうち、ビッ
ト線対ＢＬＰ０が、図１に示したメモリセルアレイバン
クＡ０に、ビット線対ＢＬＰ１がメモリセルアレイバン
クＡ１に属する構成となっている。
【００４９】図１０は、図９に示したＳＤＲＡＭの書込
動作に関連する部分の構成を具体的に示す回路ブロック
図である。図１０を参照して、このＳＤＲＡＭ１０００
では、グローバルＩＯ線対ＧＩＯ０に対応してライトバ
ッファＷＢ０およびイコライズ回路ＥＱＧ０が設けら
れ、グローバルＩＯ線対ＧＩＯ１に対応してライトバッ
ファＷＢ１およびイコライズ回路ＥＱＧ１が設けられて
いる。ライトバッファＷＢ０およびＷＢ１は、それぞれ
信号φＷＢＡ０およびφＷＢＡ１によって活性化され
る。イコライズ回路ＥＱＧ０およびＥＱＧ１は、ともに
イコライズ回路活性化信号φＷＥＱＡによって活性化さ
れる。ライト用レジスタ５９ａおよび５９ａ′は、それ
ぞれレジスタ活性化回路φＲｗＡ０およびφＲｗＡ１に
より活性化される。
動作に関連する部分の構成を具体的に示す回路ブロック
図である。図１０を参照して、このＳＤＲＡＭ１０００
では、グローバルＩＯ線対ＧＩＯ０に対応してライトバ
ッファＷＢ０およびイコライズ回路ＥＱＧ０が設けら
れ、グローバルＩＯ線対ＧＩＯ１に対応してライトバッ
ファＷＢ１およびイコライズ回路ＥＱＧ１が設けられて
いる。ライトバッファＷＢ０およびＷＢ１は、それぞれ
信号φＷＢＡ０およびφＷＢＡ１によって活性化され
る。イコライズ回路ＥＱＧ０およびＥＱＧ１は、ともに
イコライズ回路活性化信号φＷＥＱＡによって活性化さ
れる。ライト用レジスタ５９ａおよび５９ａ′は、それ
ぞれレジスタ活性化回路φＲｗＡ０およびφＲｗＡ１に
より活性化される。
【００５０】以上の準備の下に、次に、実施の形態１の
ＳＤＲＡＭ１０００の動作について説明する。図２は、
図１に示した回路の連続書込動作（バースト長＝４）を
示すタイミングチャートである。図３１に示した従来の
ＳＤＲＡＭの書込動作のタイミングと異なる点は、列選
択信号φＣＳＬ０およびφＣＳＬ１等の活性化のタイミ
ングが外部クロック信号の１クロック分遅くなっている
ことである。つまり、同時に書込が行なわれる２ビット
分の書込データのうち、２ビット目のデータを書込むタ
イミングで列選択信号φＣＳＬ０およびφＣＳＬ１等が
活性化される。
ＳＤＲＡＭ１０００の動作について説明する。図２は、
図１に示した回路の連続書込動作（バースト長＝４）を
示すタイミングチャートである。図３１に示した従来の
ＳＤＲＡＭの書込動作のタイミングと異なる点は、列選
択信号φＣＳＬ０およびφＣＳＬ１等の活性化のタイミ
ングが外部クロック信号の１クロック分遅くなっている
ことである。つまり、同時に書込が行なわれる２ビット
分の書込データのうち、２ビット目のデータを書込むタ
イミングで列選択信号φＣＳＬ０およびφＣＳＬ１等が
活性化される。
【００５１】すなわち、サイクル１におけるクロック信
号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、信号ｅ
ｘｔ．／ＣＡＳが活性状態の“Ｌ”レベルであり、同時
に信号ｅｘｔ．／ＷＥが活性状態の“Ｌ”レベルであれ
ば、列アドレス信号Ｙｂが取込まれるとともに、そのと
きにデータ入出力端子ＤＱに与えられていたデータｄ０
が最初の書込データとして、ライト用レジスタ５９ａに
取込まれる。サイクル２におけるクロック信号ｅｘｔ．
ＣＬＫの立上がりエッジにおいて、データ入出力端子Ｄ
Ｑに与えられている信号ｄ１が２ビット目の書込データ
としてライト用レジスタ５９ａ′に取込まれる。ライト
バッファ活性化信号φＷＢＡ０およびφＷＢＡ１の活性
化に応じて、対応するＩＯ線対比およびＩＯ線対１（以
下、グローバルＩＯ線対ＧＩＯとローカルＩＯ線対ＬＩ
Ｏ０を総称的に示す場合、ＩＯ線対０を、グローバルＩ
Ｏ線対ＧＩＯ１とローカルＩＯ線対ＩＯ１を総称的に示
す場合、ＩＯ線対１をそれぞれ用いる。）に２ビット目
のデータが出力される。
号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、信号ｅ
ｘｔ．／ＣＡＳが活性状態の“Ｌ”レベルであり、同時
に信号ｅｘｔ．／ＷＥが活性状態の“Ｌ”レベルであれ
ば、列アドレス信号Ｙｂが取込まれるとともに、そのと
きにデータ入出力端子ＤＱに与えられていたデータｄ０
が最初の書込データとして、ライト用レジスタ５９ａに
取込まれる。サイクル２におけるクロック信号ｅｘｔ．
ＣＬＫの立上がりエッジにおいて、データ入出力端子Ｄ
Ｑに与えられている信号ｄ１が２ビット目の書込データ
としてライト用レジスタ５９ａ′に取込まれる。ライト
バッファ活性化信号φＷＢＡ０およびφＷＢＡ１の活性
化に応じて、対応するＩＯ線対比およびＩＯ線対１（以
下、グローバルＩＯ線対ＧＩＯとローカルＩＯ線対ＬＩ
Ｏ０を総称的に示す場合、ＩＯ線対０を、グローバルＩ
Ｏ線対ＧＩＯ１とローカルＩＯ線対ＩＯ１を総称的に示
す場合、ＩＯ線対１をそれぞれ用いる。）に２ビット目
のデータが出力される。
【００５２】このサイクル２におけるクロック信号ｅｘ
ｔ．ＣＬＫの立上がりのエッジに応答して、メモリセル
アレイバンクＡ０およびメモリセルアレイバンクＡ１中
の対応するメモリセル列を選択する列選択信号φＣＳＬ
０およびφＣＳＬ１がともに活性状態（“Ｈ”レベル）
となる。これに応じて、メモリセルアレイバンクＡ０に
属し、選択されたメモリセルと接続しているビット線対
ＢＬＰ０と対応するローカルＩＯ線対ＬＩＯ０とを接続
する列選択ゲートＣＳＧが導通状態となり、同時にメモ
リセルアレイバンクＡ１中の選択されたメモリセルに接
続するビット線対ＢＬＰ１と対応するローカルＩＯ線対
ＬＩＯ１とを接続する列選択ゲートＣＳＧも導通状態と
なる。
ｔ．ＣＬＫの立上がりのエッジに応答して、メモリセル
アレイバンクＡ０およびメモリセルアレイバンクＡ１中
の対応するメモリセル列を選択する列選択信号φＣＳＬ
０およびφＣＳＬ１がともに活性状態（“Ｈ”レベル）
となる。これに応じて、メモリセルアレイバンクＡ０に
属し、選択されたメモリセルと接続しているビット線対
ＢＬＰ０と対応するローカルＩＯ線対ＬＩＯ０とを接続
する列選択ゲートＣＳＧが導通状態となり、同時にメモ
リセルアレイバンクＡ１中の選択されたメモリセルに接
続するビット線対ＢＬＰ１と対応するローカルＩＯ線対
ＬＩＯ１とを接続する列選択ゲートＣＳＧも導通状態と
なる。
【００５３】以上の動作により、外部から与えられたデ
ータｄ０およびｄ１が、それぞれ選択されたビット線対
ＢＬＰ０およびＢＬＰ１に相補信号として伝達され、選
択されたメモリセルにデータの書込が行なわれる。列選
択信号φＣＳＬ０およびφＣＳＬ１が不活性状態となっ
た後に、イコライズ回路活性化信号φＷＥＱＡの活性化
に応じて、ローカルＩＯ線対ＬＩＯ０およびＬＩＯ１な
らびにグローバルＩＯ線対ＧＩＯ０およびＧＩＯ１がと
もにイコライズされる。一方、サイクル３におけるクロ
ック信号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、
データ入出力端子ＤＱｉに与えられているデータｄ２
が、再びライト用レジスタ５９ａにストアされる。
ータｄ０およびｄ１が、それぞれ選択されたビット線対
ＢＬＰ０およびＢＬＰ１に相補信号として伝達され、選
択されたメモリセルにデータの書込が行なわれる。列選
択信号φＣＳＬ０およびφＣＳＬ１が不活性状態となっ
た後に、イコライズ回路活性化信号φＷＥＱＡの活性化
に応じて、ローカルＩＯ線対ＬＩＯ０およびＬＩＯ１な
らびにグローバルＩＯ線対ＧＩＯ０およびＧＩＯ１がと
もにイコライズされる。一方、サイクル３におけるクロ
ック信号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、
データ入出力端子ＤＱｉに与えられているデータｄ２
が、再びライト用レジスタ５９ａにストアされる。
【００５４】サイクル４におけるクロック信号ｅｘｔ．
ＣＬＫの立上がりのエッジにおいてデータ入出力端子Ｄ
Ｑｉに与えられているデータｄ３が、ライト用レジスタ
５９ａ′に書込データとしてストアされる。ライトバッ
ファ６０ａおよびライトバッファ６０ａ′から対応する
グローバルＩＯ線対ＧＩＯ０およびＧＩＯ１にデータｄ
３がそれぞれ出力される。一方で、サイクル２における
のと同様に、サイクル４におけるクロック信号ｅｓｔ．
ＣＬＫの立上がりのエッジに応答してメモリセルアレイ
バンクＡ０中の対応するメモリセル列を選択する列選択
信号φＣＳＬ２およびメモリセルアレイバンクＡ１中の
対応するメモリセル列を選択する列選択信号φＣＳＬ３
が活性状態となり、メモリセルアレイバンクＡ０および
Ａ１中の選択されたメモリセルに対してデータｄ２およ
びｄ３の書込が行なわれる。
ＣＬＫの立上がりのエッジにおいてデータ入出力端子Ｄ
Ｑｉに与えられているデータｄ３が、ライト用レジスタ
５９ａ′に書込データとしてストアされる。ライトバッ
ファ６０ａおよびライトバッファ６０ａ′から対応する
グローバルＩＯ線対ＧＩＯ０およびＧＩＯ１にデータｄ
３がそれぞれ出力される。一方で、サイクル２における
のと同様に、サイクル４におけるクロック信号ｅｓｔ．
ＣＬＫの立上がりのエッジに応答してメモリセルアレイ
バンクＡ０中の対応するメモリセル列を選択する列選択
信号φＣＳＬ２およびメモリセルアレイバンクＡ１中の
対応するメモリセル列を選択する列選択信号φＣＳＬ３
が活性状態となり、メモリセルアレイバンクＡ０および
Ａ１中の選択されたメモリセルに対してデータｄ２およ
びｄ３の書込が行なわれる。
【００５５】サイクル５におけるクロック信号ｅｘｔ．
ＣＬＫの立上がりのエッジに応じて、列選択信号φＣＳ
Ｌ２およびφＣＳＬ３が不活性状態となった後に、イコ
ライズ回路活性化信号φＷＥＱＡが活性となるのに応じ
て、再びローカルＩＯ線対ＬＩＯ０およびＬＩＯ１なら
びにグローバルＩＯ線対ＧＩＯ０およびＧＩＯ１がイコ
ライズされる。以上により、２ビットプリフェッチ動作
におけるバースト長＝４のデータ書込動作が完了する。
ＣＬＫの立上がりのエッジに応じて、列選択信号φＣＳ
Ｌ２およびφＣＳＬ３が不活性状態となった後に、イコ
ライズ回路活性化信号φＷＥＱＡが活性となるのに応じ
て、再びローカルＩＯ線対ＬＩＯ０およびＬＩＯ１なら
びにグローバルＩＯ線対ＧＩＯ０およびＧＩＯ１がイコ
ライズされる。以上により、２ビットプリフェッチ動作
におけるバースト長＝４のデータ書込動作が完了する。
【００５６】なお、以上の説明では、アドレス信号の下
位ビットが“０”であって、メモリセルアレイバンクＡ
０から書込が行なわれる場合について述べた。アドレス
信号の下位ビットが“１”の場合は、メモリセルアレイ
バンクＡ１から書込が行なわれる。本実施の形態におい
ては、選択されたビット線対ＢＬＰ０およびＢＬＰ１と
対応するＩＯ線対が２ビット目のデータの書込が開始さ
れるまで接続されないため、ＩＯ線対、特に２ビット目
のデータの書込を行なうＩＯ線対に予め電位差が生じて
いるということがない。したがって、データ書込動作に
おいて、ＩＯ線対の電位を反転させることなくデータの
書込が行なえるので、高速なデータ書込が可能である。
位ビットが“０”であって、メモリセルアレイバンクＡ
０から書込が行なわれる場合について述べた。アドレス
信号の下位ビットが“１”の場合は、メモリセルアレイ
バンクＡ１から書込が行なわれる。本実施の形態におい
ては、選択されたビット線対ＢＬＰ０およびＢＬＰ１と
対応するＩＯ線対が２ビット目のデータの書込が開始さ
れるまで接続されないため、ＩＯ線対、特に２ビット目
のデータの書込を行なうＩＯ線対に予め電位差が生じて
いるということがない。したがって、データ書込動作に
おいて、ＩＯ線対の電位を反転させることなくデータの
書込が行なえるので、高速なデータ書込が可能である。
【００５７】図３は、図２に示した列選択信号φＣＳＬ
０およびφＣＳＬ１等を出力するためのトリガ信号を発
生させる列選択動作制御回路１１００の構成を示す概略
ブロック図である。列選択動作制御回路１１００は、信
号ＣＡＳ０および／ＣＡＳ０により入力ノードへの信号
の入力タイミングが制御されるＳＲフリップフロップ回
路１１２０と、ＳＲフリップフロップ回路１１２０の出
力を受けて、入力のタイミングが信号／ＣＬＫ０により
制御されるＳＲフリップフロップ回路１１４０と、ＳＲ
フリップフロップ１１４０の一方の出力、信号ＷＤＥお
よび信号ＣＬＫを受ける３入力ＮＡＮＤ回路１１６０
と、ＳＲフリップフロップ回路１１４０の他方の出力、
信号ＷＤＥおよび信号ＣＬＫ受ける３入力ＮＡＮＤ回路
１１６２と、ＮＡＮＤ回路１１６２の出力を受けて、信
号ＯＵＴを出力するインバータ回路１１６４と、ＮＡＮ
Ｄ回路１１６０の出力信号を受けて信号Ｒｅｓｅｔを出
力するインバータ回路１１６６と、ゲートに信号／ＣＡ
Ｓ０を受け、ＮＡＮＤ回路１１６２の出力とＳＲフリッ
プフロップ回路１１２０の一方の入力ノードＩＮ１とを
接続するＮチャネルＭＯＳトランジスタＮ１と、ゲート
に信号／ＣＡＳ０を受け、ＮＡＮＤ回路１１６０の出力
とＳＲフリップフロップ回路１１２０の他方の入力ノー
ドＩＮ２とを接続するＮチャネルＭＯＳトランジスタＮ
２とを含む。
０およびφＣＳＬ１等を出力するためのトリガ信号を発
生させる列選択動作制御回路１１００の構成を示す概略
ブロック図である。列選択動作制御回路１１００は、信
号ＣＡＳ０および／ＣＡＳ０により入力ノードへの信号
の入力タイミングが制御されるＳＲフリップフロップ回
路１１２０と、ＳＲフリップフロップ回路１１２０の出
力を受けて、入力のタイミングが信号／ＣＬＫ０により
制御されるＳＲフリップフロップ回路１１４０と、ＳＲ
フリップフロップ１１４０の一方の出力、信号ＷＤＥお
よび信号ＣＬＫを受ける３入力ＮＡＮＤ回路１１６０
と、ＳＲフリップフロップ回路１１４０の他方の出力、
信号ＷＤＥおよび信号ＣＬＫ受ける３入力ＮＡＮＤ回路
１１６２と、ＮＡＮＤ回路１１６２の出力を受けて、信
号ＯＵＴを出力するインバータ回路１１６４と、ＮＡＮ
Ｄ回路１１６０の出力信号を受けて信号Ｒｅｓｅｔを出
力するインバータ回路１１６６と、ゲートに信号／ＣＡ
Ｓ０を受け、ＮＡＮＤ回路１１６２の出力とＳＲフリッ
プフロップ回路１１２０の一方の入力ノードＩＮ１とを
接続するＮチャネルＭＯＳトランジスタＮ１と、ゲート
に信号／ＣＡＳ０を受け、ＮＡＮＤ回路１１６０の出力
とＳＲフリップフロップ回路１１２０の他方の入力ノー
ドＩＮ２とを接続するＮチャネルＭＯＳトランジスタＮ
２とを含む。
【００５８】ＳＲフリップフロップ回路１１２０は、ゲ
ートに信号ＣＡＳ０を受け、“Ｈ”レベルの電位と入力
ノードＩＮ１とを接続するＮチャネルＭＯＳトランジス
タＮ３と、ゲートに信号ＣＡＳ０を受け、“Ｌ”レベル
の電位と入力ノードＩＮ２とを接続するＮチャネルＭＯ
ＳトランジスタＮ４と、一方の入力が入力ノードＩＮ１
とを接続するＮＡＮＤ回路１１２２と、ＮＡＮＤ１１２
２の出力ノードおよび入力ノードＩＮ２と入力がそれぞ
れ接続し、出力がＮＡＮＤ回路１１２２の他方の入力と
接続するＮＡＮＤ回路１１２４とを含む。
ートに信号ＣＡＳ０を受け、“Ｈ”レベルの電位と入力
ノードＩＮ１とを接続するＮチャネルＭＯＳトランジス
タＮ３と、ゲートに信号ＣＡＳ０を受け、“Ｌ”レベル
の電位と入力ノードＩＮ２とを接続するＮチャネルＭＯ
ＳトランジスタＮ４と、一方の入力が入力ノードＩＮ１
とを接続するＮＡＮＤ回路１１２２と、ＮＡＮＤ１１２
２の出力ノードおよび入力ノードＩＮ２と入力がそれぞ
れ接続し、出力がＮＡＮＤ回路１１２２の他方の入力と
接続するＮＡＮＤ回路１１２４とを含む。
【００５９】ＳＲフリップフロップ回路１１４０は、Ｎ
ＡＮＤ回路１１２２の出力と信号／ＣＬＫ０を入力とし
て受けるＮＡＮＤ回路１１４２と、ＮＡＮＤ回路１１２
４の出力と信号／ＣＬＫ０を入力として受けるＮＡＮＤ
回路１１４４と、ＮＡＮＤ回路１１４２の出力を一方の
入力として受けるＮＡＮＤ回路１１４６と、ＮＡＮＤ回
路１１４４およびＮＡＮＤ回路１１４６の出力を入力と
して受け、出力がＮＡＮＤ回路１１４６の他方の入力と
接続するＮＡＮＤ回路１１４８とを含む。ここで、ＮＡ
ＮＤ回路１１２２の出力ノード、すなわち、ＮＡＮＤ回
路１１４２の一方の入力ノードをＳで表し、ＮＡＮＤ回
路１１２４の出力ノード、すなわちＮＡＮＤ回路１１４
４の一方の入力ノードをＲで表わすことにする。
ＡＮＤ回路１１２２の出力と信号／ＣＬＫ０を入力とし
て受けるＮＡＮＤ回路１１４２と、ＮＡＮＤ回路１１２
４の出力と信号／ＣＬＫ０を入力として受けるＮＡＮＤ
回路１１４４と、ＮＡＮＤ回路１１４２の出力を一方の
入力として受けるＮＡＮＤ回路１１４６と、ＮＡＮＤ回
路１１４４およびＮＡＮＤ回路１１４６の出力を入力と
して受け、出力がＮＡＮＤ回路１１４６の他方の入力と
接続するＮＡＮＤ回路１１４８とを含む。ここで、ＮＡ
ＮＤ回路１１２２の出力ノード、すなわち、ＮＡＮＤ回
路１１４２の一方の入力ノードをＳで表し、ＮＡＮＤ回
路１１２４の出力ノード、すなわちＮＡＮＤ回路１１４
４の一方の入力ノードをＲで表わすことにする。
【００６０】さらに、ＮＡＮＤ回路１１４６の出力ノー
ドをＱで、ＮＡＮＤ回路１１４８の出力ノードを／Ｑで
表わすことにする。次に、動作について簡単に説明す
る。図４は、列選択動作制御回路１１００の動作を示す
タイミングチャートである。なおここで、上述のとお
り、信号ＣＬＫ０は外部から与えられるマスタクロック
信号ｅｘｔ．ＣＬＫをもとに第１の制御信号発生回路６
２から出力される内部クロック信号であり、そのタイミ
ングは信号ｅｘｔ．ＣＬＫと同じである。また、信号Ｃ
ＡＳ０は、外部から与えられた制御信号のタイミングが
書込動作を指示する場合活性となる信号であって、第１
の制御信号発生回路６２から信号ＣＬＫ０に同期して発
生される。
ドをＱで、ＮＡＮＤ回路１１４８の出力ノードを／Ｑで
表わすことにする。次に、動作について簡単に説明す
る。図４は、列選択動作制御回路１１００の動作を示す
タイミングチャートである。なおここで、上述のとお
り、信号ＣＬＫ０は外部から与えられるマスタクロック
信号ｅｘｔ．ＣＬＫをもとに第１の制御信号発生回路６
２から出力される内部クロック信号であり、そのタイミ
ングは信号ｅｘｔ．ＣＬＫと同じである。また、信号Ｃ
ＡＳ０は、外部から与えられた制御信号のタイミングが
書込動作を指示する場合活性となる信号であって、第１
の制御信号発生回路６２から信号ＣＬＫ０に同期して発
生される。
【００６１】サイクル１における信号ｅｘｔ．ＣＬＫの
立上がりのエッジに応答して、内部クロック信号ＣＬＫ
０が時刻ｔ０において立上がる。サイクル１における信
号ｅｘｔ．ＣＬＫの立上がりのエッジでは、外部行スト
ローブ信号ｅｘｔ．／ＣＡＳは活性状態の“Ｌ”レベル
であって、書込動作が指定されているので、信号／ＣＡ
Ｓ０も時刻ｔ０において同様に活性状態（“Ｌ”レベ
ル）となる。時刻ｔ１においては、内部クロック信号Ｃ
ＬＫ０は“Ｈ”レベルであり、信号／ＣＡＳ０は“Ｌ”
レベルであり、信号ＷＤＥは“Ｌ”レベルである。この
とき、信号／ＣＡＳ０が“Ｌ”レベルとなるのに応じ
て、すなわち、信号ＣＡＳ０が“Ｈ”レベルとなるのに
応じて、ＮチャネルＭＯＳトランジスタＮ３およびＮ４
が導通状態となり、入力ノードＩＮ１は“Ｈ”レベル
に、入力ノードＩＮ２は“Ｌ”レベルとなる。したがっ
て、ＳＲフリップフロップ回路１１２０の出力ノードの
電位レベル、すなわちノードＳおよびＲの電位レベル
は、それぞれ、“Ｌ”レベルおよび“Ｈ”レベルとなっ
ている 信号ＣＬＫ０は“Ｈ”レベルであって、すなわち信号／
ＣＬＫ０は“Ｌ”レベルであるので、ＳＲフリップフロ
ップ回路１１４０の入力ゲートを構成するＮＡＮＤ回路
１１４２および１１４４は不活性状態である。したがっ
て、たとえば、このときのＳＲフリップフロップ回路１
１４０の出力ノードＱおよび／Ｑの電位レベルを、それ
ぞれ“Ｈ”レベルおよび“Ｌ”レベルであるものとす
る。時刻ｔ１においては、信号ＷＤＥは“Ｌ”レベルで
あるため、ＮＡＮＤ回路１１６０および１１６２の出力
はともに“Ｈ”レベルであって、インバータ回路１１６
４の出力信号ＯＵＴおよびインバータ回路１１６６の出
力信号Ｒｅｓｅｔはともに“Ｌ”レベルである。
立上がりのエッジに応答して、内部クロック信号ＣＬＫ
０が時刻ｔ０において立上がる。サイクル１における信
号ｅｘｔ．ＣＬＫの立上がりのエッジでは、外部行スト
ローブ信号ｅｘｔ．／ＣＡＳは活性状態の“Ｌ”レベル
であって、書込動作が指定されているので、信号／ＣＡ
Ｓ０も時刻ｔ０において同様に活性状態（“Ｌ”レベ
ル）となる。時刻ｔ１においては、内部クロック信号Ｃ
ＬＫ０は“Ｈ”レベルであり、信号／ＣＡＳ０は“Ｌ”
レベルであり、信号ＷＤＥは“Ｌ”レベルである。この
とき、信号／ＣＡＳ０が“Ｌ”レベルとなるのに応じ
て、すなわち、信号ＣＡＳ０が“Ｈ”レベルとなるのに
応じて、ＮチャネルＭＯＳトランジスタＮ３およびＮ４
が導通状態となり、入力ノードＩＮ１は“Ｈ”レベル
に、入力ノードＩＮ２は“Ｌ”レベルとなる。したがっ
て、ＳＲフリップフロップ回路１１２０の出力ノードの
電位レベル、すなわちノードＳおよびＲの電位レベル
は、それぞれ、“Ｌ”レベルおよび“Ｈ”レベルとなっ
ている 信号ＣＬＫ０は“Ｈ”レベルであって、すなわち信号／
ＣＬＫ０は“Ｌ”レベルであるので、ＳＲフリップフロ
ップ回路１１４０の入力ゲートを構成するＮＡＮＤ回路
１１４２および１１４４は不活性状態である。したがっ
て、たとえば、このときのＳＲフリップフロップ回路１
１４０の出力ノードＱおよび／Ｑの電位レベルを、それ
ぞれ“Ｈ”レベルおよび“Ｌ”レベルであるものとす
る。時刻ｔ１においては、信号ＷＤＥは“Ｌ”レベルで
あるため、ＮＡＮＤ回路１１６０および１１６２の出力
はともに“Ｈ”レベルであって、インバータ回路１１６
４の出力信号ＯＵＴおよびインバータ回路１１６６の出
力信号Ｒｅｓｅｔはともに“Ｌ”レベルである。
【００６２】信号ＣＬＫ０が“Ｌ”レベルとなり、信号
ＷＤＥが“Ｈ”レベルとなっている時刻ｔ２において
は、ＳＲフリップフロップ回路１１４０の入力ゲートを
構成するＮＡＮＤ回路１１４２および１１４４の出力信
号は、ともに入力ノードＳおよびＲの電位レベルに応じ
て変化し、それに応じて、ＳＲフリップフロップ回路１
１４０の出力ノードＱおよび／Ｑの電位レベルもリセッ
トされ、それぞれ“Ｌ”レベルおよび“Ｈ”レベルとな
る。このとき、信号ＷＤＥは“Ｈ”レベルとなっている
ものの、信号ＣＬＫ０が“Ｌ”レベルであるため、ＮＡ
ＮＤ回路１１６０および１１６２の出力レベルは、とも
に“Ｈ”レベルであって、信号ＯＵＴおよびＲｅｓｅｔ
の出力レベルも“Ｌ”レベルを維持する。
ＷＤＥが“Ｈ”レベルとなっている時刻ｔ２において
は、ＳＲフリップフロップ回路１１４０の入力ゲートを
構成するＮＡＮＤ回路１１４２および１１４４の出力信
号は、ともに入力ノードＳおよびＲの電位レベルに応じ
て変化し、それに応じて、ＳＲフリップフロップ回路１
１４０の出力ノードＱおよび／Ｑの電位レベルもリセッ
トされ、それぞれ“Ｌ”レベルおよび“Ｈ”レベルとな
る。このとき、信号ＷＤＥは“Ｈ”レベルとなっている
ものの、信号ＣＬＫ０が“Ｌ”レベルであるため、ＮＡ
ＮＤ回路１１６０および１１６２の出力レベルは、とも
に“Ｈ”レベルであって、信号ＯＵＴおよびＲｅｓｅｔ
の出力レベルも“Ｌ”レベルを維持する。
【００６３】サイクル２におけるクロック信号ｅｘｔ．
ＣＬＫの立上がりのエッジに応答して、内部クロック信
号ＣＬＫ０が“Ｈ”レベルとなると、ＮＡＮＤ回路１１
６２に入力する信号ＣＬＫ０、ＷＤＥおよびノード／Ｑ
の電位はすべて“Ｈ”レベルとなるため、その出力レベ
ルは“Ｌ”レベルに変化して、信号ＯＵＴが“Ｈ”レベ
ルに変化する。一方、信号Ｒｅｓｅｔは“Ｌ”レベルの
ままである。時刻ｔ４において、信号ＣＬＫ０が“Ｌ”
レベルとなることに応じて、ＮＡＮＤ回路１１６２の出
力レベルも“Ｈ”レベルに復帰し、信号ＯＵＴも“Ｌ”
レベルとなる。
ＣＬＫの立上がりのエッジに応答して、内部クロック信
号ＣＬＫ０が“Ｈ”レベルとなると、ＮＡＮＤ回路１１
６２に入力する信号ＣＬＫ０、ＷＤＥおよびノード／Ｑ
の電位はすべて“Ｈ”レベルとなるため、その出力レベ
ルは“Ｌ”レベルに変化して、信号ＯＵＴが“Ｈ”レベ
ルに変化する。一方、信号Ｒｅｓｅｔは“Ｌ”レベルの
ままである。時刻ｔ４において、信号ＣＬＫ０が“Ｌ”
レベルとなることに応じて、ＮＡＮＤ回路１１６２の出
力レベルも“Ｈ”レベルに復帰し、信号ＯＵＴも“Ｌ”
レベルとなる。
【００６４】一方、信号ＯＵＴが“Ｈ”レベル状態とな
っていること、すなわち、ＮＡＮＤ回路１１６２の出力
ノードが“Ｌ”レベルであり、ＮＡＮＤ回路１１６０の
出力ノードが“Ｈ”レベルとなっていることに応じて、
ＳＲフリップフロップ回路１１２０の入力ノードＩＮ１
およびＩＮ２は、それぞれ“Ｌ”レベルおよび“Ｈ”レ
ベルとなる。すなわち、時刻ｔ０において信号／ＣＡＳ
０が“Ｌ”レベルとなることに応じて、入力ノードＩＮ
１およびＩＮ２に与えられた電位レベルとは反転した電
位レベルがそれぞれに与えられる。したがって、時刻ｔ
４において内部クロック信号ＣＬＫ０が“Ｌ”レベル、
すなわち、信号／ＣＬＫ０が“Ｈ”レベルとなる時点で
は、ＳＲフリップフロップ回路１１４０の入力ノードＳ
およびＲには時刻ｔ０におけるのとは逆の入力電位レベ
ルが与えられている。つまり、信号／ＣＬＫ０が“Ｈ”
レベルとなるのに応じて、ＳＲフリップフロップ回路１
１４０の出力ノードＱおよび／Ｑの電位レベルも、時刻
ｔ２におけるのとは反転した電位レベルとなっている。
っていること、すなわち、ＮＡＮＤ回路１１６２の出力
ノードが“Ｌ”レベルであり、ＮＡＮＤ回路１１６０の
出力ノードが“Ｈ”レベルとなっていることに応じて、
ＳＲフリップフロップ回路１１２０の入力ノードＩＮ１
およびＩＮ２は、それぞれ“Ｌ”レベルおよび“Ｈ”レ
ベルとなる。すなわち、時刻ｔ０において信号／ＣＡＳ
０が“Ｌ”レベルとなることに応じて、入力ノードＩＮ
１およびＩＮ２に与えられた電位レベルとは反転した電
位レベルがそれぞれに与えられる。したがって、時刻ｔ
４において内部クロック信号ＣＬＫ０が“Ｌ”レベル、
すなわち、信号／ＣＬＫ０が“Ｈ”レベルとなる時点で
は、ＳＲフリップフロップ回路１１４０の入力ノードＳ
およびＲには時刻ｔ０におけるのとは逆の入力電位レベ
ルが与えられている。つまり、信号／ＣＬＫ０が“Ｈ”
レベルとなるのに応じて、ＳＲフリップフロップ回路１
１４０の出力ノードＱおよび／Ｑの電位レベルも、時刻
ｔ２におけるのとは反転した電位レベルとなっている。
【００６５】サイクル３における信号ｅｘｔ．ＣＬＫの
立上がりのエッジに応じて、内部クロック信号ＣＬＫ０
が“Ｈ”レベルとなると、時刻ｔ３における変化とは逆
に、ＮＡＮＤ回路１１６０の出力レベルは“Ｌ”レベル
に、ＮＡＮＤ回路１１６２の出力レベルは“Ｈ”レベル
となる。したがって、これに応じて信号ＯＵＴは“Ｌ”
レベルを維持するのに対し、信号Ｒｅｓｅｔは“Ｈ”レ
ベルとなる。サイクル３における時刻ｔ６において、内
部クロック信号ＣＬＫ０が“Ｌ”レベルとなるのに応じ
て、ＮＡＮＤ回路１１６０の出力レベルは、再び“Ｈ”
レベルとなって、信号Ｒｅｓｅｔは“Ｌ”レベルに復帰
する。
立上がりのエッジに応じて、内部クロック信号ＣＬＫ０
が“Ｈ”レベルとなると、時刻ｔ３における変化とは逆
に、ＮＡＮＤ回路１１６０の出力レベルは“Ｌ”レベル
に、ＮＡＮＤ回路１１６２の出力レベルは“Ｈ”レベル
となる。したがって、これに応じて信号ＯＵＴは“Ｌ”
レベルを維持するのに対し、信号Ｒｅｓｅｔは“Ｈ”レ
ベルとなる。サイクル３における時刻ｔ６において、内
部クロック信号ＣＬＫ０が“Ｌ”レベルとなるのに応じ
て、ＮＡＮＤ回路１１６０の出力レベルは、再び“Ｈ”
レベルとなって、信号Ｒｅｓｅｔは“Ｌ”レベルに復帰
する。
【００６６】時刻ｔ６において、ＮＡＮＤ回路１１６０
の出力レベルが“Ｌ”レベルであり、ＮＡＮＤ回路１１
６２の出力レベルが“Ｈ”レベルであることに応じて、
ＳＲフリップフロップ回路１１２０の入力ノードＩＮ１
およびＩＮ２の電位レベルも、それぞれ“Ｈ”レベルお
よび“Ｌ”レベルとなり、信号ＣＬＫ０の立下がりのエ
ッジで、再びＳＲフリップフロップ回路１１４０の入力
ノードＳおよびＲに時刻ｔ１におけるのと同様の電位レ
ベルが与えられる。以上の動作により、外部クロック信
号ｅｘｔ．ＣＬＫの変化に応じて、生成される内部クロ
ック信号ＣＬＫ０が“Ｌ”レベルから“Ｈ”レベルへと
変化するたびに、信号ＷＤＥが“Ｈ”レベルである限
り、ＮＡＮＤ回路１１６０および１１６２の出力レベル
は、信号ｅｘｔ．ＣＬＫのサイクルごとに交互にその出
力レベルが変化することがわかる。
の出力レベルが“Ｌ”レベルであり、ＮＡＮＤ回路１１
６２の出力レベルが“Ｈ”レベルであることに応じて、
ＳＲフリップフロップ回路１１２０の入力ノードＩＮ１
およびＩＮ２の電位レベルも、それぞれ“Ｈ”レベルお
よび“Ｌ”レベルとなり、信号ＣＬＫ０の立下がりのエ
ッジで、再びＳＲフリップフロップ回路１１４０の入力
ノードＳおよびＲに時刻ｔ１におけるのと同様の電位レ
ベルが与えられる。以上の動作により、外部クロック信
号ｅｘｔ．ＣＬＫの変化に応じて、生成される内部クロ
ック信号ＣＬＫ０が“Ｌ”レベルから“Ｈ”レベルへと
変化するたびに、信号ＷＤＥが“Ｈ”レベルである限
り、ＮＡＮＤ回路１１６０および１１６２の出力レベル
は、信号ｅｘｔ．ＣＬＫのサイクルごとに交互にその出
力レベルが変化することがわかる。
【００６７】図５は、図３に示した列選択動作制御回路
１１００の出力信号ＯＵＴおよびＲｅｓｅｔを受けて、
Ｙデコーダ活性化信号ＥＮＣＳＬを出力する回路の構成
を示す概略ブロック図である。信号ＯＵＴおよびＲｅｓ
ｅｔはラッチ回路１２１０に入力し、ラッチ回路１２１
０の出力を受けるインバータ回路１２２０がＹデコーダ
活性化信号ＥＮＣＳＬを出力する。すなわち、信号ＥＮ
ＣＳＬは信号ＯＵＴが“Ｈ”レベルとなるのに応じて、
“Ｈ”レベルとなって、その状態がラッチ回路１２１０
により保持される。その後、信号Ｒｅｓｅｔが“Ｈ”レ
ベルとなるのに応じて、ラッチ回路１２１０の状態がリ
セットされ、信号ＥＮＣＳＬも“Ｌ”レベルとなること
になる。すなわち、信号ＥＮＣＳＬは、図２に示したよ
うな列選択信号φＣＳＬ０およびφＣＳＬ１等と同様の
変化をすることになる。
１１００の出力信号ＯＵＴおよびＲｅｓｅｔを受けて、
Ｙデコーダ活性化信号ＥＮＣＳＬを出力する回路の構成
を示す概略ブロック図である。信号ＯＵＴおよびＲｅｓ
ｅｔはラッチ回路１２１０に入力し、ラッチ回路１２１
０の出力を受けるインバータ回路１２２０がＹデコーダ
活性化信号ＥＮＣＳＬを出力する。すなわち、信号ＥＮ
ＣＳＬは信号ＯＵＴが“Ｈ”レベルとなるのに応じて、
“Ｈ”レベルとなって、その状態がラッチ回路１２１０
により保持される。その後、信号Ｒｅｓｅｔが“Ｈ”レ
ベルとなるのに応じて、ラッチ回路１２１０の状態がリ
セットされ、信号ＥＮＣＳＬも“Ｌ”レベルとなること
になる。すなわち、信号ＥＮＣＳＬは、図２に示したよ
うな列選択信号φＣＳＬ０およびφＣＳＬ１等と同様の
変化をすることになる。
【００６８】図６は、図１に示したＳＤＲＡＭ１０００
におけるＹデコーダ群５３ａの構成の一部を示す概略ブ
ロック図である。Ｙデコーダ群５３ａは、Ｙデコーダ活
性化信号ＥＮＣＳＬおよび列アドレス信号Ｙ１〜Ｙｋを
受けるＮＡＮＤ回路５３２およびＮＡＮＤ回路５３２の
出力を受けて、信号ＣＳＬ０を出力するインバータ回路
５３４と、Ｙデコーダ活性化信号ＥＮＣＳＬおよび内部
列アドレス信号／Ｙ１、Ｙ２〜Ｙｋを受けるＮＡＮＤ回
路５３６とＮＡＮＤ回路５３６の出力を受けて、列選択
信号φＣＳＬ１を出力するインバータ回路５３８とを含
む。
におけるＹデコーダ群５３ａの構成の一部を示す概略ブ
ロック図である。Ｙデコーダ群５３ａは、Ｙデコーダ活
性化信号ＥＮＣＳＬおよび列アドレス信号Ｙ１〜Ｙｋを
受けるＮＡＮＤ回路５３２およびＮＡＮＤ回路５３２の
出力を受けて、信号ＣＳＬ０を出力するインバータ回路
５３４と、Ｙデコーダ活性化信号ＥＮＣＳＬおよび内部
列アドレス信号／Ｙ１、Ｙ２〜Ｙｋを受けるＮＡＮＤ回
路５３６とＮＡＮＤ回路５３６の出力を受けて、列選択
信号φＣＳＬ１を出力するインバータ回路５３８とを含
む。
【００６９】すなわち、信号ＥＮＣＳＬが活性状態
（“Ｈ”レベル）であって、内部列アドレス信号Ｙ１〜
Ｙｋがすべて“１”である場合に列選択信号φＣＳＬ０
が活性状態となることになる。一方、列選択信号φＣＳ
Ｌ１は、信号ＥＮＣＳＬが活性状態であって、内部列ア
ドレス信号Ｙ１が“０”であり、内部列アドレス信号Ｙ
２〜Ｙｋがすべて“１”である場合に、活性状態とな
る。したがって、図２に示したように、列選択信号φＣ
ＳＬ０およびφＣＳＬ１は、サイクル２においてともに
活性状態となり、サイクル３においてともに不活性状態
へと変化することになる。
（“Ｈ”レベル）であって、内部列アドレス信号Ｙ１〜
Ｙｋがすべて“１”である場合に列選択信号φＣＳＬ０
が活性状態となることになる。一方、列選択信号φＣＳ
Ｌ１は、信号ＥＮＣＳＬが活性状態であって、内部列ア
ドレス信号Ｙ１が“０”であり、内部列アドレス信号Ｙ
２〜Ｙｋがすべて“１”である場合に、活性状態とな
る。したがって、図２に示したように、列選択信号φＣ
ＳＬ０およびφＣＳＬ１は、サイクル２においてともに
活性状態となり、サイクル３においてともに不活性状態
へと変化することになる。
【００７０】列選択信号φＣＳＬ２およびφＣＳＬ３に
ついても、図４に示した信号ＯＵＴおよびＲｅｓｅｔに
より生成される信号ＥＮＣＳＬによって、図２に示した
ようにサイクル４において活性状態となり、サイクル５
において不活性状態となる変化をすることがわかる。 ［実施の形態２］図１１は、本発明の実施の形態２のＳ
ＤＲＡＭ２０００の構成を示す概略ブロック図である。
実施の形態１のＳＤＲＡＭ１０００と異なる点は、Ｙア
ドレスバッファ６６からの内部列アドレス信号Ｙ０〜Ｙ
ｋを受けるＹアドレスオペレーション回路６８が、メモ
リセルアレイバンクＡ０またはＢ０に対する内部列アド
レス信号Ｙ０１〜Ｙ０ｋおよびＹデコーダ活性化信号Ｅ
ＮＣＳＬ０と、メモリセルアレイバンクＡ１またはＢ１
に対する内部列アドレス信号Ｙ１１〜Ｙ１ｋおよびＹデ
コーダ活性化信号ＥＮＣＳＬ１とをそれぞれ独立に出力
する構成となっている点である。その他同一部分には同
一符号を付し、説明は省略する。
ついても、図４に示した信号ＯＵＴおよびＲｅｓｅｔに
より生成される信号ＥＮＣＳＬによって、図２に示した
ようにサイクル４において活性状態となり、サイクル５
において不活性状態となる変化をすることがわかる。 ［実施の形態２］図１１は、本発明の実施の形態２のＳ
ＤＲＡＭ２０００の構成を示す概略ブロック図である。
実施の形態１のＳＤＲＡＭ１０００と異なる点は、Ｙア
ドレスバッファ６６からの内部列アドレス信号Ｙ０〜Ｙ
ｋを受けるＹアドレスオペレーション回路６８が、メモ
リセルアレイバンクＡ０またはＢ０に対する内部列アド
レス信号Ｙ０１〜Ｙ０ｋおよびＹデコーダ活性化信号Ｅ
ＮＣＳＬ０と、メモリセルアレイバンクＡ１またはＢ１
に対する内部列アドレス信号Ｙ１１〜Ｙ１ｋおよびＹデ
コーダ活性化信号ＥＮＣＳＬ１とをそれぞれ独立に出力
する構成となっている点である。その他同一部分には同
一符号を付し、説明は省略する。
【００７１】図１２は、実施の形態２のＳＤＲＡＭ２０
００の動作を示すタイミングチャートである。図２に示
した実施の形態１におけるＳＤＲＡＭ１０００の動作と
異なる点は、２ビットプリフェッチ動作において、２ビ
ット目の動作を書込む際の列選択信号φＣＳＬ１等が１
ビット目のデータを書込む際の列選択信号φＣＳＬ０よ
りも１クロックサイクル時間分遅れて活性化する点であ
る。以下にさらに詳しくその動作を説明する。以下で
は、メモリセルアレイバンクＡが選択されており、デー
タ書込動作時に外部から与えられるアドレス信号の下位
ビットは“０”であって、入力されるデータの先頭デー
タ（１ビット目のデータ）は、メモリセルアレイバンク
Ａ０に入力されるものとする。
００の動作を示すタイミングチャートである。図２に示
した実施の形態１におけるＳＤＲＡＭ１０００の動作と
異なる点は、２ビットプリフェッチ動作において、２ビ
ット目の動作を書込む際の列選択信号φＣＳＬ１等が１
ビット目のデータを書込む際の列選択信号φＣＳＬ０よ
りも１クロックサイクル時間分遅れて活性化する点であ
る。以下にさらに詳しくその動作を説明する。以下で
は、メモリセルアレイバンクＡが選択されており、デー
タ書込動作時に外部から与えられるアドレス信号の下位
ビットは“０”であって、入力されるデータの先頭デー
タ（１ビット目のデータ）は、メモリセルアレイバンク
Ａ０に入力されるものとする。
【００７２】サイクル１におけるクロック信号ｅｘｔ．
ＣＬＫの立上がりのエッジにおいて、外部列アドレスス
トローブ信号／ＣＡＳおよび書込動作制御信号ｅｘｔ．
／ＷＥがともに“Ｌ”レベルであることにより書込動作
モードが指定される。この時点でデータ入出力端子ＤＱ
に与えられているデータ信号ｄ０が先頭データとして、
ライト用レジスタ５９ａにストアされる。Ｙアドレスオ
ペレーション回路６８は、外部から与えられた列アドレ
スに応じて、Ｙデコーダ群５３ａに対応する内部列アド
レス信号Ｙ０１〜Ｙ０ｋおよび活性状態のＹデコーダ活
性化信号ＥＮＣＳＬ０を出力する。Ｙデコーダ群５３ａ
は、与えられた内部列アドレス信号Ｙ０１〜Ｙ０ｋに対
応するビット線対ＢＬＰ０に対して、活性な列選択信号
φＣＳＬ０を出力する。
ＣＬＫの立上がりのエッジにおいて、外部列アドレスス
トローブ信号／ＣＡＳおよび書込動作制御信号ｅｘｔ．
／ＷＥがともに“Ｌ”レベルであることにより書込動作
モードが指定される。この時点でデータ入出力端子ＤＱ
に与えられているデータ信号ｄ０が先頭データとして、
ライト用レジスタ５９ａにストアされる。Ｙアドレスオ
ペレーション回路６８は、外部から与えられた列アドレ
スに応じて、Ｙデコーダ群５３ａに対応する内部列アド
レス信号Ｙ０１〜Ｙ０ｋおよび活性状態のＹデコーダ活
性化信号ＥＮＣＳＬ０を出力する。Ｙデコーダ群５３ａ
は、与えられた内部列アドレス信号Ｙ０１〜Ｙ０ｋに対
応するビット線対ＢＬＰ０に対して、活性な列選択信号
φＣＳＬ０を出力する。
【００７３】一方、ライトバッファ群６０ａは、第２の
制御信号発生回路６４から出力されるライトバッファ活
性化信号φＷＢＡ０の活性化に応じて、対応するグロー
バルＩＯ線対ＧＬＯ０に書込データの出力を開始する。
この書込データは、選択されたグローバルＩＯ線対ＧＩ
Ｏ０、ローカルＩＯ線対ＬＩＯ０およびビット線対ＢＬ
Ｐ０を経由して、選択されたメモリセルに伝達される。
以上の動作により、１ビット目の書込データが、メモリ
セルアレイバンクＡ０中の選択されたメモリセルに書込
まれる。
制御信号発生回路６４から出力されるライトバッファ活
性化信号φＷＢＡ０の活性化に応じて、対応するグロー
バルＩＯ線対ＧＬＯ０に書込データの出力を開始する。
この書込データは、選択されたグローバルＩＯ線対ＧＩ
Ｏ０、ローカルＩＯ線対ＬＩＯ０およびビット線対ＢＬ
Ｐ０を経由して、選択されたメモリセルに伝達される。
以上の動作により、１ビット目の書込データが、メモリ
セルアレイバンクＡ０中の選択されたメモリセルに書込
まれる。
【００７４】サイクル２におけるクロック信号ｅｘｔ．
ＣＬＫの立上がりのエッジにおいて、データ入出力端子
ＤＱに与えられている信号が、２ビット目のデータとし
てライト用レジスタ５９ａ′にストアされる。Ｙアドレ
スオペレーション回路６８はのこのサイクル２における
信号ｅｘｔ．ＣＬＫの立上がりのエッジに応答して、メ
モリセルアレイバンクＡ１に対して活性状態のＹデコー
ダ活性化信号ＥＮＣＳＬ１を出力する。Ｙデコーダ群５
３ａは、与えれた内部列アドレス信号Ｙ１１〜Ｙ１ｋに
対応するビット線対ＢＬＰ１の列選択ゲートＣＳＧに対
して、活性な列選択信号φＣＳＬ１を出力する。これに
応じて、ライトバッファ群６０ａ′から出力された２ビ
ット目の書込データは、選択されたグローバルＩＯ線対
ＧＩＯ１、ローカルＩＯ線対ＬＩＯ１およびビット線対
ＢＬＰ１を経由してメモリセルアレイバンクＡ１中の選
択されたメモリセルに書込まれる。
ＣＬＫの立上がりのエッジにおいて、データ入出力端子
ＤＱに与えられている信号が、２ビット目のデータとし
てライト用レジスタ５９ａ′にストアされる。Ｙアドレ
スオペレーション回路６８はのこのサイクル２における
信号ｅｘｔ．ＣＬＫの立上がりのエッジに応答して、メ
モリセルアレイバンクＡ１に対して活性状態のＹデコー
ダ活性化信号ＥＮＣＳＬ１を出力する。Ｙデコーダ群５
３ａは、与えれた内部列アドレス信号Ｙ１１〜Ｙ１ｋに
対応するビット線対ＢＬＰ１の列選択ゲートＣＳＧに対
して、活性な列選択信号φＣＳＬ１を出力する。これに
応じて、ライトバッファ群６０ａ′から出力された２ビ
ット目の書込データは、選択されたグローバルＩＯ線対
ＧＩＯ１、ローカルＩＯ線対ＬＩＯ１およびビット線対
ＢＬＰ１を経由してメモリセルアレイバンクＡ１中の選
択されたメモリセルに書込まれる。
【００７５】サイクル３における信号ｅｘｔ．ＣＬＫの
立上がりのエッジに応じて、列選択信号φＣＳＬ０およ
びφＣＳＬ１はともに不活性状態となり、第２の制御信
号発生回路６３は、イコライズ回路活性化信号φＷＥＱ
Ａを活性化する。これに応じて、グローバルＩＯ線対Ｇ
ＩＯ０、ＧＩＯ１およびローカルＩＯ線対ＬＩＯ０、Ｌ
ＩＯ１はその電位がイコライズされる。サイクル１およ
びサイクル２におけるのと同様にして、サイクル３にお
ける信号ｅｘｔ．ＣＬＫの立上がりのエッジにおいてデ
ータ入出力端子ＤＱに与えられているデータが３ビット
目の書込データｄ２として取込まれ、メモリセルアレイ
バンクＡ０の対応する列列選択信号φＣＳＬ２が活性化
することで、この書込データｄ２の書込が行なわれる。
立上がりのエッジに応じて、列選択信号φＣＳＬ０およ
びφＣＳＬ１はともに不活性状態となり、第２の制御信
号発生回路６３は、イコライズ回路活性化信号φＷＥＱ
Ａを活性化する。これに応じて、グローバルＩＯ線対Ｇ
ＩＯ０、ＧＩＯ１およびローカルＩＯ線対ＬＩＯ０、Ｌ
ＩＯ１はその電位がイコライズされる。サイクル１およ
びサイクル２におけるのと同様にして、サイクル３にお
ける信号ｅｘｔ．ＣＬＫの立上がりのエッジにおいてデ
ータ入出力端子ＤＱに与えられているデータが３ビット
目の書込データｄ２として取込まれ、メモリセルアレイ
バンクＡ０の対応する列列選択信号φＣＳＬ２が活性化
することで、この書込データｄ２の書込が行なわれる。
【００７６】さらに、サイクル４における信号ｅｘｔ．
ＣＬＫの立上がりのエッジに応じて、４ビット目の書込
データｄ３が取込まれ、メモリセルアレイバンクＡ１中
の対応するメモリセル列に対して活性な列選択信号φＣ
ＳＬ３が出力されて、第４ビット目のデータの書込が行
なわれる。サイクル５における信号ｅｘｔ．ＣＬＫの立
上がりのエッジに応じて、列選択信号φＣＳＬ２および
φＣＳＬ３はともに不活性状態となり、イコライズ回路
活性化信号φＷＥＱＡは再び活性状態となる。
ＣＬＫの立上がりのエッジに応じて、４ビット目の書込
データｄ３が取込まれ、メモリセルアレイバンクＡ１中
の対応するメモリセル列に対して活性な列選択信号φＣ
ＳＬ３が出力されて、第４ビット目のデータの書込が行
なわれる。サイクル５における信号ｅｘｔ．ＣＬＫの立
上がりのエッジに応じて、列選択信号φＣＳＬ２および
φＣＳＬ３はともに不活性状態となり、イコライズ回路
活性化信号φＷＥＱＡは再び活性状態となる。
【００７７】これに応じて、再びグローバルＩＯ線対お
よびローカルＩＯ線対のイコライズ動作が行なわれる。
以上の説明においては、書込動作時に外部から与えられ
るアドレス信号の下位ビットが“０”レベルの場合につ
いて説明したが、このアドレス信号の下位ビットが
“１”の場合は、最初にメモリセルアレイバンクＡ１に
対する書込動作が行なわれ、その後メモリセルアレイバ
ンクＡ０およびＡ１に対して、交互にデータの書込動作
が行なわれる。
よびローカルＩＯ線対のイコライズ動作が行なわれる。
以上の説明においては、書込動作時に外部から与えられ
るアドレス信号の下位ビットが“０”レベルの場合につ
いて説明したが、このアドレス信号の下位ビットが
“１”の場合は、最初にメモリセルアレイバンクＡ１に
対する書込動作が行なわれ、その後メモリセルアレイバ
ンクＡ０およびＡ１に対して、交互にデータの書込動作
が行なわれる。
【００７８】図１６は、図１１に示したＳＤＲＡＭ２０
００における２ＭビットメモリアレイＭＡ中の３２Ｋビ
ットメモリアレイＭＫの構成を示す回路図であり、図９
と対比される図である。図９に示した実施の形態１のＳ
ＤＲＡＭ１０００の構成と異なる点は、メモリセルアレ
イバンクＡ０に属するビット線対ＢＬＰ０の列選択ゲー
トＣＳＧ０を制御するための列選択線ＣＳＬ０と、メモ
リセルアレイバンクＡ１に属するビット線対ＢＬＰ１の
列選択ゲートＣＳＧ１を制御するための列選択線ＣＳＬ
１を別々の構成とし、互いに独立に制御できるようにし
た点である。
００における２ＭビットメモリアレイＭＡ中の３２Ｋビ
ットメモリアレイＭＫの構成を示す回路図であり、図９
と対比される図である。図９に示した実施の形態１のＳ
ＤＲＡＭ１０００の構成と異なる点は、メモリセルアレ
イバンクＡ０に属するビット線対ＢＬＰ０の列選択ゲー
トＣＳＧ０を制御するための列選択線ＣＳＬ０と、メモ
リセルアレイバンクＡ１に属するビット線対ＢＬＰ１の
列選択ゲートＣＳＧ１を制御するための列選択線ＣＳＬ
１を別々の構成とし、互いに独立に制御できるようにし
た点である。
【００７９】その他の点は、図９に示した実施の形態１
と同様であり、同一部分には同一符号を付して説明は省
略する。図１３は、図１１に示したＹアドレスオペレー
ション回路６８中に含まれ、Ｙデコーダ活性化信号ＥＮ
ＣＳＬ０およびＥＮＣＳＬ１の活性化のタイミングを決
定する列選択動作制御回路２１００の構成を示す概略ブ
ロック図であり、実施の形態１の列選択動作制御回路１
１００を示す図３と対比される図である。Ｙアドレスオ
ペレーション回路６８は、列選択動作制御回路１１００
および２１００を含む。
と同様であり、同一部分には同一符号を付して説明は省
略する。図１３は、図１１に示したＹアドレスオペレー
ション回路６８中に含まれ、Ｙデコーダ活性化信号ＥＮ
ＣＳＬ０およびＥＮＣＳＬ１の活性化のタイミングを決
定する列選択動作制御回路２１００の構成を示す概略ブ
ロック図であり、実施の形態１の列選択動作制御回路１
１００を示す図３と対比される図である。Ｙアドレスオ
ペレーション回路６８は、列選択動作制御回路１１００
および２１００を含む。
【００８０】列選択動作制御回路２１００が、列選択動
作制御回路１１００の構成と異なる点は、以下の２点で
ある。第１は、列選択動作制御回路２１００に対する入
力信号は、外部から与えられる列アドレス信号の最下位
ビットＹ０の値に応じて変化する構成となっている点
で、列選択動作制御回路１１００の入力信号のレベルが
固定されていたことと異なる。第２には、その出力信号
を取出すノードが、入力側のＳＲフリップフロップ回路
の入力ノードと一致している点である。すなわち、列選
択動作制御回路２１００は、ＳＲフリップフロップ回路
１１２０の入力ノードＩＮ１と入力が接続し、信号／Ｏ
ＵＴを出力するインバータ回路２１０４と、ノードＩＮ
２と入力が接続し、信号ＯＵＴを出力するインバータ回
路２１０６とを含む。
作制御回路１１００の構成と異なる点は、以下の２点で
ある。第１は、列選択動作制御回路２１００に対する入
力信号は、外部から与えられる列アドレス信号の最下位
ビットＹ０の値に応じて変化する構成となっている点
で、列選択動作制御回路１１００の入力信号のレベルが
固定されていたことと異なる。第２には、その出力信号
を取出すノードが、入力側のＳＲフリップフロップ回路
の入力ノードと一致している点である。すなわち、列選
択動作制御回路２１００は、ＳＲフリップフロップ回路
１１２０の入力ノードＩＮ１と入力が接続し、信号／Ｏ
ＵＴを出力するインバータ回路２１０４と、ノードＩＮ
２と入力が接続し、信号ＯＵＴを出力するインバータ回
路２１０６とを含む。
【００８１】ここで、列選択動作制御回路２１００の初
段のＳＲフリップフロップ回路１１２０における入力ノ
ードＩＮ１は、信号ＣＡＳ０により制御されるＮチャネ
ルＭＯＳトランジスタＮ３を介して、列アドレス信号の
最下位ビットＹ０を受ける。一方、ＳＲフリップフロッ
プ回路１１２０の他方の入力ノードＩＮ２は、信号ＣＡ
Ｓ０により制御されるＮチャネルＭＯＳトランジスタＮ
４を介して、信号Ｙ０がインバータ回路２１００により
反転された信号を受ける。したがって、ＳＲフリップフ
ロップ回路１１２０の出力信号、すなわち、ＳＲフリッ
プフロップ回路１１４０の入力ノードＳおよびＲに入力
する信号レベルは、列アドレス信号の最下位ビットの値
に応じて、“Ｈ”レベルと“Ｌ”レベルとが入換わる構
成となっている。
段のＳＲフリップフロップ回路１１２０における入力ノ
ードＩＮ１は、信号ＣＡＳ０により制御されるＮチャネ
ルＭＯＳトランジスタＮ３を介して、列アドレス信号の
最下位ビットＹ０を受ける。一方、ＳＲフリップフロッ
プ回路１１２０の他方の入力ノードＩＮ２は、信号ＣＡ
Ｓ０により制御されるＮチャネルＭＯＳトランジスタＮ
４を介して、信号Ｙ０がインバータ回路２１００により
反転された信号を受ける。したがって、ＳＲフリップフ
ロップ回路１１２０の出力信号、すなわち、ＳＲフリッ
プフロップ回路１１４０の入力ノードＳおよびＲに入力
する信号レベルは、列アドレス信号の最下位ビットの値
に応じて、“Ｈ”レベルと“Ｌ”レベルとが入換わる構
成となっている。
【００８２】列選択動作制御回路１１００においては、
その出力信号は、ＮＡＮＤ回路１１６０および１１６２
の出力ノードの電位レベルに対応して出力される構成と
なっていたため、信号／ＣＡＳ０がサイクル１において
活性化した後、サイクル２から、出力信号が活性化され
る構成となっていた。これに対して、列選択動作制御回
路２１００では、出力信号ＯＵＴおよび／ＯＵＴは、Ｓ
Ｒフリップフロップ回路１１２０の入力ノードＩＮ１お
よびＩＮ２の電位レベルに応じて出力されるため、サイ
クル１において、信号／ＣＡＳ０が活性状態（“Ｌ”レ
ベル）となるとともに、出力信号ＯＵＴまたは／ＯＵＴ
のいずれかが活性状態となる構成となっている。
その出力信号は、ＮＡＮＤ回路１１６０および１１６２
の出力ノードの電位レベルに対応して出力される構成と
なっていたため、信号／ＣＡＳ０がサイクル１において
活性化した後、サイクル２から、出力信号が活性化され
る構成となっていた。これに対して、列選択動作制御回
路２１００では、出力信号ＯＵＴおよび／ＯＵＴは、Ｓ
Ｒフリップフロップ回路１１２０の入力ノードＩＮ１お
よびＩＮ２の電位レベルに応じて出力されるため、サイ
クル１において、信号／ＣＡＳ０が活性状態（“Ｌ”レ
ベル）となるとともに、出力信号ＯＵＴまたは／ＯＵＴ
のいずれかが活性状態となる構成となっている。
【００８３】図１４は、図１３に示した列選択動作制御
回路２１００の動作を説明するタイミングチャートであ
る。サイクル１におけるクロック信号ｅｘｔ．ＣＬＫの
立上がりのエッジに応じて、内部クロック信号ＣＬＫ０
が活性化する。一方、外部列ストローブ信号ｅｘｔ．／
ＣＡＳが“Ｌ”レベルであることに応じて、信号／ＣＡ
Ｓ０も“Ｌ”レベル、すなわち信号ＣＡＳ０が“Ｈ”レ
ベルとなる。このとき、アドレス信号の最下位ビットは
“０”であるものとすると、信号ＣＡＳ０の活性化に応
じて、ＳＲフリップフロップ回路１１２０の入力ノード
ＩＮ１およびＩＮ２には、それぞれ“Ｌ”レベルおよび
“Ｈ”レベルの信号が入力される。これに応じて、イン
バータ回路２１０４から出力される信号／ＯＵＴは
“Ｈ”レベルに変化し、インバータ回路２１０６から出
力される信号ＯＵＴは“Ｌ”レベルを維持する。
回路２１００の動作を説明するタイミングチャートであ
る。サイクル１におけるクロック信号ｅｘｔ．ＣＬＫの
立上がりのエッジに応じて、内部クロック信号ＣＬＫ０
が活性化する。一方、外部列ストローブ信号ｅｘｔ．／
ＣＡＳが“Ｌ”レベルであることに応じて、信号／ＣＡ
Ｓ０も“Ｌ”レベル、すなわち信号ＣＡＳ０が“Ｈ”レ
ベルとなる。このとき、アドレス信号の最下位ビットは
“０”であるものとすると、信号ＣＡＳ０の活性化に応
じて、ＳＲフリップフロップ回路１１２０の入力ノード
ＩＮ１およびＩＮ２には、それぞれ“Ｌ”レベルおよび
“Ｈ”レベルの信号が入力される。これに応じて、イン
バータ回路２１０４から出力される信号／ＯＵＴは
“Ｈ”レベルに変化し、インバータ回路２１０６から出
力される信号ＯＵＴは“Ｌ”レベルを維持する。
【００８４】時刻ｔ２において、内部クロック信号ＣＬ
Ｋ０が“Ｌ”レベルに立下がることに応じて、ＳＲフリ
ップフロップ回路１１４０の出力信号Ｑおよび／Ｑは、
それぞれ“Ｌ”レベルと“Ｈ”レベルに変化する。この
ときのライトデコードイネーブル信号ＷＤＥは“Ｈ”レ
ベルであるものの、信号ＣＬＫが“Ｌ”レベルであるた
め、ＮＡＮＤ回路１１６０および１１６２の出力レベル
はともに“Ｈ”レベルとなっている。したがって、信号
／ＣＡＳ０が“Ｈ”レベルとなって、ＮチャネルＭＯＳ
トランジスタＮ１およびＮ２が導通状態となると、イン
バータ回路２１０４および２１０６の入力電位レベルは
ともに“Ｈ”レベルとなるので、信号ＯＵＴおよび／Ｏ
ＵＴはともに“Ｌ”レベルとなる。
Ｋ０が“Ｌ”レベルに立下がることに応じて、ＳＲフリ
ップフロップ回路１１４０の出力信号Ｑおよび／Ｑは、
それぞれ“Ｌ”レベルと“Ｈ”レベルに変化する。この
ときのライトデコードイネーブル信号ＷＤＥは“Ｈ”レ
ベルであるものの、信号ＣＬＫが“Ｌ”レベルであるた
め、ＮＡＮＤ回路１１６０および１１６２の出力レベル
はともに“Ｈ”レベルとなっている。したがって、信号
／ＣＡＳ０が“Ｈ”レベルとなって、ＮチャネルＭＯＳ
トランジスタＮ１およびＮ２が導通状態となると、イン
バータ回路２１０４および２１０６の入力電位レベルは
ともに“Ｈ”レベルとなるので、信号ＯＵＴおよび／Ｏ
ＵＴはともに“Ｌ”レベルとなる。
【００８５】サイクル２における信号ｅｘｔ．ＣＬＫの
立上がりのエッジに応じて、内部クロック信号ＣＬＫ０
が“Ｈ”レベルとなるのに応答して、ＮＡＮＤ回路１１
６０および１１６２は、ＳＲフリップフロップ回路１１
４０の出力信号に応じて、それぞれ“Ｈ”レベルおよび
“Ｌ”レベルの信号を出力する。このため、信号ＯＵＴ
が“Ｌ”レベルから“Ｈ”レベルに変化し、信号／ＯＵ
Ｔは“Ｌ”レベルを維持する。さらに、内部クロック信
号ＣＬＫの不活性状態への変化に応じて、再び、ＮＡＮ
Ｄ回路１１６０および１１６２の出力信号レベルがとも
に“Ｈ”レベルとなることに応じて、出力信号ＯＵＴは
“Ｌ”レベルに復帰し、信号／ＯＵＴは“Ｌ”レベルを
維持する。
立上がりのエッジに応じて、内部クロック信号ＣＬＫ０
が“Ｈ”レベルとなるのに応答して、ＮＡＮＤ回路１１
６０および１１６２は、ＳＲフリップフロップ回路１１
４０の出力信号に応じて、それぞれ“Ｈ”レベルおよび
“Ｌ”レベルの信号を出力する。このため、信号ＯＵＴ
が“Ｌ”レベルから“Ｈ”レベルに変化し、信号／ＯＵ
Ｔは“Ｌ”レベルを維持する。さらに、内部クロック信
号ＣＬＫの不活性状態への変化に応じて、再び、ＮＡＮ
Ｄ回路１１６０および１１６２の出力信号レベルがとも
に“Ｈ”レベルとなることに応じて、出力信号ＯＵＴは
“Ｌ”レベルに復帰し、信号／ＯＵＴは“Ｌ”レベルを
維持する。
【００８６】以上の動作により、サイクル１において信
号／ＯＵＴが“Ｈ”レベルにパルス状に変化し、サイク
ル２において信号ＯＵＴが“Ｈ”レベルにパルス状に変
化することになる。以後は、外部クロック信号ｅｘｔ．
ＣＬＫの変化に応じて、信号ＯＵＴおよび信号／ＯＵＴ
が信号ＷＤＥが活性状態である期間は、交互に“Ｈ”レ
ベルへと変化することになる。図１５は、図１１に示し
たＹアドレスオペレーション回路６８に含まれる、Ｙデ
コーダ活性化信号発生回路６８２および６８４の構成を
示す概略ブロック図である。
号／ＯＵＴが“Ｈ”レベルにパルス状に変化し、サイク
ル２において信号ＯＵＴが“Ｈ”レベルにパルス状に変
化することになる。以後は、外部クロック信号ｅｘｔ．
ＣＬＫの変化に応じて、信号ＯＵＴおよび信号／ＯＵＴ
が信号ＷＤＥが活性状態である期間は、交互に“Ｈ”レ
ベルへと変化することになる。図１５は、図１１に示し
たＹアドレスオペレーション回路６８に含まれる、Ｙデ
コーダ活性化信号発生回路６８２および６８４の構成を
示す概略ブロック図である。
【００８７】Ｙデコーダ活性化信号発生回路６８２は、
図１３に示した列選択動作制御回路２１００の出力信号
／ＯＵＴおよび図３に示した列選択動作制御回路１１０
０からの出力信号Ｒｅｓｅｔを受けるラッチ回路６８２
ａと、ラッチ回路６８２ａの出力信号を受けて、信号Ｅ
ＮＣＳＬ０を出力するインバータ回路６８２ｂとを含
む。一方、Ｙデコーダ活性化信号発生回路６８４は、信
号ＯＵＴおよびＲｅｓｅｔを受けるラッチ回路６８４ａ
と、ラッチ回路６８４ａの出力を受けて、信号ＥＮＣＳ
Ｌ１を出力するインバータ回路６８４ｂとを含む。Ｙデ
コーダ活性化信号発生回路６８２は、図１４に示したサ
イクル１において、信号／ＯＵＴの活性化に応じて、活
性な信号ＥＮＣＳＬ０を出力し、サイクル３において、
Ｒｅｓｅｔ信号が活性化するのに応じて、出力する信号
ＥＮＣＳＬ０を不活性状態とする。一方、Ｙデコーダ活
性化信号発生回路６８４は、サイクル２において、信号
ＯＵＴが活性状態となるのに応じて、出力する信号ＥＮ
ＣＳＬ１を活性状態とし、サイクル３において、信号Ｒ
ｅｓｅｔが活性状態となるのに応じて、信号ＥＮＣＳＬ
１を不活性状態とする。
図１３に示した列選択動作制御回路２１００の出力信号
／ＯＵＴおよび図３に示した列選択動作制御回路１１０
０からの出力信号Ｒｅｓｅｔを受けるラッチ回路６８２
ａと、ラッチ回路６８２ａの出力信号を受けて、信号Ｅ
ＮＣＳＬ０を出力するインバータ回路６８２ｂとを含
む。一方、Ｙデコーダ活性化信号発生回路６８４は、信
号ＯＵＴおよびＲｅｓｅｔを受けるラッチ回路６８４ａ
と、ラッチ回路６８４ａの出力を受けて、信号ＥＮＣＳ
Ｌ１を出力するインバータ回路６８４ｂとを含む。Ｙデ
コーダ活性化信号発生回路６８２は、図１４に示したサ
イクル１において、信号／ＯＵＴの活性化に応じて、活
性な信号ＥＮＣＳＬ０を出力し、サイクル３において、
Ｒｅｓｅｔ信号が活性化するのに応じて、出力する信号
ＥＮＣＳＬ０を不活性状態とする。一方、Ｙデコーダ活
性化信号発生回路６８４は、サイクル２において、信号
ＯＵＴが活性状態となるのに応じて、出力する信号ＥＮ
ＣＳＬ１を活性状態とし、サイクル３において、信号Ｒ
ｅｓｅｔが活性状態となるのに応じて、信号ＥＮＣＳＬ
１を不活性状態とする。
【００８８】以上の動作により、図１２に示したような
列選択信号φＣＳＬ０およびφＣＬＳ１の変化が実現さ
れる。以下、同様のサイクルが繰返されるため、信号φ
ＣＳＬ２およびφＣＳＬ３についても、同様に信号ＥＮ
ＣＳＬ０および信号ＥＮＣＳＬ１に対応して、図１２に
示したような変化が実現される。実施の形態２のＳＤＲ
ＡＭ２０００は、図１２に示したようなタイミングチャ
ートに従って、ＩＯ線対と対応するビット線対との接続
を行なうので、２ビット目の書込データを伝達するＩＯ
線対の電位レベルが、書込が行なわれるべきメモリセル
中に記憶されていた記憶情報に応じて、１ビット目のデ
ータ書込動作中に変化するということがない。
列選択信号φＣＳＬ０およびφＣＬＳ１の変化が実現さ
れる。以下、同様のサイクルが繰返されるため、信号φ
ＣＳＬ２およびφＣＳＬ３についても、同様に信号ＥＮ
ＣＳＬ０および信号ＥＮＣＳＬ１に対応して、図１２に
示したような変化が実現される。実施の形態２のＳＤＲ
ＡＭ２０００は、図１２に示したようなタイミングチャ
ートに従って、ＩＯ線対と対応するビット線対との接続
を行なうので、２ビット目の書込データを伝達するＩＯ
線対の電位レベルが、書込が行なわれるべきメモリセル
中に記憶されていた記憶情報に応じて、１ビット目のデ
ータ書込動作中に変化するということがない。
【００８９】このため、データの書込動作において、寄
生容量等の大きなＩＯ線対の電位レベルを書込データ値
に応じて反転される必要がないため、高速な書込動作を
実現することが可能となる。 ［実施の形態３］図２４に示した従来のＳＤＲＡＭの動
作においては、２サイクルごとにＩＯ線対のイコライズ
動作を行なった。このため、１ビット目のデータの書込
動作がおこなわれるサイクル１において、２ビット目の
データの書込に用いられるＩＯ線対の電位レベルが変化
してしまうという問題点があった。
生容量等の大きなＩＯ線対の電位レベルを書込データ値
に応じて反転される必要がないため、高速な書込動作を
実現することが可能となる。 ［実施の形態３］図２４に示した従来のＳＤＲＡＭの動
作においては、２サイクルごとにＩＯ線対のイコライズ
動作を行なった。このため、１ビット目のデータの書込
動作がおこなわれるサイクル１において、２ビット目の
データの書込に用いられるＩＯ線対の電位レベルが変化
してしまうという問題点があった。
【００９０】すなわち、２ビット目のデータの書込に用
いられるＩＯ線対は、対応するビット線対ＢＬＰ１と接
続されるものの、このＩＯ線対には、まだ２ビット目の
データが出力されていないため、接続されたビット線対
ＢＬＰ１に既に存在している電位差に応じて、ＩＯ線対
の電位レベルが変化してしまう。このため、サイクル２
において、このＩＯ線対に対して２ビット目のデータが
出力される際に、既に変化しているＩＯ線対１の電位レ
ベルと反対のデータが書込まれる際には、ＩＯ線対１の
電位レベルは再び反転される必要があり、これが書込動
作時間の遅延を招いていた。
いられるＩＯ線対は、対応するビット線対ＢＬＰ１と接
続されるものの、このＩＯ線対には、まだ２ビット目の
データが出力されていないため、接続されたビット線対
ＢＬＰ１に既に存在している電位差に応じて、ＩＯ線対
の電位レベルが変化してしまう。このため、サイクル２
において、このＩＯ線対に対して２ビット目のデータが
出力される際に、既に変化しているＩＯ線対１の電位レ
ベルと反対のデータが書込まれる際には、ＩＯ線対１の
電位レベルは再び反転される必要があり、これが書込動
作時間の遅延を招いていた。
【００９１】実施の形態３においては、上記の問題点を
解決するために、書込動作モードが指定された後は、信
号ｅｘｔ．ＣＬＫの立上がりのエッジに応答して、各サ
イクルごとにＩＯ線対のイコライズを行なう構成として
いる。ここで、実施の形態３のＳＤＲＡＭの回路構成
は、基本的に図１に示した実施の形態１のＳＤＲＡＭ１
０００の構成と同様であるものとする。実施の形態１の
ＳＤＲＡＭ１０００と実施の形態３のＳＤＲＡＭの異な
る点は、第２の制御信号発生回路６３から出力されるイ
コライズ回路活性化信号φＷＥＱＡの出力のタイミング
が異なる点である。
解決するために、書込動作モードが指定された後は、信
号ｅｘｔ．ＣＬＫの立上がりのエッジに応答して、各サ
イクルごとにＩＯ線対のイコライズを行なう構成として
いる。ここで、実施の形態３のＳＤＲＡＭの回路構成
は、基本的に図１に示した実施の形態１のＳＤＲＡＭ１
０００の構成と同様であるものとする。実施の形態１の
ＳＤＲＡＭ１０００と実施の形態３のＳＤＲＡＭの異な
る点は、第２の制御信号発生回路６３から出力されるイ
コライズ回路活性化信号φＷＥＱＡの出力のタイミング
が異なる点である。
【００９２】図１７は、実施の形態３のＳＤＲＡＭの動
作を示すタイミングチャートである。サイクル１におけ
る信号ｅｘｔ．ＣＬＫの立上がりのエッジに応答して、
データｄ０が取込まれ、図２４に示した従来例と同様に
列選択信号φＣＳＬ０およびφＣＬＳ１が活性化する。
このとき、１ビット目のデータを書込むのに用いられる
ＩＯ線対ＧＩＯ０およびＬＩＯ０は、ともに、１ビット
目のデータ値に対応した電位レベルに変化している。こ
れに対し、２ビット目のデータの書込に用いられるＩＯ
線対ＧＩＯ１およびＬＩＯ１は、対応するビット線対に
既に存在している電位差に応じて、その電位レベルが変
化し始める。
作を示すタイミングチャートである。サイクル１におけ
る信号ｅｘｔ．ＣＬＫの立上がりのエッジに応答して、
データｄ０が取込まれ、図２４に示した従来例と同様に
列選択信号φＣＳＬ０およびφＣＬＳ１が活性化する。
このとき、１ビット目のデータを書込むのに用いられる
ＩＯ線対ＧＩＯ０およびＬＩＯ０は、ともに、１ビット
目のデータ値に対応した電位レベルに変化している。こ
れに対し、２ビット目のデータの書込に用いられるＩＯ
線対ＧＩＯ１およびＬＩＯ１は、対応するビット線対に
既に存在している電位差に応じて、その電位レベルが変
化し始める。
【００９３】サイクル２における信号ｅｘｔ．ＣＬＫの
立上がりのエッジに応じて、第２の制御信号発生回路６
４は、イコライズ回路活性化信号φＷＥＱＡを出力し、
これに応じて、ＩＯ線対ＧＩＯ０、ＬＩＯ０およびＧＩ
Ｏ１、ＬＩＯ１はともにイコライズされる。したがっ
て、ＩＯ線対ＧＩＯ１およびＬＩＯ１はともにイコライ
ズされて初期状態に復帰するため、サイクル２におい
て、２ビット目のデータの書込が行なわれる場合にも、
このＩＯ線対ＧＩＯ１およびＬＩＯ１を逆電位に反転さ
せる必要がない。このため、従来例において問題であっ
た書込動作速度の低下という問題点が解決される。
立上がりのエッジに応じて、第２の制御信号発生回路６
４は、イコライズ回路活性化信号φＷＥＱＡを出力し、
これに応じて、ＩＯ線対ＧＩＯ０、ＬＩＯ０およびＧＩ
Ｏ１、ＬＩＯ１はともにイコライズされる。したがっ
て、ＩＯ線対ＧＩＯ１およびＬＩＯ１はともにイコライ
ズされて初期状態に復帰するため、サイクル２におい
て、２ビット目のデータの書込が行なわれる場合にも、
このＩＯ線対ＧＩＯ１およびＬＩＯ１を逆電位に反転さ
せる必要がない。このため、従来例において問題であっ
た書込動作速度の低下という問題点が解決される。
【００９４】なお、この場合ビット線対ＢＬＰ０とロー
カルＩＯ線対ＬＩＯ０およびＬＩＯ１等が接続されたま
ま、ＩＯ線対のイコライズが行なわれることになるが、
１ビット目のデータに対応する電位差をセンスアンプが
ラッチしているため、１ビット目のデータが破壊される
ことはない。しかも、図１７に示したようなタイミング
チャートに応じた信号変化を実現するためには、列選択
信号線ＣＳＬは、図９において示したように、メモリセ
ルアレイバンクＡ０に属するビット線対ＢＬＰ０とメモ
リセルアレイバンクＡ１に属するビット線対ＢＬＰ１の
２対のビット線対が共有される構成とすることが可能で
あり、図１６に示した実施の形態２におけるのよりも、
列選択線の本数を減らすことが可能であるという利点を
有する。
カルＩＯ線対ＬＩＯ０およびＬＩＯ１等が接続されたま
ま、ＩＯ線対のイコライズが行なわれることになるが、
１ビット目のデータに対応する電位差をセンスアンプが
ラッチしているため、１ビット目のデータが破壊される
ことはない。しかも、図１７に示したようなタイミング
チャートに応じた信号変化を実現するためには、列選択
信号線ＣＳＬは、図９において示したように、メモリセ
ルアレイバンクＡ０に属するビット線対ＢＬＰ０とメモ
リセルアレイバンクＡ１に属するビット線対ＢＬＰ１の
２対のビット線対が共有される構成とすることが可能で
あり、図１６に示した実施の形態２におけるのよりも、
列選択線の本数を減らすことが可能であるという利点を
有する。
【００９５】図１８は、図１７に示した信号φＷＥＱＡ
を発生する回路７００の構成を示す概略ブロック図であ
る。回路７００は、図１に示したＳＡＴＤの構成におい
て第２の制御信号発生回路６３中に含まれる。回路７０
０は、ライトデコードイネーブル信号ＷＤＥを受ける遅
延回路７０２と、内部クロック信号ＣＬＫ０を受ける遅
延回路７０４と、遅延回路７０４の出力を受けるインバ
ータ回路７０６と、信号ＣＬＫ０とインバータ回路７０
６の出力とを受けるＡＮＤ回路７０８と、遅延回路７０
２の出力とＡＮＤ回路７０８との出力を受けて、信号φ
ＷＥＱＡを出力するＡＮＤ回路７１０とを含む。
を発生する回路７００の構成を示す概略ブロック図であ
る。回路７００は、図１に示したＳＡＴＤの構成におい
て第２の制御信号発生回路６３中に含まれる。回路７０
０は、ライトデコードイネーブル信号ＷＤＥを受ける遅
延回路７０２と、内部クロック信号ＣＬＫ０を受ける遅
延回路７０４と、遅延回路７０４の出力を受けるインバ
ータ回路７０６と、信号ＣＬＫ０とインバータ回路７０
６の出力とを受けるＡＮＤ回路７０８と、遅延回路７０
２の出力とＡＮＤ回路７０８との出力を受けて、信号φ
ＷＥＱＡを出力するＡＮＤ回路７１０とを含む。
【００９６】以上の構成において、遅延回路７０４、イ
ンバータ回路７０６およびＡＮＤ回路７０８は、信号Ｃ
ＬＫ０の立上がりのエッジに応じて、所定のパルス長の
信号を出力する回路として動作する。一方、ＡＮＤ回路
７１０は、上記所定のパルス長の信号を信号φＷＥＱＡ
として出力するか否かを制御する。つまり、信号ＷＤＥ
が活性状態の“Ｈ”レベルとなり、遅延回路７０２を経
てＡＮＤ回路７１０の一方の入力ノードの電位レベルが
“Ｈ”レベルとなっている期間においてのみ、信号ＣＬ
Ｋ０の立上がりのエッジに応じて、所定のパルス長を有
するイコライズ回路活性化信号φＷＥＱＡが出力される
構成となっている。
ンバータ回路７０６およびＡＮＤ回路７０８は、信号Ｃ
ＬＫ０の立上がりのエッジに応じて、所定のパルス長の
信号を出力する回路として動作する。一方、ＡＮＤ回路
７１０は、上記所定のパルス長の信号を信号φＷＥＱＡ
として出力するか否かを制御する。つまり、信号ＷＤＥ
が活性状態の“Ｈ”レベルとなり、遅延回路７０２を経
てＡＮＤ回路７１０の一方の入力ノードの電位レベルが
“Ｈ”レベルとなっている期間においてのみ、信号ＣＬ
Ｋ０の立上がりのエッジに応じて、所定のパルス長を有
するイコライズ回路活性化信号φＷＥＱＡが出力される
構成となっている。
【００９７】ここで、遅延回路７０２は、図１７に示し
たサイクル後において、信号φＷＥＱＡが確実に出力さ
れるように、この回路７００に対しては信号ＷＤＥの変
化のタイミングを遅らせるために挿入されている。 ［実施の形態４］実施の形態３においては、ＩＯ線対の
イコライズ動作を書込動作中の各クロックサイクルごと
に行なう構成とした。しかしながら、上記のように、各
サイクルごとにイコライズ動作を行なうこととしたの
は、２ビット目の書込動作を行なう際に、対応するＩＯ
線対ＧＩＯ１およびＬＩＯ１の電位レベルを初期化する
必要があるためであった。
たサイクル後において、信号φＷＥＱＡが確実に出力さ
れるように、この回路７００に対しては信号ＷＤＥの変
化のタイミングを遅らせるために挿入されている。 ［実施の形態４］実施の形態３においては、ＩＯ線対の
イコライズ動作を書込動作中の各クロックサイクルごと
に行なう構成とした。しかしながら、上記のように、各
サイクルごとにイコライズ動作を行なうこととしたの
は、２ビット目の書込動作を行なう際に、対応するＩＯ
線対ＧＩＯ１およびＬＩＯ１の電位レベルを初期化する
必要があるためであった。
【００９８】したがって、各サイクルごとに、ＩＯ線対
ＧＩＯ０、ＬＩＯ０およびＧＩＯ１、ＬＩＯ１をともに
イコライズする必要はなく、２ビット目のデータ書込に
用いられるＩＯ線対、すなわち、ＩＯ線対ＧＩＯ１およ
びＬＩＯ１のみをイコライズすることで十分である。実
施の形態４においては、したがって、ＩＯ線対ＧＩＯ
０、ＬＩＯ０と、ＩＯ線対ＧＩＯ１、ＬＩＯ１を独立に
イコライズすることが可能な構成としている。図１９
は、実施の形態４のＳＤＲＡＭ３０００の構成を示す概
略ブロック図である。
ＧＩＯ０、ＬＩＯ０およびＧＩＯ１、ＬＩＯ１をともに
イコライズする必要はなく、２ビット目のデータ書込に
用いられるＩＯ線対、すなわち、ＩＯ線対ＧＩＯ１およ
びＬＩＯ１のみをイコライズすることで十分である。実
施の形態４においては、したがって、ＩＯ線対ＧＩＯ
０、ＬＩＯ０と、ＩＯ線対ＧＩＯ１、ＬＩＯ１を独立に
イコライズすることが可能な構成としている。図１９
は、実施の形態４のＳＤＲＡＭ３０００の構成を示す概
略ブロック図である。
【００９９】実施の形態１のＳＤＲＡＭ１０００の構成
と異なる点は、イコライズ回路群が、それぞれメモリセ
ルアレイバンクＡ０に対応するＩＯ線対０と、メモリセ
ルアレイバンクＡ１に対応するＩＯ線対１とに別々の系
統として設けられ、独立にイコライズ動作が行なわれる
構成となっている点である。したがって、第２の制御信
号発生回路６４からも、各メモリセルアレイバンクに対
応して、別々のイコライズ回路活性化信号φＷＥＱＡ０
およびφＷＥＱＡ１が出力される。
と異なる点は、イコライズ回路群が、それぞれメモリセ
ルアレイバンクＡ０に対応するＩＯ線対０と、メモリセ
ルアレイバンクＡ１に対応するＩＯ線対１とに別々の系
統として設けられ、独立にイコライズ動作が行なわれる
構成となっている点である。したがって、第２の制御信
号発生回路６４からも、各メモリセルアレイバンクに対
応して、別々のイコライズ回路活性化信号φＷＥＱＡ０
およびφＷＥＱＡ１が出力される。
【０１００】以上の構成は、メモリセルアレイバンクＢ
０およびＢ１に対しても全く同様となっている。その他
同一部分には同一符号を付して説明は省略する。図２０
は、実施の形態４のＳＤＲＡＭ３０００における１つの
３２ＫビットメモリアレイＭＫに関連する部分の一部省
略した回路ブロック図であって、図９と対比される図で
ある。図９に示した実施の形態１におけるＳＤＲＡＭ１
０００の構成と異なる点は、メモリセルアレイバンクＡ
０に対応するローカルＩＯ線対ＬＩＯ０に対するイコラ
イズ回路は、信号φＷＥＱＡ０により制御され、メモリ
セルアレイバンクＡ１に対するローカルＩＯ線対ＬＩＯ
１のイコライズ回路はイコライズ信号φＷＥＱＡ１によ
り制御される構成となっている点である。
０およびＢ１に対しても全く同様となっている。その他
同一部分には同一符号を付して説明は省略する。図２０
は、実施の形態４のＳＤＲＡＭ３０００における１つの
３２ＫビットメモリアレイＭＫに関連する部分の一部省
略した回路ブロック図であって、図９と対比される図で
ある。図９に示した実施の形態１におけるＳＤＲＡＭ１
０００の構成と異なる点は、メモリセルアレイバンクＡ
０に対応するローカルＩＯ線対ＬＩＯ０に対するイコラ
イズ回路は、信号φＷＥＱＡ０により制御され、メモリ
セルアレイバンクＡ１に対するローカルＩＯ線対ＬＩＯ
１のイコライズ回路はイコライズ信号φＷＥＱＡ１によ
り制御される構成となっている点である。
【０１０１】図２１は、ＳＤＲＡＭ３０００の書込動作
に関連する部分の構成を具体的に示す回路ブロック図で
あって、図１０と対比される図である。図１０に示した
ＳＤＲＡＭ１０００における対応する回路と異なる点
は、メモリセルアレイバンクＡ０中で選択されたメモリ
セルに対応するグローバルＩＯ線対ＧＩＯ０をイコライ
ズする回路が信号φＷＥＱＡ０により制御され、メモリ
セルアレイバンクＡ１中で選択されたメモリセルに対応
するグローバルＩＯ線対ＧＩＯ１をイコライズする回路
が、信号φＷＥＱＡ１により制御される構成となってい
る点である。
に関連する部分の構成を具体的に示す回路ブロック図で
あって、図１０と対比される図である。図１０に示した
ＳＤＲＡＭ１０００における対応する回路と異なる点
は、メモリセルアレイバンクＡ０中で選択されたメモリ
セルに対応するグローバルＩＯ線対ＧＩＯ０をイコライ
ズする回路が信号φＷＥＱＡ０により制御され、メモリ
セルアレイバンクＡ１中で選択されたメモリセルに対応
するグローバルＩＯ線対ＧＩＯ１をイコライズする回路
が、信号φＷＥＱＡ１により制御される構成となってい
る点である。
【０１０２】以上の構成により、ＳＤＲＡＭ３０００に
おいては、ＩＯ線対ＧＩＯ０、ＬＩＯ０と、ＩＯ線対Ｇ
ＩＯ１、ＬＩＯ１とが独立にイコライズすることが可能
な構成となっている。図２２は、ＳＤＲＡＭ３０００の
動作を示すタイミングチャートである。サイクル１にお
ける信号ｅｘｔ．ＣＬＫの立上がりのエッジに応答し
て、１ビット目のデータｄ０が取込まれ、ＩＯ線対ＧＩ
Ｏ０およびＬＩＯ０に対応する信号が出力される。一
方、メモリセルアレイバンクＡ０およびＡ１中の対応す
るメモリセル列を選択する列選択信号φＣＳＬ０および
φＣＳＬ１がともに活性状態となる。
おいては、ＩＯ線対ＧＩＯ０、ＬＩＯ０と、ＩＯ線対Ｇ
ＩＯ１、ＬＩＯ１とが独立にイコライズすることが可能
な構成となっている。図２２は、ＳＤＲＡＭ３０００の
動作を示すタイミングチャートである。サイクル１にお
ける信号ｅｘｔ．ＣＬＫの立上がりのエッジに応答し
て、１ビット目のデータｄ０が取込まれ、ＩＯ線対ＧＩ
Ｏ０およびＬＩＯ０に対応する信号が出力される。一
方、メモリセルアレイバンクＡ０およびＡ１中の対応す
るメモリセル列を選択する列選択信号φＣＳＬ０および
φＣＳＬ１がともに活性状態となる。
【０１０３】サイクル２における信号ｅｘｔ．ＣＬＫの
立上がりのエッジに応じて、２ビット目のデータの取込
みが行なわれるとともに、イコライズ信号φＷＥＱＡ１
が活性化し、２ビット目のデータの書込に用いられるＩ
Ｏ線対ＧＩＯ１およびＬＩＯ１の電位レベルがイコライ
ズされる。続いて、対応するデータがＩＯ線対ＧＩＯ１
およびＬＩＯ１に出力され、選択された２ビット目のメ
モリセルにデータの書込が行なわれる。サイクル３にお
ける信号ｅｘｔ．ＣＬＫの立上がりのエッジに応じて、
３ビット目の読込データｄ２が取込まれ、同時に、イコ
ライズ回路活性化信号φＷＥＱＡ０およびφＷＥＱＡ１
がともに活性状態となって、メモリセルアレイバンクＡ
０およびＡ１に対応するすべてのＩＯ線対のイコライズ
動作が行なわれる。さらに、３ビット目および４ビット
目の書込が行なわれるメモリセルの属する、メモリセル
アレイバンクＡ０およびＡ１中の対応する列を選択する
ために、列選択信号φＣＳＬ２およびφＣＳＬ３がとも
に活性状態となる。このサイクル３において、メモリセ
ルアレイバンクＡ０中の選択されたメモリセルに、３ビ
ット目のデータの書込が行なわれる。
立上がりのエッジに応じて、２ビット目のデータの取込
みが行なわれるとともに、イコライズ信号φＷＥＱＡ１
が活性化し、２ビット目のデータの書込に用いられるＩ
Ｏ線対ＧＩＯ１およびＬＩＯ１の電位レベルがイコライ
ズされる。続いて、対応するデータがＩＯ線対ＧＩＯ１
およびＬＩＯ１に出力され、選択された２ビット目のメ
モリセルにデータの書込が行なわれる。サイクル３にお
ける信号ｅｘｔ．ＣＬＫの立上がりのエッジに応じて、
３ビット目の読込データｄ２が取込まれ、同時に、イコ
ライズ回路活性化信号φＷＥＱＡ０およびφＷＥＱＡ１
がともに活性状態となって、メモリセルアレイバンクＡ
０およびＡ１に対応するすべてのＩＯ線対のイコライズ
動作が行なわれる。さらに、３ビット目および４ビット
目の書込が行なわれるメモリセルの属する、メモリセル
アレイバンクＡ０およびＡ１中の対応する列を選択する
ために、列選択信号φＣＳＬ２およびφＣＳＬ３がとも
に活性状態となる。このサイクル３において、メモリセ
ルアレイバンクＡ０中の選択されたメモリセルに、３ビ
ット目のデータの書込が行なわれる。
【０１０４】サイクル４において、４ビット目の取込み
が行なわれ、このデータの書込に用いられるＩＯ線対の
イコライズが行なわれた後に、４ビット目のデータの書
込が行なわれる。５サイクルにおける信号ｅｘｔ．ＣＬ
Ｋの立上がりのエッジに応じて、３ビット目および４ビ
ット目のメモリセルの属する列を選択していた列選択信
号φＣＳＬ２およびφＣＳＬ３がともに不活性状態とな
り、イコライズ信号φＷＥＱＡ０およびφＷＥＱＡ１は
ともに活性状態となって、メモリセルアレイバンクＡ０
およびＡ１に対応するＩＯ線対のイコライズ動作が行な
われ、１バースト長に対する書込動作が完了する。
が行なわれ、このデータの書込に用いられるＩＯ線対の
イコライズが行なわれた後に、４ビット目のデータの書
込が行なわれる。５サイクルにおける信号ｅｘｔ．ＣＬ
Ｋの立上がりのエッジに応じて、３ビット目および４ビ
ット目のメモリセルの属する列を選択していた列選択信
号φＣＳＬ２およびφＣＳＬ３がともに不活性状態とな
り、イコライズ信号φＷＥＱＡ０およびφＷＥＱＡ１は
ともに活性状態となって、メモリセルアレイバンクＡ０
およびＡ１に対応するＩＯ線対のイコライズ動作が行な
われ、１バースト長に対する書込動作が完了する。
【０１０５】実施の形態４のＳＤＲＡＭ回路３０００に
おいては、上記のように、２ビット目および４ビット目
等のデータの書込に用いられるＩＯ線対は、各クロック
サイクルごとにイコライズされるので、１ビット目およ
び３ビット目のデータの書込中に、接続されたビット線
対に既に存在している電位差に応じて、そのＩＯ線間の
電位差が変化した場合でも、その電位差をさらに反転さ
せてデータの書込を行なう必要がないため、書込動作に
余分な時間を要することがない。しかも、実施の形態４
におけるＳＤＲＡＭ３０００の動作を実現するには、各
ローカルＩＯ線対およびグローバルＩＯ線対のイコライ
ズ動作を制御するイコライズ信号φＷＥＱＡ０およびφ
ＷＥＱＡ１を独立に伝達する信号配線が２系統あるだけ
でよく、信号配線の増加は最小限に抑えることが可能で
ある。
おいては、上記のように、２ビット目および４ビット目
等のデータの書込に用いられるＩＯ線対は、各クロック
サイクルごとにイコライズされるので、１ビット目およ
び３ビット目のデータの書込中に、接続されたビット線
対に既に存在している電位差に応じて、そのＩＯ線間の
電位差が変化した場合でも、その電位差をさらに反転さ
せてデータの書込を行なう必要がないため、書込動作に
余分な時間を要することがない。しかも、実施の形態４
におけるＳＤＲＡＭ３０００の動作を実現するには、各
ローカルＩＯ線対およびグローバルＩＯ線対のイコライ
ズ動作を制御するイコライズ信号φＷＥＱＡ０およびφ
ＷＥＱＡ１を独立に伝達する信号配線が２系統あるだけ
でよく、信号配線の増加は最小限に抑えることが可能で
ある。
【０１０６】図２３、図２４、図２６および図２７は、
図２２に示した信号φＷＥＱＡ０およびφＷＥＱＡ１を
発生するための回路の構成を示す回路図である。以下、
順を追って、その回路構成の概略およびその動作につい
て説明する。まず、図２３は、信号φＷＥＱＡ０および
φＷＥＱＡ１を発生するタイミングを決定するための信
号ＯＵＴおよび信号／ＯＵＴを発生する回路２２００の
構成を示す回路図であり、実施の形態１において、図３
で示した回路１１００と対比される図である。回路２２
００と回路１１００の構成の異なる点は、ＳＲフリップ
フロップ回路１１２０への入力信号が、回路１１００に
おいてはノードＩＮ１およびＩＮ２に対してそれぞれ
“Ｈ”レベルと“Ｌ”レベルに固定されていたのに対
し、回路２２００では、外部から与えられるアドレス信
号の最下位ビットの値に応じて、そのレベルが反転する
構成となっている点である。
図２２に示した信号φＷＥＱＡ０およびφＷＥＱＡ１を
発生するための回路の構成を示す回路図である。以下、
順を追って、その回路構成の概略およびその動作につい
て説明する。まず、図２３は、信号φＷＥＱＡ０および
φＷＥＱＡ１を発生するタイミングを決定するための信
号ＯＵＴおよび信号／ＯＵＴを発生する回路２２００の
構成を示す回路図であり、実施の形態１において、図３
で示した回路１１００と対比される図である。回路２２
００と回路１１００の構成の異なる点は、ＳＲフリップ
フロップ回路１１２０への入力信号が、回路１１００に
おいてはノードＩＮ１およびＩＮ２に対してそれぞれ
“Ｈ”レベルと“Ｌ”レベルに固定されていたのに対
し、回路２２００では、外部から与えられるアドレス信
号の最下位ビットの値に応じて、そのレベルが反転する
構成となっている点である。
【０１０７】すなわち、回路２２００においては、アド
レス信号の最下位ビットＹ０が“１”である場合は、回
路１１００における信号ＯＵＴおよびＲｅｓｅｔを、そ
れぞれ信号／ＯＵＴおよび信号ＯＵＴに置換えた動作を
する。これに対し、最下位ビットＹ０が“０”である場
合は、信号／ＯＵＴおよび信号ＯＵＴは最下位ビットＹ
０が“１”の場合と相互に入換わった動作をすることに
なる。図２４は、信号φＷＥＱＡ０および信号φＥＱ０
１を発生するタイミングを制御するためのもう１つの信
号Ｒｅｓｅｔ出力するための回路２２１０の構成を示す
回路図であり、この回路の構成も基本的には図３に示し
た回路１１００と同様である。回路２２１０が、回路１
１００の構成と異なる点は、ＮＡＮＤ回路１１６０およ
び１１６２の動作を制御する信号ＷＤＥが遅延回路１１
６８により、より遅れたタイミングでＮＡＮＤ回路１１
６０および１１６２に入力する構成となっている点であ
る。
レス信号の最下位ビットＹ０が“１”である場合は、回
路１１００における信号ＯＵＴおよびＲｅｓｅｔを、そ
れぞれ信号／ＯＵＴおよび信号ＯＵＴに置換えた動作を
する。これに対し、最下位ビットＹ０が“０”である場
合は、信号／ＯＵＴおよび信号ＯＵＴは最下位ビットＹ
０が“１”の場合と相互に入換わった動作をすることに
なる。図２４は、信号φＷＥＱＡ０および信号φＥＱ０
１を発生するタイミングを制御するためのもう１つの信
号Ｒｅｓｅｔ出力するための回路２２１０の構成を示す
回路図であり、この回路の構成も基本的には図３に示し
た回路１１００と同様である。回路２２１０が、回路１
１００の構成と異なる点は、ＮＡＮＤ回路１１６０およ
び１１６２の動作を制御する信号ＷＤＥが遅延回路１１
６８により、より遅れたタイミングでＮＡＮＤ回路１１
６０および１１６２に入力する構成となっている点であ
る。
【０１０８】この遅延回路１１６８により、後に述べる
ように、２ビットプリフェッチ動作時の最後のサイクル
における信号Ｒｅｓｅｔが確実に出力されるという効果
がある。以下では、アドレス信号の最下位ビットＹ０が
“０”レベルである場合について説明することにする。
図４に示したタイミングチャートと同様に、サイクル１
において、２ビットプリフェッチ動作が開始する。サイ
クル２における信号ＣＬＫ０の立上がりのエッジに応じ
て、信号ＯＵＴが“Ｈ”レベルへ変化する。以下サイク
ルごとに、信号ＷＤＥが“Ｈ”レベルである期間は、信
号ＯＵＴと信号／ＯＵＴは、信号ＣＬＫ０の立上がりの
エッジに応じて交互に“Ｈ”レベルとなる。
ように、２ビットプリフェッチ動作時の最後のサイクル
における信号Ｒｅｓｅｔが確実に出力されるという効果
がある。以下では、アドレス信号の最下位ビットＹ０が
“０”レベルである場合について説明することにする。
図４に示したタイミングチャートと同様に、サイクル１
において、２ビットプリフェッチ動作が開始する。サイ
クル２における信号ＣＬＫ０の立上がりのエッジに応じ
て、信号ＯＵＴが“Ｈ”レベルへ変化する。以下サイク
ルごとに、信号ＷＤＥが“Ｈ”レベルである期間は、信
号ＯＵＴと信号／ＯＵＴは、信号ＣＬＫ０の立上がりの
エッジに応じて交互に“Ｈ”レベルとなる。
【０１０９】一方、信号Ｒｅｓｅｔは、図３に示した回
路１１００と同様に、サイクル３およびサイクル５にお
ける信号ＣＬＫ０の立上がりのエッジに応じて“Ｈ”レ
ベルとなる。次に、この信号ＯＵＴ、信号／ＯＵＴおよ
び信号Ｒｅｓｅｔを受けて、信号φＷＥＱＡ０およびφ
ＷＥＱＡ１を出力する回路について説明する。図２６
は、信号φＷＥＱＡ０を出力する回路２２２０の構成を
示す概略ブロック図であり、図２７は信号φＷＥＱＡ１
を出力する回路２２４０の構成を示す概略ブロック図で
ある。
路１１００と同様に、サイクル３およびサイクル５にお
ける信号ＣＬＫ０の立上がりのエッジに応じて“Ｈ”レ
ベルとなる。次に、この信号ＯＵＴ、信号／ＯＵＴおよ
び信号Ｒｅｓｅｔを受けて、信号φＷＥＱＡ０およびφ
ＷＥＱＡ１を出力する回路について説明する。図２６
は、信号φＷＥＱＡ０を出力する回路２２２０の構成を
示す概略ブロック図であり、図２７は信号φＷＥＱＡ１
を出力する回路２２４０の構成を示す概略ブロック図で
ある。
【０１１０】回路２２２０と回路２２４０とは、その出
力する信号のタイミングを制御するために受ける信号が
異なるだけで、その構成は基本的に同様である。回路２
２２０は、信号Ｒｅｓｅｔおよび信号／ＯＵＴを受ける
ＮＯＲ回路２２２２と、ＮＯＲ回路２２２２の出力を一
方の入力として受けるＮＡＮＤ回路２２２４と、ＮＡＮ
Ｄ回路２２２４の出力を一方の入力として受け、その出
力がＮＡＮＤ回路２２２４の他方の入力ノードと接続す
るＮＡＮＤ回路２２２６と、ＮＡＮＤ回路２２２６の出
力ノードと他方の入力ノードとの間に接続される遅延回
路２２２８と、ＮＡＮＤ回路２２２６の出力を受けて、
信号φＷＥＱＡ０を出力するインバータ回路２２３０と
を含む。
力する信号のタイミングを制御するために受ける信号が
異なるだけで、その構成は基本的に同様である。回路２
２２０は、信号Ｒｅｓｅｔおよび信号／ＯＵＴを受ける
ＮＯＲ回路２２２２と、ＮＯＲ回路２２２２の出力を一
方の入力として受けるＮＡＮＤ回路２２２４と、ＮＡＮ
Ｄ回路２２２４の出力を一方の入力として受け、その出
力がＮＡＮＤ回路２２２４の他方の入力ノードと接続す
るＮＡＮＤ回路２２２６と、ＮＡＮＤ回路２２２６の出
力ノードと他方の入力ノードとの間に接続される遅延回
路２２２８と、ＮＡＮＤ回路２２２６の出力を受けて、
信号φＷＥＱＡ０を出力するインバータ回路２２３０と
を含む。
【０１１１】すなわち、回路２２２０は、信号Ｒｅｓｅ
ｔまたは信号／ＯＵＴのいずれか一方が“Ｈ”レベルと
なることに応じて、遅延回路２２２８により決定される
所定のパルス長を有する信号φＷＥＱＡ０を出力する構
成となっている。以下、簡単にその動作の概略を説明す
る。まず、信号Ｒｅｓｅｔおよび信号／ＯＵＴがともに
“Ｌ”レベルであるときは、ＮＯＲ回路２２２２の出力
レベルは“Ｈ”レベルとなっている。このとき、ＮＡＮ
Ｄ回路２２２４の出力レベルは“Ｌ”レベルであり、Ｎ
ＡＮＤ回路２２２６の出力レベルは“Ｈ”レベルとなっ
ている状態が安定状態である。したがって、インバータ
２２３０から出力される信号φＷＥＱＡ０は“Ｌ”レベ
ルである。ここで、信号Ｒｅｓｅｔまたは信号／ＯＵＴ
のいずれか一方が“Ｈ”レベルとなると、それに応じ
て、ＮＯＲ回路２２２２の出力レベルは“Ｌ”レベルに
変化する。これに応じて、ＮＡＮＤ回路２２２４の出力
レベルは、“Ｈ”レベルに変化し、ＮＡＮＤ回路２２２
６の出力レベルは“Ｌ”レベルとなる。すなわち、イン
バータ回路２２３０から出力される信号φＷＥＱＡ０
は、“Ｈ”レベルに変化する。
ｔまたは信号／ＯＵＴのいずれか一方が“Ｈ”レベルと
なることに応じて、遅延回路２２２８により決定される
所定のパルス長を有する信号φＷＥＱＡ０を出力する構
成となっている。以下、簡単にその動作の概略を説明す
る。まず、信号Ｒｅｓｅｔおよび信号／ＯＵＴがともに
“Ｌ”レベルであるときは、ＮＯＲ回路２２２２の出力
レベルは“Ｈ”レベルとなっている。このとき、ＮＡＮ
Ｄ回路２２２４の出力レベルは“Ｌ”レベルであり、Ｎ
ＡＮＤ回路２２２６の出力レベルは“Ｈ”レベルとなっ
ている状態が安定状態である。したがって、インバータ
２２３０から出力される信号φＷＥＱＡ０は“Ｌ”レベ
ルである。ここで、信号Ｒｅｓｅｔまたは信号／ＯＵＴ
のいずれか一方が“Ｈ”レベルとなると、それに応じ
て、ＮＯＲ回路２２２２の出力レベルは“Ｌ”レベルに
変化する。これに応じて、ＮＡＮＤ回路２２２４の出力
レベルは、“Ｈ”レベルに変化し、ＮＡＮＤ回路２２２
６の出力レベルは“Ｌ”レベルとなる。すなわち、イン
バータ回路２２３０から出力される信号φＷＥＱＡ０
は、“Ｈ”レベルに変化する。
【０１１２】ＮＡＮＤ回路２２２６の出力レベルが
“Ｌ”レベルとなった後、遅延回路２２２８を経由し
て、所定の時間経過後ＮＡＮＤ回路２２２６の一方の入
力が“Ｌ”レベルとなると、ＮＡＮＤ回路２２２６の出
力レベルは、再び“Ｈ”レベルとなることで安定状態と
なる。したがって、インバータ回路２２３０の出力信号
φＷＥＱＡ０は再び“Ｌ”レベルに復帰する。したがっ
て、図２５において示したように信号／ＯＵＴおよび信
号Ｒｅｓｅｔが変化する場合、信号φＷＥＱＡ０は、サ
イクル３およびサイクル５においてそれぞれ“Ｈ”レベ
ルへと変化することとなり、図２２において示したよう
な変化をすることになる。
“Ｌ”レベルとなった後、遅延回路２２２８を経由し
て、所定の時間経過後ＮＡＮＤ回路２２２６の一方の入
力が“Ｌ”レベルとなると、ＮＡＮＤ回路２２２６の出
力レベルは、再び“Ｈ”レベルとなることで安定状態と
なる。したがって、インバータ回路２２３０の出力信号
φＷＥＱＡ０は再び“Ｌ”レベルに復帰する。したがっ
て、図２５において示したように信号／ＯＵＴおよび信
号Ｒｅｓｅｔが変化する場合、信号φＷＥＱＡ０は、サ
イクル３およびサイクル５においてそれぞれ“Ｈ”レベ
ルへと変化することとなり、図２２において示したよう
な変化をすることになる。
【０１１３】図２７は、信号φＷＥＱＡ１を出力する回
路２２４０の構成を示す概略ブロック図である。回路２
２４０の構成は、ＮＯＲ回路２２２２が受ける信号が信
号Ｒｅｓｅｔと信号ＯＵＴとなっている点を除いては回
路２２２０と同様であるので、同一部分に同一符号を付
して、その説明は省略する。したがって、回路２２３０
は、信号Ｒｅｓｅｔまたは信号ＯＵＴのいずれか一方が
“Ｈ”レベルとなることに応じて、その出力信号φＷＥ
ＱＡ１を活性状態（“Ｈ”レベル）に変化させる。
路２２４０の構成を示す概略ブロック図である。回路２
２４０の構成は、ＮＯＲ回路２２２２が受ける信号が信
号Ｒｅｓｅｔと信号ＯＵＴとなっている点を除いては回
路２２２０と同様であるので、同一部分に同一符号を付
して、その説明は省略する。したがって、回路２２３０
は、信号Ｒｅｓｅｔまたは信号ＯＵＴのいずれか一方が
“Ｈ”レベルとなることに応じて、その出力信号φＷＥ
ＱＡ１を活性状態（“Ｈ”レベル）に変化させる。
【０１１４】つまり、図２５に示したように、信号ＯＵ
Ｔおよび信号Ｒｅｓｅｔが変化する場合は、サイクル
２、３、４および５において、信号φＷＥＱＡ１は活性
状態となる。つまり、信号φＷＥＱＡ１は、図２２に示
した変化をすることになる。
Ｔおよび信号Ｒｅｓｅｔが変化する場合は、サイクル
２、３、４および５において、信号φＷＥＱＡ１は活性
状態となる。つまり、信号φＷＥＱＡ１は、図２２に示
した変化をすることになる。
【図１】 本発明の実施の形態１のＳＤＲＡＭ１０００
の構成を示す概略ブロック図である。
の構成を示す概略ブロック図である。
【図２】 ＳＤＲＡＭ１０００の動作を示すタイミング
チャートである。
チャートである。
【図３】 列選択動作制御回路１１００の構成を示す回
路ブロック図である。
路ブロック図である。
【図４】 列選択動作制御回路１１００の動作を示すタ
イミングチャートである。
イミングチャートである。
【図５】 Ｙデコーダ活性化信号発生回路の構成を示す
回路ブロック図である。
回路ブロック図である。
【図６】 Ｙデコーダの構成を示す回路ブロック図であ
る。
る。
【図７】 ＳＤＲＡＭ１０００のチップレイアウトを示
す図である。
す図である。
【図８】 図７に示したチップのメモリセルアレイのＩ
Ｏ線対の配置を具体的に示す配置図である。
Ｏ線対の配置を具体的に示す配置図である。
【図９】 図８の部分拡大図である。
【図１０】 図１に示したＳＤＲＡＭの書込動作に関連
する部分の構成を示す回路ブロック図である。
する部分の構成を示す回路ブロック図である。
【図１１】 実施の形態２のＳＤＲＡＭ２０００の構成
を示す概略ブロック図である。
を示す概略ブロック図である。
【図１２】 ＳＤＲＡＭ２０００の動作を示すタイミン
グチャートである。
グチャートである。
【図１３】 列選択動作制御回路２１００の構成を示す
回路ブロック図である。
回路ブロック図である。
【図１４】 列選択動作制御回路２１００の動作を示す
タイミングチャートである。
タイミングチャートである。
【図１５】 Ｙデコーダ活性化信号発生回路６８２およ
び６８４の構成を示す回路ブロック図である。
び６８４の構成を示す回路ブロック図である。
【図１６】 ＳＤＲＡＭ２０００のメモリセルアレイの
１つの３２Ｋビットメモリアレイに関連する部分の構成
を示す回路ブロック図である。
１つの３２Ｋビットメモリアレイに関連する部分の構成
を示す回路ブロック図である。
【図１７】 実施の形態３のＳＤＲＡＭの動作を示すタ
イミングチャートである。
イミングチャートである。
【図１８】 信号φＷＥＱＡを発生する回路の構成を示
す概略ブロック図である。
す概略ブロック図である。
【図１９】 実施の形態４のＳＤＲＡＭ３０００の構成
を機能的に示す概略ブロック図である。
を機能的に示す概略ブロック図である。
【図２０】 ＳＤＲＡＭ３０００の１つの３２Ｋビット
メモリアレイに関連する部分の構成を示す回路ブロック
図である。
メモリアレイに関連する部分の構成を示す回路ブロック
図である。
【図２１】 ＳＤＲＡＭ３０００の書込動作に関連する
部分の構成を示す回路ブロック図である。
部分の構成を示す回路ブロック図である。
【図２２】 ＳＤＲＡＭ３０００の動作を示すタイミン
グチャートである。
グチャートである。
【図２３】 信号φＷＥＱＡ０およびφＷＥＱＡ１を出
力する回路の一部を示す回路図である。
力する回路の一部を示す回路図である。
【図２４】 信号φＷＥＱＡ０およびφＷＥＱＡ１を出
力する回路の他の一部を示す回路図である。
力する回路の他の一部を示す回路図である。
【図２５】 図２３および図２４に示した回路の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図２６】 信号φＷＥＱＡ０を出力する回路２２２０
の構成を示す概略ブロック図である。
の構成を示す概略ブロック図である。
【図２７】 信号φＷＥＱＡ１を出力する回路２２４０
の構成を示す概略ブロック図である。
の構成を示す概略ブロック図である。
【図２８】 従来のＳＤＲＡＭの連続読出動作時におけ
る外部信号の変化の状態を示すタイミングチャートであ
る。
る外部信号の変化の状態を示すタイミングチャートであ
る。
【図２９】 従来のＳＤＲＡＭの連続書込動作時におけ
る外部信号の変化の状態を示すタイミングチャートであ
る。
る外部信号の変化の状態を示すタイミングチャートであ
る。
【図３０】 従来のＳＤＲＡＭの全体の構成を機能的に
示すブロック図である。
示すブロック図である。
【図３１】 従来のＳＤＲＡＭの２ビットプリフェッチ
動作の連続書込動作を示すタイミングチャートである。
動作の連続書込動作を示すタイミングチャートである。
５２ａ，５２ａ′，５２ｂ，５２ｂ′ Ｘデコーダ群、
５３ａ，５３ａ′，５３ｂ，５３ｂ′ Ｙデコーダ群、
５４ａ，５４ａ′，５４ｂ，５４ｂ′ センスアンプ
群、５６ａ，５６ａ′，５６ｂ，５６ｂ′ リード用レ
ジスタ、５８ａ，５８ａ′，５８ｂ，５８ｂ′ 入力バ
ッファ、５９ａ，５９ａ′，５９ｂ，５９ｂ′ ライト
用レジスタ、６０ａ，６０ａ′，６０ｂ，６０ｂ′ ラ
イトバッファ群、６１ａ，６１ａ′６１ｂ，６１ｂ′
イコライズ回路群、６８ａ，６８ｂ，６９ａ，６９ｂ
セレクタ、ＬＩＯ０，ＬＩＯ１ ローカルＩＯ線対、Ｇ
ＩＯ０，ＧＩＯ１ グローバルＩＯ線対、ＢＳ０，ＢＳ
１ ブロック選択スイッチ、ＣＳＧ０，ＣＳＧ１ 列選
択ゲート、ＢＬＰ０，ＢＬＰ１ ビット線対、ＷＬワー
ド線、ＭＣ メモリセル。
５３ａ，５３ａ′，５３ｂ，５３ｂ′ Ｙデコーダ群、
５４ａ，５４ａ′，５４ｂ，５４ｂ′ センスアンプ
群、５６ａ，５６ａ′，５６ｂ，５６ｂ′ リード用レ
ジスタ、５８ａ，５８ａ′，５８ｂ，５８ｂ′ 入力バ
ッファ、５９ａ，５９ａ′，５９ｂ，５９ｂ′ ライト
用レジスタ、６０ａ，６０ａ′，６０ｂ，６０ｂ′ ラ
イトバッファ群、６１ａ，６１ａ′６１ｂ，６１ｂ′
イコライズ回路群、６８ａ，６８ｂ，６９ａ，６９ｂ
セレクタ、ＬＩＯ０，ＬＩＯ１ ローカルＩＯ線対、Ｇ
ＩＯ０，ＧＩＯ１ グローバルＩＯ線対、ＢＳ０，ＢＳ
１ ブロック選択スイッチ、ＣＳＧ０，ＣＳＧ１ 列選
択ゲート、ＢＬＰ０，ＢＬＰ１ ビット線対、ＷＬワー
ド線、ＭＣ メモリセル。
Claims (8)
- 【請求項１】 外部クロック信号に同期して制御信号、
アドレス信号およびデータ信号を含む外部信号を取込む
同期型半導体記憶装置であって、 行列状に配列された複数のメモリセルを含むメモリセル
アレイと、 前記メモリセルアレイとデータ信号の入出力を行なうた
めの第１および第２の信号入力線対と、 前記外部クロック信号を分周し、内部クロック信号を出
力する分周手段と、 前記アドレス信号に従って前記メモリセルアレイ中の対
応するメモリセルを連続的に選択する選択手段と、 前記外部クロック信号に応じて制御され、直列に入力さ
れる前記データ信号を受けて保持し、対応する前記第１
および前記第２の信号入出力線対に、対応する信号をそ
れぞれ並列に出力するデータ入力手段と、 前記内部クロック信号に応じて制御され、前記選択手段
によって選択されたメモリセルと対応する前記第１およ
び前記第２の信号入出力線対とを、前記直列に入力され
るデータ信号の先頭データが入力されたサイクルの後の
前記外部クロック信号のサイクルにおいて接続する接続
手段とを備える、同期型半導体記憶装置。 - 【請求項２】 前記接続手段により、前記選択されたメ
モリセルと対応する前記第１および第２の信号入出力線
対とが接続され、書込動作が完了するごとに、前記第１
および前記第２の入出力線対の電位をそれぞれ所定の電
位に等電位化するイコライズ手段をさらに備える、請求
項１記載の同期型半導体記憶装置。 - 【請求項３】 外部クロック信号に同期して制御信号、
アドレス信号およびデータ信号を含む外部信号を取込む
同期型半導体記憶装置であって、 行列状に配列された複数のメモリセルと、各行に対応し
て設けられたワード線と、各列に対応して設けられたビ
ット線対とを各々含む複数のメモリセルアレイブロック
と、 前記複数のメモリセルアレイブロックの各々に対応して
設けられた第１および第２のローカル信号入出力線対
と、 前記複数のメモリセルアレイブロックに共通に設けられ
た第１および第２のグローバル信号入出力線対と、 前記アドレス信号に従って、対応する前記メモリセルア
レイブロック中の対応するメモリセル列を連続的に選択
する選択回路と、 前記外部クロック信号を分周し、内部クロック信号を出
力する分周回路と、 前記外部クロック信号に応じて制御され、前記データ信
号を交互に受けて保持し、対応する前記第１および第２
のグローバル信号入出力線対の一端に、対応する信号を
それぞれ出力する第１および第２の書込用レジスタと、 前記対応するメモリセルアレイブロックの前記第１およ
び前記第２のローカル信号入出力線対の一端と、前記対
応する第１および第２のグローバル信号入出力線対の他
端とを接続する第１の接続回路と、 前記内部クロック信号に応じて制御され、前記対応する
メモリセルアレイブロックの前記第１および前記第２の
ローカル信号入出力線対の他端と前記対応するメモリセ
ル対がそれぞれ接続する前記ビット線対とを、前記第１
および前記第２の書込用レジスタのうち後のサイクルで
前記データ信号を受けたものが前記対応する信号を出力
する前記外部クロック信号のサイクルにおいて、それぞ
れ接続する第２の接続回路とを備える、同期型半導体記
憶装置。 - 【請求項４】 外部クロック信号に同期して制御信号、
アドレス信号およびデータ信号を含む外部信号を取込む
同期型半導体記憶装置であって、 行列状に配列された複数のメモリセルを含むメモリセル
アレイと、 前記メモリセルアレイとデータ信号の入出力を行なうた
めの第１および第２の信号入出力線対と、 前記外部クロック信号を分周し、互いに交互に変化する
第１および第２の内部クロック信号を出力する分周手段
と、 前記アドレス信号に従って、前記メモリセルアレイ中の
対応するメモリセルを連続的に選択する選択手段と、 前記外部クロック信号に応じて制御され、直列に入力さ
れる前記データ信号を受けて保持し、対応する前記第１
および前記第２の信号入出力線対に対応する信号をそれ
ぞれ並列に出力するデータ入力手段と、 前記第１の内部クロック信号に応じて制御され、前記第
１の信号入出力線対と前記選択手段により選択された対
応するメモリセルとを接続する第１の接続手段と、 前記第２の内部クロック信号に応じて制御され、前記第
２の信号入出力線対と前記選択手段により選択された対
応するメモリセルとを接続する第２の接続手段とを備え
る、同期型半導体記憶装置。 - 【請求項５】 前記第１および前記第２の接続手段によ
り、前記選択されたメモリセルと対応する前記第１およ
び前記第２の信号入出力線対とが接続され、書込動作が
完了するごとに前記第１および前記第２の入出力線対の
電位をそれぞれ所定の電位に等電位化するイコライズ手
段をさらに備える、請求項４記載の同期型半導体記憶装
置。 - 【請求項６】 外部クロック信号に同期して制御信号、
アドレス信号およびデータ信号を含む外部信号を取込む
同期型半導体記憶装置であって、 行列状に配列された複数のメモリセルと、各行に対応し
て設けられたワード線と、各列に対応して設けられたビ
ット線対とを各々含む複数のメモリセルアレイブロック
と、 前記複数のメモリセルアレイブロックの各々に対応して
設けられた第１および第２のローカル信号入出力線対
と、 前記複数のメモリセルアレイブロックに共通に設けられ
た第１および第２のグローバル信号入出力線対と、 前記アドレス信号に従って、対応する前記メモリセルア
レイブロック中の対応する第１および第２のメモリセル
を連続的に選択する選択回路と、 前記外部クロック信号を分周し、互いに交互に変化する
第１および第２の内部クロック信号を出力する分周回路
と、 前記外部クロック信号に応じて制御され、前記データ信
号を交互に受けて保持し、対応する前記第１および前記
第２のグローバル信号入出力線対の一端に、対応する信
号をそれぞれ出力する第１および第２の書込用レジスタ
と、 前記対応するメモリセルアレイブロックの前記第１およ
び第２のローカル信号入出力線対の一端と、前記対応す
る第１および第２のグローバル信号入出力線対の他端と
を接続する第１の接続回路と、 前記第１の内部クロック信号に応じて制御され、前記第
１のローカル信号入出力線対の他端と、前記第１のメモ
リセルが接続する前記ビット線対とを接続する第２の接
続回路と、 前記第２の内部クロック信号に応じて制御され、前記第
２のローカル信号入出力線対の他端と、前記第２のメモ
リセルが接続する前記ビット線対とを接続する第３の接
続回路とを備える、同期型半導体記憶装置。 - 【請求項７】 外部クロック信号に同期して制御信号、
アドレス信号およびデータ信号を含む外部信号を取込む
同期型半導体記憶装置であって、 行列状に配列された複数のメモリセルを含むメモリセル
アレイと、 前記メモリセルアレイとデータ信号の入出力を行なうた
めの第１および第２の入出力線対と、 前記外部クロック信号を分周し、内部クロック信号を出
力する分周手段と、 前記アドレス信号に従って、前記メモリセルアレイ中の
対応するメモリセルを連続的に選択する選択手段と、 前記外部クロック信号に応じて制御され、直列に入力さ
れる前記データ信号を受けて保持し、対応する前記第１
および前記第２の信号入出力線対に対応する信号をそれ
ぞれ並列に出力するデータ入力手段と、 前記内部クロック信号に応じて、前記データ信号の入力
開始と同期して制御され、前記選択回路によって選択さ
れたメモリセルと、対応する前記第１および前記第２の
信号入出力線対とを接続する接続手段と、 前記第１および前記第２の信号入出力線対と前記接続手
段を介して入力ノード対が接続し、対応する前記メモリ
セルに前記対応する信号を出力する駆動手段と、 前記外部クロック信号に応じて制御され、前記第１およ
び前記第２の信号入出力線対をイコライズするイコライ
ズ手段とを備える、同期型半導体記憶装置。 - 【請求項８】 外部クロック信号に同期して制御信号、
アドレス信号およびデータ信号を含む外部信号を取込む
同期型半導体記憶装置であって、 行列状に配列された複数のメモリセルを含むメモリセル
アレイと、 前記メモリセルアレイとデータ信号の入出力を行なうた
めの第１および第２の信号入出力線対と、 前記外部クロック信号を分周し、内部クロック信号を出
力する分周手段と、 前記アドレス信号に従って、前記メモリセルアレイ中の
対応するメモリセルを連続的に選択する選択手段と、 前記外部クロック信号に応じて制御され、直列に入力さ
れる前記データ信号を受けて保持し、対応する前記第１
および前記第２の信号入出力線対に対応する信号をそれ
ぞれ並列に出力するデータ入力手段と、 前記内部クロック信号に応じて、前記データ信号の入力
開始と同期して制御され、前記選択回路によって選択さ
れたメモリセルと、対応する前記第１および第２の信号
入出力線対とを接続する接続手段と、 前記第１および第２の信号入出力線対と前記接続手段を
介して入力ノード対が接続し、対応する前記メモリセル
に前記対応する信号を出力する駆動手段と、 前記内部クロック信号に応じて制御され、前記第１の信
号入出力線対をイコライズする第１のイコライズ手段
と、 前記外部クロック信号に応じて制御され、前記第２の信
号入出力線対をイコライズする第２のイコライズ手段と
を備える、同期型半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8004784A JPH09198861A (ja) | 1996-01-16 | 1996-01-16 | 同期型半導体記憶装置 |
| US08/946,650 US5946266A (en) | 1996-01-16 | 1997-10-07 | Synchronous semiconductor memory device capable of reducing delay time at data input/output line upon data input |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8004784A JPH09198861A (ja) | 1996-01-16 | 1996-01-16 | 同期型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09198861A true JPH09198861A (ja) | 1997-07-31 |
Family
ID=11593443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8004784A Pending JPH09198861A (ja) | 1996-01-16 | 1996-01-16 | 同期型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5946266A (ja) |
| JP (1) | JPH09198861A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005267713A (ja) * | 2004-03-17 | 2005-09-29 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JP2006344367A (ja) * | 1997-03-31 | 2006-12-21 | Samsung Electronics Co Ltd | 同期式半導体メモリ装置のカラム選択ライン制御回路及びその制御方法 |
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| JPH08221981A (ja) * | 1994-12-15 | 1996-08-30 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
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1996
- 1996-01-16 JP JP8004784A patent/JPH09198861A/ja active Pending
-
1997
- 1997-10-07 US US08/946,650 patent/US5946266A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
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| US5946266A (en) | 1999-08-31 |
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