JP2005267713A - ダイナミック型半導体記憶装置 - Google Patents

ダイナミック型半導体記憶装置 Download PDF

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Abstract

【課題】 チップサイズの増加を最小限に抑制しつつ、ダイナミック型半導体記憶装置における連続カラムアクセスの高速化を実現する。
【解決手段】 本発明のダイナミック型半導体記憶装置は、カラムアドレスに基づいて分割される第１および第２のメモリセルグループと、第１のメモリセルグループに接続された第１のビット線と、第２のメモリセルグループに接続された第２のビット線と、第１および第２のローカルデータ線と、カラムアドレスに基づいて、第１および第２のビット線を第１および第２のローカルデータ線にそれぞれ接続するカラム選択手段と、第１および第２のマスターデータ線と、第１および第２のローカルデータ線を第１および第２のマスターデータ線にそれぞれ接続するローカルデータ線選択手段と、第１または第２のマスターデータ線からデータを読み出すＤＲＢと、第１または第２のマスターデータ線へデータを書き込むＤＷＢを有する。
【選択図】 図１

Description

本発明は、ダイナミック型半導体記憶装置における連続カラムアクセス動作の高速化に関する。
ダイナミック型半導体記憶装置（以下、「ＤＲＡＭ」という。）における高速化の要求は近年高まる一方である。このような要求に応える１つの手段として、連続カラムアクセス動作がある。連続カラムアクセス動作とは、１つのワード線に接続されている複数のメモリセルをカラムアドレスの変更だけで連続してアクセスする方法で、大量のデータを高速に転送する手段として非常に有効である。
しかし、連続カラムアクセス動作では、メモリセルからのデータの読み出しおよびデータの書き込みに関して、データ書き込み直後にデータを読み出す場合の動作タイミングが厳しく、高速化を進める上で大きな問題となっていた。
すなわち、データ読み出しバッファ（以下、「ＤＲＢ」という。）およびデータ書き込みバッファ（以下、「ＤＷＢ」という。）はメモリセルアレイの外部に配置されるため、ビット線とＤＲＢ、ＤＷＢを接続しているデータ線は、ビット線と比べて配線容量が桁違いに大きく、そのプリチャージに比較的長い時間を必要とする。このデータ線のプリチャージ時間が、連続カラムアクセス動作を高速化する際のネックとなっていた。
特に、データ書き込みでは、トランスファーゲートを介してビット線センスアンプを反転させるために、大きな駆動能力を持ったＤＷＢでデータ線を高速に駆動するので、その後のデータ線プリチャージにはより長い時間を必要とする。したがって、メモリセルへデータを書き込み、直後に、同じワード線でアクセスされる他のメモリセルを読み出す場合が、データ線の動作タイミングとしては最も厳しくなる。
このようなデータ線での動作タイミングの問題を解決する１つの手段として、１つのビット線に２組のアクセス回路を接続する方法が特許文献１に記載されている。
しかしながら、この方法では、レイアウト面積の大きいメインアンプ（上述のＤＲＢおよびＤＷＢに相当する。）をメモリセルアレイごとに２組ずつ用意しなければならないため、チップサイズが大きくなってしまう、という問題点を持っていた。特に、近年では、ＤＲＡＭの大容量化に伴いデータ線の階層化が主流となっており、配線容量のより大きなマスターデータ線を駆動するために、ＤＲＢ、ＤＷＢのレイアウト面積が相対的にますます増大する傾向にある。
さらに、高速なシリアル入出力機能を持ったＤＲＡＭでは、特許文献１の方法は、データアクセス高速化の現実的な解決策とはならない、という問題もあった。すなわち、そのようなＤＲＡＭでは、データ転送のバンド幅をより高めるために、メモリセル部に対して１２８ｂｉｔ〜１０２４ｂｉｔのデータを同時にアクセスし、これらを並列−直列変換回路を介して高速で外部と送受信する。したがって、ＤＲＢおよびＤＷＢを、メモリセル部に対して同時にアクセスするｂｉｔ数分それぞれ必要とする。このため、これらの数を２倍にすることは、チップサイズの大幅な増加を招き、現実的な解決策とはならない。
上述のごとく、従来のダイナミック型半導体記憶装置では、連続カラムアクセス動作の高速化はコスト面で許容できない大幅なチップサイズの増加を招くという問題があった。
特開平７−２８２５８３号公報
本発明は、チップサイズの増加を最小限に抑制しつつ、連続カラムアクセスの高速化を実現したダイナミック型半導体記憶装置を提供する。
本発明の一態様によれば、行および列方向に繰り返し配置された複数のメモリセルを有するメモリセルアレイと、外部から入力されるローアドレスに基づいて、前記メモリセルを行方向に選択駆動するワード線と、前記ワード線によって選択駆動されたメモリセルが外部から入力されるカラムアドレスに基づいて分割される第１および第２のメモリセルグループと、前記第１のメモリセルグループとの間でデータの授受を行う第１のビット線と、前記第２のメモリセルグループとの間でデータの授受を行う第２のビット線と、前記メモリセルアレイに隣接して前記行方向に配置された第１および第２のローカルデータ線と、前記カラムアドレスに基づいて、前記第１および前記第２のビット線を前記第１および前記第２のローカルデータ線にそれぞれ接続するカラム選択手段と、前記第１のローカルデータ線に対応して配置された第１のマスターデータ線と、前記第２のローカルデータ線に対応して配置された第２のマスターデータ線と、前記第１および前記第２のローカルデータ線を前記第１および前記第２のマスターデータ線にそれぞれ接続するローカルデータ線選択手段と、前記第１または前記第２のマスターデータ線を選択し、前記メモリセルからのデータを読み出すデータ読み出し手段と、前記第１または前記第２のマスターデータ線を選択し、外部から入力されるデータを前記メモリセルへ書き込むデータ書き込み手段を備えたことを特徴とするダイナミック型半導体記憶装置が提供される。
また、本発明の別の一態様によれば、行および列方向に繰り返し配置された複数のメモリセルを有するメモリセルアレイと、外部から入力されるローアドレスに基づいて、前記メモリセルを行方向に選択駆動するワード線と、前記ワード線によって選択駆動されたメモリセルが外部から入力されるカラムアドレスに基づいて分割される第１および第２のメモリセルグループと、前記第１のメモリセルグループとの間でデータの授受を行う第１のビット線と、前記第２のメモリセルグループとの間でデータの授受を行う第２のビット線と、所定の順序で活性化される第１および第２のカラムデコード選択信号と前記カラムアドレスに基づいて、第１および第２のカラム選択信号を出力するカラムアドレス選択線デコード手段と、前記メモリセルアレイに隣接して前記行方向に配置された第１乃至第４のローカルデータ線と、前記第１のカラム選択信号に基づいて、前記第１および前記第２のビット線を前記第１および前記第２のローカルデータ線にそれぞれ接続する第１のカラム選択手段と、前記第２のカラム選択信号に基づいて、前記第１および前記第２のビット線を前記第３および前記第４のローカルデータ線にそれぞれ接続する第２のカラム選択手段と、前記第１および前記第２のローカルデータ線に対応して配置された第１のマスターデータ線と、前記第３および前記第４のローカルデータ線に対応して配置された第２のマスターデータ線と、前記第１および前記第２のローカルデータ線を前記第１のマスターデータ線に接続し、前記第３および前記第４のローカルデータ線を前記第２のマスターデータ線に接続するローカルデータ線選択手段と、前記第１または前記第２のマスターデータ線を選択し、前記メモリセルからのデータを読み出すデータ読み出し手段と、前記第１または前記第２のマスターデータ線を選択し、外部から入力されるデータを前記メモリセルへ書き込むデータ書き込み手段を備え、前記データ読み出し手段および前記データ書き込み手段は、前記第１のカラムデコード選択信号が活性化されたときに、前記第１のマスターデータ線を選択し、前記第２のカラムデコード選択信号が活性化されたときに、前記第２のマスターデータ線を選択することを特徴とするダイナミック型半導体記憶装置が提供される。
本発明によれば、チップサイズの増加を抑制しつつ連続カラムアクセス動作を高速化することができる。
以下、図面を参照しながら、本発明の実施例を説明する。
図１は、本発明の実施例１に係わるダイナミック型半導体記憶装置を示す回路ブロック図である。ここでは、主に、１つのメモリセルアレイとそのデータアクセスにかかわる部分を示した。
また、説明を簡単にするため、図１には、一例として、２本のワード線（以下、「ＷＬ０、ＷＬ１」という。）と８本のビット線（以下、「ＢＬ０〜ＢＬ３、ｂＢＬ０〜ｂＢＬ３」という。）、それらに接続された８つのメモリセル（以下、「ＭＣ０〜ＭＣ７」という。）、４本のローカルデータ線（以下、「ＬＤＱ０、ＬＤＱ１、ｂＬＤＱ０、ｂＬＤＱ１」という。）、および４本のマスターデータ線（以下、「ＭＤＱ０、ＭＤＱ１、ｂＭＤＱ０、ｂＭＤＱ１」という。）を示した。
実際のダイナミック型半導体記憶装置では、１つのメモリセルアレイには、例えば、５１２本のワード線と４０９６本のビット線、それらに接続された１Ｍ個のメモリセル、および１６本のローカルデータ線が対応している。
また、マスターデータ線は、複数のメモリセルアレイで共有され、それぞれのローカルデータ線がスイッチゲートを介して接続されており、データ線の階層構造を成している。
本発明の実施例１に係わるダイナミック型半導体記憶装置は、ＭＣ０〜ＭＣ７が行および列方向に配置されたメモリセルアレイ（以下、「ＭＡ」という。）、行方向（図１では、縦方向）にＭＣ０〜ＭＣ７を選択駆動するＷＬ０およびＷＬ１、ＷＬ０またはＷＬ１を選択し活性化するローアドレスデコーダ（以下、「ＲＤ」という。）、ＭＣ０〜ＭＣ７との間でデータを入出力する列方向（図１では、横方向）に配置された４組のビット線対、ＷＬ０またはＷＬ１の選択駆動によってビット線対に生じた電位差を増幅してセルデータを読み出す４つのビット線センスアンプ（以下、「ＳＡ０〜ＳＡ３」という。）、ビット線対をプリチャージ状態にする４つのビット線イコライズ回路（以下、「ＰＲ０〜ＰＲ３」という。）、ビット線対とローカルデータ線対を接続する４つのカラム選択ゲート（以下、「ＤＧ０〜ＤＧ３」という。）、ＤＧ０〜ＤＧ３のうち１つを排他的に活性化するカラムアドレスデコーダ（以下、「ＣＤ」という。）、ローカルデータ線対とマスターデータ線対を接続する２つのローカルデータ線選択ゲート（以下、「ＳＷ０、ＳＷ１」という。）、２組のマスターデータ線対のうちいずれかにデータを書き込むデータ書き込みバッファ（以下、「ＤＷＢ」という。）、および２組のマスターデータ線対のいずれかからデータを読み出すデータ読み出しバッファ（以下、「ＤＲＢ」という。）を備えている。
ここでいうビット線対とは、データアクセス時に相補的な信号レベルになる２本のビット線からなる１組を意味している。特定の組のビット線対を示す場合には、例えば、「ＢＬ０／ｂＢＬ０」のように記述する。ローカルデータ線対、マスターデータ線対についても同様である。
ＭＣ０は、データを記憶するセルキャパシタＣ０とセルデータの入出力を制御するセルトランジスタＱ０から構成され、Ｃ０の一方の端子はビット線プリチャージ電位Ｖｒｅｆと同じ基準電位に接続され、他方の端子はＱ０のソース端子に接続され、Ｑ０のゲート端子はＷＬ０に接続され、そのドレイン端子はＢＬ０に接続されている。
ＭＣ１〜ＭＣ７もＭＣ０と同様の構成である。ＭＣ０との違いは、ＭＣ１、ＭＣ３、ＭＣ５、およびＭＣ７のゲート端子がＷＬ１に接続されていることと、ＭＣ１のドレイン端子がｂＢＬ０に接続され、ＭＣ２のドレイン端子がＢＬ１に接続され、ＭＣ３のドレイン端子がｂＢＬ１に接続され、ＭＣ４のドレイン端子がＢＬ２に接続され、ＭＣ５のドレイン端子がｂＢＬ２に接続され、ＭＣ６のドレイン端子がＢＬ３に接続され、ＭＣ７のドレイン端子がｂＢＬ３に接続されていることである。
ＳＡ０は、図１に示したように、ＢＬ０／ｂＢＬ０に接続された一対のＰＭＯＳセンスアンプおよびＮＭＯＳセンスアンプ（以下、ｐ型ＭＯＳ−ＦＥＴを「ＰＭＯＳ」といい、ｎ型ＭＯＳ−ＦＥＴを「ＮＭＯＳ」という。）から構成され、ＰＭＯＳセンスアンプはビット線センスアンプ活性化信号ｂＳＥＰ０で活性化され、ＮＭＯＳセンスアンプはビット線センスアンプ活性化信号ＳＥＮ０で活性化される。
なお、図１で、Ｖｃｃは電源電位を表し、Ｖｓｓは基準となるグランド電位を表している。
ＳＡ１〜ＳＡ３もＳＡ０と同様の構成である。ＳＡ０との違いは、ＳＡ１がＢＬ１／ｂＢＬ１に接続され、ＳＡ２がＢＬ２／ｂＢＬ２に接続され、ＳＡ３がＢＬ３／ｂＢＬ３に接続されていることと、ＳＡ２およびＳＡ３がビット線センスアンプ活性化信号ｂＳＥＰ１およびＳＥＮ１によって活性化されることである。
ＰＲ０は、図１に示したように、ＢＬ０／ｂＢＬ０およびビット線プリチャージ電位を供給するＶｒｅｆの間に接続された３つのスイッチトランジスタで構成され、それらのゲート端子にはビット線イコライズ信号ＥＱ０が入力されている。
ＰＲ１〜ＰＲ３もＰＲ０と同様の構成である。ＰＲ０との違いは、ＰＲ１がＢＬ１／ｂＢＬ１に接続され、ＰＲ２がＢＬ２／ｂＢＬ２に接続され、ＰＲ３がＢＬ３／ｂＢＬ３に接続されていることと、ＰＲ２およびＰＲ３のゲート端子にはビット線イコライズ信号ＥＱ１が入力されていることである。
ＤＧ０は、ＢＬ０とＬＤＱ０を接続するカラム選択トランジスタＱ１１、およびｂＢＬ０とｂＤＬＱ０を接続するカラム選択トランジスタＱ１２から構成され、それらのゲート端子にはＣＤによって選択駆動されるカラムアドレス選択線ＹＳ０が接続されている。
ＤＧ１〜ＤＧ３もＤＧ０と同様の構成である。ＤＧ０との違いは、ＤＧ１がＢＬ１／ｂＢＬ１とＬＤＱ０／ｂＬＤＱ０を接続し、ＤＧ２がＢＬ２／ｂＢＬ２とＬＤＱ１／ｂＬＤＱ１を接続し、ＤＧ３がＢＬ３／ｂＢＬ３とＬＤＱ１／ｂＬＤＱ１を接続していることと、ＤＧ１のゲート端子にはカラムアドレス選択線ＹＳ１が接続され、ＤＧ２のゲート端子にはカラムアドレス選択線ＹＳ２が接続され、ＤＧ３のゲート端子にはカラムアドレス選択線ＹＳ３が接続されていることである。
ＳＷ０は、ＤＧ０と同様にスイッチトランジスタで構成され、ＬＤＱ０とＭＤＱ０を接続し、ｂＬＤＱ０とｂＭＤＱ０を接続している。また、それらスイッチトランジスタはローカルデータ線選択信号ＳＥＬｓｗ０によって制御される。
同様に、ＳＷ１は、ＬＤＱ１／ｂＬＤＱ１とＭＤＱ１／ｂＭＤＱ１を接続し、ローカルデータ線選択信号ＳＥＬｓｗ１によって制御される。
ＤＷＢおよびＤＲＢは、それぞれ６つのデータ入出力ノードを持ち、ともに、第１および第２のデータ入出力ノードがＭＤＱ０／ｂＭＤＱ０に接続され、第３および第４のデータ入出力ノードがＭＤＱ１／ｂＭＤＱ１に接続され、第５および第６のデータ入出力ノードがグローバルデータ線対ＧＤＱ／ｂＧＤＱ（図１には示していない。）に接続されている。
ＤＷＢは、選択されるカラムアドレスに基づいて生成されるマスターデータ線選択信号ＤＱＳＷ０およびＤＱＳＷ１に従って、ＧＤＱ／ｂＧＤＱから受信した書き込みデータをＭＤＱ０／ｂＭＤＱ０またはＭＤＱ１／ｂＭＤＱ１へ選択的に出力する。
同様に、ＤＲＢは、ＤＱＳＷ０およびＤＱＳＷ１に従って、ＭＤＱ０／ｂＭＤＱ０またはＭＤＱ１／ｂＭＤＱ１から選択的に受信した読み出しデータをＧＤＱ／ｂＧＤＱへ出力する。
次に、図１の構成での連続カラムアクセス動作を説明する。
図２は、本発明の実施例１に係わるダイナミック型半導体記憶装置の連続カラムアクセス動作を示す波形図である。ここでは、一例として、ＭＣ０へデータを書き込み、直後にＭＣ４のデータを読み出す場合を示した。
まず、ＭＣ０へデータを書き込むために、ＭＣ０、ＭＣ２、ＭＣ４、およびＭＣ６の読み出し動作が行われる。すなわち、時刻ｔ０で、装置の内部制御回路（図示していない。）は、ＥＱ０およびＥＱ１を“Ｈ”から“Ｌ”に遷移させて、ＰＲ０〜ＰＲ３をオフ状態にする。
そして、時刻ｔ１で、ＷＬ０を“Ｌ”から“Ｈ”レベルへ遷移させて、ＭＣ０、ＭＣ２、ＭＣ４、およびＭＣ６のセルデータをＢＬ０〜ＢＬ３へ読み出す。さらに、時刻ｔ２で、ｂＳＥＰ０およびｂＳＥＰ１を“Ｈ”から“Ｌ”へ遷移させ、ＳＥＮ０およびＳＥＮ１を“Ｌ”から“Ｈ”へ遷移させて、ＳＡ０〜ＳＡ３を活性化させ、ＢＬ０〜ＢＬ３に読み出したセルデータを増幅する。
次に、読み出し動作後に、ＭＣ０に新しいデータが書きこまれる。すなわち、装置外部から入力された書き込みデータが、入力バッファ（図示していない。）に取り込まれ、ＤＷＢへ転送される。
そして、時刻ｔ３で、内部制御回路は、ＤＷＢを動作させて、書き込みデータをＭＤＱ０／ｂＭＤＱ０へ出力させる。この時、ＭＤＱ０／ｂＭＤＱ０は、図２に示したように、書き込みデータに応じて相補的に“Ｈ”／“Ｌ”に遷移する。さらに、時刻ｔ４で、ＳＥＬｓｗ０を“Ｈ”に遷移させて、ＭＤＱ０／ｂＭＤＱ０とＬＤＱ０／ｂＬＤＱ０を導通状態にする。
同時に、ＣＤによりＹＳ０が選択駆動され“Ｈ”に遷移し、ＬＤＱ０／ｂＬＤＱ０とＢＬ０／ｂＢＬ０が導通状態になる。こうして、書き込みデータはＭＤＱ０／ｂＭＤＱ０、ＬＤＱ０／ｂＬＤＱ０、およびＢＬ０／ｂＢＬ０を経由してＤＷＢによりＭＣ０へ書き込まれる。
次に、ＭＣ０への書き込み動作に続けて、ＭＣ４のデータが読み出される。すなわち、ＭＣ０への書き込み動作が十分行われた時刻ｔ５で、内部制御回路は、ＹＳ０が“Ｌ”になるようＣＤを制御する。この時、ＭＣ０とＭＣ４は同じＷＬ０によって選択駆動されているので、ＷＬ０は“Ｈ”レベルを維持しており、ＳＡ０〜ＳＡ３も最初に行った読み出し状態を保っている。
そして、時刻ｔ６で、ＣＤによりＹＳ２が選択駆動され“Ｈ”に遷移し、ＢＬ２／ｂＢＬ２とＬＤＱ１／ｂＬＤＱ１が導通状態になる。
同時に、内部制御回路は、ＳＥＬｓｗ１を“Ｈ”に遷移させて、ＭＤＱ１／ｂＭＤＱ１とＬＤＱ１／ｂＬＤＱ１を導通状態にする。こうして、ＭＣ４から読み出されたデータは、ＢＬ２／ｂＢＬ２、ＬＤＱ１／ｂＬＤＱ１、およびＭＤＱ１／ｂＭＤＱ１を経由してＤＲＢに取り込まれる。
次に、ＤＷＢの詳細について説明する。
図３は、本発明の実施例１に係わるダイナミック型半導体記憶装置のＤＷＢを示す回路ブロック図である。
本発明の実施例１に係わるダイナミック型半導体記憶装置のＤＷＢは、第１および第２のデータ入出力ノードに接続されたＭＤＱ０／ｂＭＤＱ０と第３および第４のデータ入出力ノードに接続されたＭＤＱ１／ｂＭＤＱ１をデータ線プリチャージ電位（“Ｈ”レベル。以下、「ＶＤＨ」という。）にプリチャージする２つのライトイコライズ回路（以下、「ＷＥＱ０、ＷＥＱ１」という。）、ＭＤＱ０／ｂＭＤＱ０またはＭＤＱ１／ｂＭＤＱ１を選択する４つのマスターデータ線選択トランジスタ（以下、「Ｑ３１〜Ｑ３４」という。）、書き込みデータをＱ３１〜Ｑ３４を介してＭＤＱ０／ｂＭＤＱ０またはＭＤＱ１／ｂＭＤＱ１へ出力する２つのライトバッファ（以下、「ＷＢ０、ＷＢ１」という。）、および、第５および第６のデータ入出力ノードに接続されたＧＤＱ／ｂＧＤＱから書き込みデータを受信しＷＢ０およびＷＢ１へ転送するライト制御回路（以下、「ＷＣＣ」という。）を備えている。
ＷＥＱ０は、図３に示したように、ＭＤＱ０／ｂＭＤＱ０およびＶＤＨの間に接続された３つのスイッチトランジスタで構成され、それらのゲート端子にはデータ線イコライズ信号ｂＤＱＥＱ０が入力されている。
ＷＥＱ１はＷＥＱ０と同様の構成である。ＷＥＱ０との違いは、ＷＥＱ１がＭＤＱ１／ｂＭＤＱ１に接続されていることと、ＷＥＱ１のゲート端子にはデータ線イコライズ信号ｂＤＱＥＱ１が入力されていることである。
Ｑ３１のゲート端子にはマスターデータ線選択信号ＤＱＳＷ０が入力され、そのドレイン端子はＭＤＱ０に接続され、そのソース端子はＷＢ０の出力であるノードｎ３０に接続されている。
Ｑ３２のゲート端子にはＤＱＳＷ０が入力され、そのドレイン端子はｂＭＤＱ０に接続され、そのソース端子はＷＢ１の出力であるノードｎ３１に接続されている。
Ｑ３３のゲート端子にはマスターデータ線選択信号ＤＱＳＷ１が入力され、そのドレイン端子はＭＤＱ１に接続され、そのソース端子はｎ３０に接続されている。
Ｑ３４のゲート端子にはＤＱＳＷ１が入力され、そのドレイン端子はｂＭＤＱ１に接続され、そのソース端子はｎ３１に接続されている。
ＷＢ０は、一対のＰＭＯＳ（以下、「Ｑ４１」という。）とＮＭＯＳ（以下、「Ｑ４２」という。）で構成され、Ｑ４１のソース端子はＶＤＨに接続され、そのドレイン端子はｎ３０に接続され、Ｑ４２のドレイン端子はｎ３０に接続され、そのソース端子はグランド電位Ｖｓｓに接続されている。
ＷＢ１はＷＢ０と同様の構成である。ＷＢ０との違いは、ＰＭＯＳ（以下、「Ｑ４３」という。）およびＮＭＯＳ（以下、「Ｑ４４」という。）のドレイン端子がｎ３１に接続されていることである。
ＷＣＣは、図３に示したように、２つのＮＯＲ回路（以下、「ＮＯＲ３５、ＮＯＲ３６」という。）と３つのインバータ（以下、「ＩＮＶ３７〜ＩＮＶ３９」という。）から構成され、３つの入力ノードと４つの出力ノードを有している。
ＷＣＣの第１の入力ノードはＩＮＶ３７の入力に接続され、ＩＮＶ３７の出力はＮＯＲ３５およびＮＯＲ３６のそれぞれ一方の入力に接続され、ＮＯＲ３５の他方の入力はＷＣＣの第２の入力ノードに接続され、ＮＯＲ３６の他方の入力はＷＣＣの第３の入力ノードに接続されている。
ＮＯＲ３５の出力はＷＣＣの第１の出力ノードおよびＩＮＶ３８の入力に接続され、ＩＮＶ３８の出力はＷＣＣの第２の出力ノードに接続されている。
ＮＯＲ３６の出力はＷＣＣの第３の出力ノードおよびＩＮＶ３９の入力に接続され、ＩＮＶ３９の出力はＷＣＣの第４の出力ノードに接続されている。
ＷＣＣの第１の入力ノードには書き込み制御信号ＷＲＩＴＥが入力され、第２の入力ノードはＧＤＱに接続され、第３の入力ノードはｂＧＤＱに接続されている。また、ＷＣＣの第１の出力ノードはＱ４２のゲート端子に接続され、第２の出力ノードはＱ４３のゲート端子に接続され、第３の出力ノードはＱ４４のゲート端子に接続され、第４の出力ノードはＱ４１のゲート端子に接続されている。
このような構成により、ＤＷＢは、ＧＤＱ／ｂＧＤＱから受信した書き込みデータをＷＲＩＴＥに同期してＭＤＱ０／ｂＭＤＱ０またはＭＤＱ１／ｂＭＤＱ１へ選択的に書き込む。
図４は、本発明の実施例１に係わるダイナミック型半導体記憶装置におけるＤＷＢのデータ線への書き込み動作を示す波形図である。
ここでは、一例として、ＧＤＱ／ｂＧＤＱからの書き込みデータをＭＤＱ０／ｂＭＤＱ０へ出力する場合を示した。
まず、例えば図４の時刻ｔ０のように、データ書き込み動作が行われていない時は、ｂＤＱＥＱ０およびｂＤＱＥＱ１が“Ｌ”であり、ＷＥＱ０およびＷＥＱ１が動作しており、ＭＤＱ０／ｂＭＤＱ０およびＭＤＱ１／ｂＭＤＱ１はＶＤＨにプリチャージされている。
次に、時刻ｔ１で、内部制御回路によってＷＲＩＴＥが“Ｈ”にされると、ＤＷＢがＭＤＱＱ０／ｂＭＤＱ０への書き込み動作を開始する。すなわち、内部制御回路は、ｂＤＱＥＱ０を“Ｈ”にしてＷＥＱ０をオフ状態にし、同時に、ＤＱＳＷ０を“Ｈ”にしてＱ３１とＱ３２をオンさせ、ＭＤＱ０／ｂＭＤＱ０を選択する。
この時、図４に示したように、例えば、ＧＤＱが“Ｌ”でｂＧＤＱが“Ｈ”であれば、Ｑ４２がオンしＱ４１がオフしてＱ３１を介してＭＤＱ０をＶｓｓに接続し、また、Ｑ４３がオンしＱ４４がオフしてＱ３２を介してｂＭＤＱ０をＶＤＨに接続する。
こうして、ＤＷＢは、ＧＤＱ／ｂＧＤＱから受信した書き込みデータをＭＤＱ０／ｂＭＤＱ０へ転送する。
次に、時刻ｔ２で、内部制御回路によってＷＲＩＴＥが“Ｌ”にされると、ＤＷＢはＭＤＱ０／ｂＭＤＱ０への書き込み動作を終了する。すなわち、ＮＯＲ３５およびＮＯＲ３６の出力がともに“Ｌ”になりＱ４１〜Ｑ４４がすべてオフになる。
同時に、内部制御回路は、ＤＱＳＷ０を“Ｌ”にしてＭＤＱ０／ｂＭＤＱ０の選択を止め、また、ｂＤＱＥＱ０を“Ｌ”にしてＷＥＱ０によるＭＤＱ０／ｂＭＤＱ０のプリチャージを開始する。
ＭＤＱ０／ｂＭＤＱ０の配線容量は非常に大きいので、ＭＤＱ０／ｂＭＤＱ０を次のアクセス動作が可能な状態にまでプリチャージするには、時刻ｔ３までのかなり長い時間が必要である。
この書き込み動作期間中、書き込みに使用されていないＭＤＱ１／ｂＭＤＱ１は、プリチャージ状態を保っており、次のデータアクセスにすぐに入ることができる。
ＭＤＱ１／ｂＭＤＱ１へのデータ書き込み動作も、図４と同様である。違いは、内部制御回路が、ｂＤＱＥＱ０の代わりにｂＤＱＥＱ１を“Ｌ”にしてＷＥＱ０の代わりにＷＥＱ１をオフにさせ、ＤＱＳＷ０の代わりにＤＱＳＷ１を“Ｈ”にしてＱ３３およびＱ３４をオンさせ、ＭＤＱ１／ｂＭＤＱ１が選択されるよう制御することである。
ＭＤＱ０／ｂＭＤＱ０およびＭＤＱ１／ｂＭＤＱ１のうちどちらが選択されるかは、次のように制御される。
まず、最初のアクセスで選択されるマスターデータ線はあらかじめ設定しておく。２回目のアクセスではマスターデータ線が自動的に切り替わるように制御される。さらに３回目のアクセスでは最初のアクセス時に選択されたマスターデータ線が再度選択されるように制御される。
以後は、装置の電源が遮断されるか、内部制御回路がリセットされるまで、ＭＤＱ０／ｂＭＤＱ０とＭＤＱ１／ｂＭＤＱ１が交互に選択されるように制御される。
例えば、最初にＭＤＱ０／ｂＭＤＱ０が選択されるように設定した場合、２回目のアクセスではＭＤＱ１／ｂＭＤＱ１が選択され、３回目のアクセスではＭＤＱ０／ｂＭＤＱ０が選択される。
次に、ＤＲＢの詳細について説明する。
図５は、本発明の実施例１に係わるダイナミック型半導体記憶装置のＤＲＢを示す回路ブロック図である。
本発明の実施例１に係わるダイナミック型半導体記憶装置のＤＲＢは、第１および第２のデータ入出力ノードに接続されたＭＤＱ０／ｂＭＤＱ０と第３および第４のデータ入出力ノードに接続されたＭＤＱ１／ｂＭＤＱ１をＶＤＨにプリチャージする２つのリードイコライズ回路（以下、「ＲＥＱ０、ＲＥＱ１」という。）、ＭＤＱ０／ｂＭＤＱ０またはＭＤＱ１／ｂＭＤＱ１を選択する４つのマスターデータ線選択トランジスタ（以下、「Ｑ５１〜Ｑ５４」という。）、Ｑ５１〜Ｑ５４を介してＭＤＱ０／ｂＭＤＱ０またはＭＤＱ１／ｂＭＤＱ１から読み出しデータを受信し増幅する２つのデータセンスアンプ（以下、「ＤＡ０、ＤＡ１」という。）、ＤＡ０およびＤＡ１から読み出しデータを受信しラッチする２つのリードバッファ（以下、「ＲＢ０、ＲＢ１」という。）、および、第５および第６のデータ入出力ノードに接続されたＧＤＱ／ｂＧＤＱへ読み出しデータを出力するグローバルデータ線駆動トランジスタ（以下、「Ｑ５５、Ｑ５６」という。）を備えている。
ＲＥＱ０は、図５に示したように、ＭＤＱ０／ｂＭＤＱ０およびＶＤＨの間に接続された３つのスイッチトランジスタで構成され、それらのゲート端子にはｂＤＱＥＱ０が入力されている。
ＲＥＱ１もＲＥＱ０と同様の構成である。ＲＥＱ０との違いは、ＲＥＱ１がＭＤＱ１／ｂＭＤＱ１に接続されていることと、ＲＥＱ１のゲート端子にはｂＤＱＥＱ１が入力されていることである。
Ｑ５１のゲート端子にはＤＱＳＷ０が入力され、そのドレイン端子はＭＤＱ０に接続され、そのソース端子はＤＡ０およびＤＡ１の一方の入力であるノードｎ５０に接続されている。
Ｑ５２のゲート端子にはＤＱＳＷ０が入力され、そのドレイン端子はｂＭＤＱ０に接続され、そのソース端子はＤＡ０およびＤＡ１の他方の入力であるノードｎ５１に接続されている。
Ｑ５３のゲート端子にはＤＱＳＷ１が入力され、そのドレイン端子はＭＤＱ１に接続され、そのソース端子はｎ５０に接続されている。
Ｑ５４のゲート端子にはＤＱＳＷ１が入力され、そのドレイン端子はｂＭＤＱ１に接続され、そのソース端子はｎ５１に接続されている。
ＤＡ０は、図５に示したたように、２つのＰＭＯＳ（Ｑ６１およびＱ６２）と２つのＮＭＯＳ（Ｑ６３およびＱ６４）から成るカレントミラー型の作動増幅回路であり、グランド電位Ｖｓｓとの間にトランジスタＱ６５が接続されている。そして、Ｑ６５のゲート端子に入力されたデータセンスアンプ活性化信号ＲＯＮによって活性化される。
ＤＡ０の第１の作動入力はｎ５０に接続され、第２の作動入力はｎ５１に接続され、その出力はＲＢ０へ供給されている。
ＤＡ１はＤＡ０と同様の構成である。ＤＡ０との違いは、第１の作動入力にｎ５１が接続され、第２の作動入力にｎ５０が接続され、その出力がＲＢ１に供給されていることである。
このような構成により、ＤＡ０およびＤＡ１の出力は一対の相補的なデータを形成する。
ＲＢ０は、図５に示したように、１つのＰＭＯＳ（Ｑ６６）と２つのＮＭＯＳ（Ｑ６７およびＱ６８）で構成され、Ｑ６６〜Ｑ６８のドレイン端子はＲＢ０の出力であるノードｎ５２に接続されている。
Ｑ６６のソース端子は電源電位Ｖｃｃに接続され、そのゲート端子はＤＡ０の出力に接続され、Ｑ６７のソース端子はＶｓｓに接続され、そのゲート端子には読み出し制御信号ＤＱＥＱＲが入力され、Ｑ６８のソース端子はＶｓｓに接続され、そのゲート端子はＲＢ１の出力であるノードｎ５３に接続されている。
ＲＢ１はＲＢ０と同様の構成である。ＲＢ０との違いは、ＰＭＯＳのゲート端子がＤＡ１の出力に接続されていることと、一方のＮＭＯＳのゲート端子がＲＢ０の出力であるｎ５２に接続されていることである。
このような構成により、ＲＢ０およびＲＢ１はＤＡ０およびＤＡ１から受信した読み出しデータを一対の相補的なデータとしてラッチすることができる。
Ｑ５５は、ＲＢ０の出力をｂＧＤＱへ転送するいわゆるオープンドレイン出力の駆動トランジスタであり、そのドレイン端子はｂＧＤＱに接続され、そのゲート端子はｎ５２に接続され、そのソース端子はＶｓｓに接続されている。
同様に、Ｑ５６のドレイン端子はＧＤＱに接続され、そのゲート端子はｎ５３に接続され、そのソース端子はＶｓｓに接続されている。
上述した構成により、ＤＲＢは、ＭＤＱ０／ｂＭＤＱ０またはＭＤＱ１／ｂＭＤＱ１から選択的に受信した読み出しデータをＲＯＮに同期して増幅し、ＤＱＥＱＲに同期してラッチし、ＧＤＱ／ｂＧＤＱへ出力する。
図６は、本発明の実施例１に係わるダイナミック型半導体記憶装置におけるＤＲＢのデータ線からの読み出し動作を示す波形図である。
ここでは、一例として、ＭＤＱ１／ｂＭＤＱ１からの読み出しデータをＧＤＱ／ｂＧＤＱへ出力する場合を示した。
まず、例えば図６の時刻ｔ０のように、データ読み出し動作が行われていない時は、ｂＤＱＥＱ０およびｂＤＱＥＱ１が“Ｌ”であり、ＲＥＱ０およびＲＥＱ１が動作しており、ＭＤＱ０／ｂＭＤＱ０およびＭＤＱ１／ｂＭＤＱ１はＶＤＨにプリチャージされている。
また、この時、ＤＱＥＱＲは“Ｈ”でＱ６７とＱ５８はオンしており、ＧＤＱ／ｂＧＤＱを“Ｌ”へ遷移させるＱ５５およびＱ５６は確実にオフ状態であるよう制御されている。
次に、時刻ｔ１で、内部制御回路によってｂＤＱＥＱ１が“Ｈ”にされ、ＤＱＳＷ１が“Ｈ”にされると、ＤＲＢはＭＤＱ１／ｂＭＤＱ１からの読み出し動作を開始する。すなわち、Ｑ５３とＱ５４がオンしてＭＤＱ１／ｂＭＤＱ１がＤＡ０およびＤＡ１に接続され、ＭＡから読み出されたデータがＭＤＱ１／ｂＭＤＱ１を介して徐々にｎ５０およびｎ５１へ転送される。
読み出しデータは図１のＳＡ０〜ＳＡ３で増幅されるので、それに応じてＭＤＱ１／ｂＭＤＱ１の“Ｌ”を出力する側は電位が低下していく。
また、ＭＤＱ１／ｂＭＤＱ１の配線容量は非常に大きいので、ＤＡ０およびＤＡ１で増幅できる程度に電位差がつくには時刻ｔ２までの時間が必要である。
次に、ＭＤＱ１／ｂＭＤＱ１に十分にデータが読み出された時刻ｔ２で、内部制御回路は、ＤＱＥＱＲを“Ｌ”にしてＱ６７およびＱ５８をオフにし、同時に、ＲＯＮを“Ｈ”にしてＤＡ０およびＤＡ１を動作させる。
この時、図６に示したように、例えば、ＭＤＱ１が“Ｈ”でｂＭＤＱ１が“Ｌ”へ低下していく場合には、ＤＡ０のＱ６３がオンして差動増幅器の出力が“Ｌ”になり、ＲＢ０のＱ６６をオンさせる。これによりｎ５２が“Ｈ”になり、Ｑ５５がオンするので、ｂＧＤＱはＶｓｓに接続され“Ｌ”に遷移する。
また、ｎ５２が“Ｈ”になるのでＱ５９がオンし、したがって、Ｑ５６はオフ状態を保ち、ＧＤＱは“Ｈ”のままである。
ＧＤＱ／ｂＧＤＱへの出力が終わると、内部制御回路は、ＤＲＢをプリチャージ状態に戻して次の読み出し動作に備える。すなわち、時刻ｔ３で、内部制御回路は、ＤＱＳＷ１を“Ｌ”にしてＭＤＱ１／ｂＭＤＱ１の選択を止め、同時に、ｂＤＱＥＱ１を“Ｌ”にしてＭＤＱ１／ｂＭＤＱ１をＶＤＨにプリチャージする。ＤＷＢで述べたのと同じ理由で、このプリチャージには時刻ｔ４までのかなり長い時間が必要である。
ここで、前述したように、ＲＢ０およびＲＢ１はラッチ回路を構成しているので、ＤＱＥＱＲを“Ｈ”に遷移させない限り、たとえＲＯＮを“Ｌ”にしてＤＡ０およびＤＡ１を非活性状態にしたとしても、ＧＤＱ／ｂＧＤＱへの出力は保持される。
ＤＲＢのＧＤＱ／ｂＧＤＱへの出力を停止する場合には、ＭＤＱ１／ｂＭＤＱ１が十分にプリチャージされた後の時刻ｔ５で、内部制御回路は、ＲＯＮを“Ｌ”にしてＤＡ０およびＤＡ１の動作を止め、同時に、ＤＱＥＱＲを“Ｈ”にしてＱ６７およびＱ５８をオンさせ、Ｑ５５およびＱ５６をオフさせるように制御する。
この読み出し動作期間中、読み出しに使用されていないＭＤＱ０／ｂＭＤＱ０は、プリチャージ状態を保っており、次のデータアクセスにすぐに入ることができる。
ＭＤＱ０／ｂＭＤＱ０からのデータ読み出し動作も、図６と同様である。違いは、内部制御回路が、ｂＤＱＥＱ１の代わりにｂＤＱＥＱ０を“Ｌ”にしＲＥＱ１の代わりにＲＥＱ０をオフにさせ、ＤＱＳＷ１の代わりにＤＱＳＷ０を“Ｈ”にしてＱ５１およびＱ５２をオンさせ、ＭＤＱ０／ｂＭＤＱ０が選択されるよう制御することである。
ＭＤＱ０／ｂＭＤＱ０およびＭＤＱ１／ｂＭＤＱ１のうちどちらが選択されるかは、ＤＷＢと同様である。すなわち、ＭＤＱ０／ｂＭＤＱ０とＭＤＱ１／ｂＭＤＱ１が交互に選択されるように制御される。
これは、書き込み動作と読み出し動作を混ぜて連続アクセスした場合も同様で、データの書き込みか読み出しかにかかわらず、ＭＡにアクセスするたびにＭＤＱ０／ｂＭＤＱ０とＭＤＱ１／ｂＭＤＱ１が交互に選択され、使用される。
以上説明したように、本実施例ではマスターデータ線対を２つ備えており、最初の書き込み動作時には第１のマスターデータ線対が使用され、次の読み出し動作時には第２のマスターデータ線対が使用される。
そして、第１のマスターデータ線対が使用されている間に、第２のマスターデータ線対がプリチャージされ、逆に、第２のマスターデータ線対が使用されている間に、第１のマスターデータ線対がプリチャージされる。
このようにしてマスターデータ線対のプリチャージにかかる時間を見かけ上省略することで、連続カラムアクセス動作を高速に行うことができる。
上記実施例１によれば、１つのメモリセルアレイＭＡに対して２組のマスターデータ線対ＭＤＱ０／ｂＭＤＱ０およびＭＤＱ１／ｂＭＤＱ１を備え、これらがデータ読み出しバッファＤＲＢおよびデータ書き込みバッファＤＷＢを共有するので、チップサイズの増加を抑制しつつ、高速な連続カラムアクセス動作が可能なダイナミック型半導体記憶装置を実現することができる。
上述の実施例１では、ＷＥＱ０とＲＥＱ０、およびＷＥＱ１とＲＥＱ１は、プリチャージ時間を考慮してＤＷＢおよびＤＲＢにそれぞれ設けるとしたが、本発明はこれに限られるものではなく、ＷＥＱ０とＲＥＱ０を共用し、ＷＥＱ１とＲＥＱ１を共用することも可能である。
図７は、本発明の実施例２に係わるダイナミック型半導体記憶装置を示す回路ブロック図である。ここでは、図１と同様に、１つのＭＡとそのデータアクセスにかかわる部分を簡略化して示した。
本実施例が上述した実施例１と異なる点は、１組のビット線対に２組のローカルデータ線対を接続していることである。
実施例１では、マスターデータ線対を２組設けることにより、マスターデータ線対のプリチャージ時間を見かけ上省略し、連続カラムアクセス動作の高速化を達成している。しかし、ローカルデータ線対を共用する複数のメモリセルに連続してアクセスする場合、例えば、ＭＣ０にデータを書きこんでＭＣ２からデータを読み出す場合には、ローカルデータ線対をプリチャージする時間が必要である。
ローカルデータ線対の配線容量はマスターデータ線対に比べれば小さいが、そのプリチャージ時間を無視することはできない。
本実施例では、ローカルデータ線対を２組設けることで、ローカルデータ線対のプリチャージ時間も見かけ上省略し、連続カラムアクセス動作をさらに高速化している。
本発明の実施例２に係わるダイナミック型半導体記憶装置は、ＭＣ０〜ＭＣ７が行および列方向に配置されたＭＡ、行方向にＭＣ０〜ＭＣ７を選択駆動するＷＬ０およびＷＬ１、ＷＬ０またはＷＬ１を選択し活性化するＲＤ、ＭＣ０〜ＭＣ７との間でデータを入出力する列方向に配置された４組のビット線対、ＷＬ０またはＷＬ１の選択駆動によってビット線対に生じた電位差を増幅してセルデータを読み出すＳＡ０〜ＳＡ３、ビット線対をプリチャージ状態にするＰＲ０〜ＰＲ３、１組のビット線対と２組のローカルデータ線対をそれぞれ接続する４組８個のカラム選択ゲート（以下、「ＤＧ００〜ＤＧ３１」という。）、ＤＧ００〜ＤＧ３１のうち１組を選択するＣＤ、ＣＤで選択された１組のカラム選択ゲートのうちいずれかを排他的に活性化する４つのカラムアドレス選択線デコード回路（以下、「ＹＤＥＣ０〜ＹＤＥＣ３」という。）、ローカルデータ線対とマスターデータ線対を接続する４つのローカルデータ線選択ゲート（以下、「ＳＷ００〜ＳＷ１１」という。）、２組のマスターデータ線対のいずれかにデータを書き込むＤＷＢ、および２組のマスターデータ線対のいずれかからデータを読み出すＤＲＢを備えている。
ここで、ビット線対、ローカルデータ線対、およびマスターデータ線対は、実施例１と同様の意味で用いる。
また、図７では、図１と同様の構成、機能を持つ回路ブロックおよび制御信号は、図１と同じ符号を用い、その構成、動作、および接続の詳細説明は省略する。すなわち、ＤＧ００〜ＤＧ３１、ＹＤＥＣ０〜ＹＤＥＣ３、およびＳＷ００〜ＳＷ１１と、それらに入力される制御信号線であるデコード後のカラムアドレス選択線（以下、「ＹＳ００〜ＹＳ３１」という。）、カラムデコード選択信号（以下、「ＹＳＷ０、ＹＳＷ１」という。）、およびローカルデータ線選択信号（以下、「ＳＥＬｓｗ００〜ＳＥＬｓｗ１１」という。）を除く回路ブロックおよび制御信号は、図１と同様であり、説明は省略する。
ＤＧ００は、ＢＬ０とＬＤＱ００を接続するカラム選択トランジスタＱ７１、およびｂＢＬ０とｂＤＬＱ００を接続するカラム選択トランジスタＱ７２から構成され、それらのゲート端子にはＹＤＥＣ０によって選択駆動されるＹＳ００が接続されている。
ＤＧ０１は、ＢＬ０とＬＤＱ０１を接続するカラム選択トランジスタＱ７３、およびｂＢＬ０とｂＤＬＱ０１を接続するカラム選択トランジスタＱ７４から構成され、それらのゲート端子にはＹＤＥＣ０によって選択駆動されるＹＳ０１が接続されている。
ＤＧ１０、ＤＧ２０、およびＤＧ３０はＤＧ００と同様の構成である。ＤＧ００との違いは、ＤＧ１０がＢＬ１／ｂＢＬ１とＬＤＱ００／ｂＬＤＱ００を接続し、ＤＧ２０がＢＬ２／ｂＢＬ２とＬＤＱ１０／ｂＬＤＱ１０を接続し、ＤＧ３０がＢＬ３／ｂＢＬ３とＬＤＱ１０／ｂＬＤＱ１０を接続していることと、ＤＧ１０のゲート端子にはＹＳ１０が接続され、ＤＧ２０のゲート端子にはＹＳ２０が接続され、ＤＧ３０のゲート端子にはＹＳ３０が接続されていることである。
また、ＤＧ１１、ＤＧ２１、およびＤＧ３１はＤＧ０１と同様の構成である。ＤＧ０１との違いは、ＤＧ１１がＢＬ１／ｂＢＬ１とＬＤＱ０１／ｂＬＤＱ０１を接続し、ＤＧ２１がＢＬ２／ｂＢＬ２とＬＤＱ１１／ｂＬＤＱ１１を接続し、ＤＧ３１がＢＬ３／ｂＢＬ３とＬＤＱ１１／ｂＬＤＱ１１を接続していることと、ＤＧ１１のゲート端子にはＹＳ１１が接続され、ＤＧ２１のゲート端子にはＹＳ２１が接続され、ＤＧ３１のゲート端子にはＹＳ３１が接続されていることである。
ＳＷ００は、ＤＧ００と同様にスイッチトランジスタで構成され、ＬＤＱ００とＭＤＱ０を接続し、ｂＬＤＱ００とｂＭＤＱ０を接続している。また、それらスイッチトランジスタはローカルデータ線選択信号ＳＥＬｓｗ００によって制御される。
ＳＷ０１〜ＳＷ１１はＳＷ００と同様の構成である。ＳＷ００との違いは、ＳＷ０１がＬＤＱ０１／ｂＬＤＱ０１とＭＤＱ１／ｂＭＤＱ１を接続し、ＳＷ１０がＬＤＱ１０／ｂＬＤＱ１０とＭＤＱ０／ｂＭＤＱ０を接続し、ＳＷ１１がＬＤＱ１１／ｂＬＤＱ１１とＭＤＱ１／ｂＭＤＱ１を接続していることと、ＳＷ０１がローカルデータ線選択信号ＳＥＬｓｗ０１によって制御され、ＳＷ１０がローカルデータ線選択信号ＳＥＬｓｗ１０によって制御され、ＳＷ１１がローカルデータ線選択信号ＳＥＬｓｗ１１によって制御されていることである。
ＹＤＥＣ０は、図７に示したように、４つのＮＭＯＳ（以下、「Ｑ７５〜Ｑ７８」という。）で構成され、４つの制御ノードと１つの入力ノードと２つの出力ノードを備えでいる。
Ｑ７５のゲート端子はＹＤＥＣ０の第１の制御ノードに接続され、そのドレイン端子はＹＤＥＣ０の入力ノードに接続され、そのソース端子はＹＤＥＣ０の第１の出力ノードに接続されている。
Ｑ７６のゲート端子はＹＤＥＣ０の第２の制御ノードに接続され、そのドレイン端子はＹＤＥＣ０の第１の出力ノードに接続され、そのソース端子はＶｓｓに接続されている。
Ｑ７７のゲート端子はＹＤＥＣ０の第３の制御ノードに接続され、そのドレイン端子はＹＤＥＣ０の入力ノードに接続され、そのソース端子はＹＤＥＣ０の第２の出力ノードに接続されている。
Ｑ７８のゲート端子はＹＤＥＣ０の第４の制御ノードに接続され、そのドレイン端子はＹＤＥＣ０の第２の出力ノードに接続され、そのソース端子はＶｓｓに接続されている。
そして、ＹＤＥＣ０の第１の制御ノードにはカラムデコード選択信号ＹＳＷ０が入力され、第２の制御ノードにはＹＳＷ０の反転信号が入力され、第３の制御ノードにはカラムデコード選択信号ＹＳＷ１が入力され、第４の制御ノードにはＹＳＷ１の反転信号が入力されている。
また、ＹＤＥＣ０の入力ノードはＣＤからのＹＳ０に接続され、第１の出力ノードはＹＳ００に接続され、第２の出力ノードはＹＳ０１に接続されている。
このような構成で、ＹＤＥＣ０は、ＣＤによってＹＳ０が選択活性化された時に、ＹＳＷ０およびＹＳＷ１に基づいて、ＹＳ００またはＹＳ０１を排他的に活性化する。すなわち、ＹＳＷ０が“Ｈ”であれば、ＢＬ０／ｂＢＬ０とＬＤＱ００／ｂＬＤＱ００を接続するようＹＳ００を活性化し、ＹＳＷ１が“Ｈ”であれば、ＢＬ０／ｂＢＬ０とＬＤＱ０１／ｂＬＤＱ０１を接続するようＹＳ０１を活性化する。
ＹＤＥＣ１〜ＹＤＥＣ３はＹＤＥＣ０と同様の構成である。ＹＤＥＣ０との違いは、ＹＤＥＣ１の入力ノードがＹＳ１に接続され、ＹＤＥＣ１の第１の出力ノードがＹＳ１０に接続され、ＹＤＥＣ１の第２の出力ノードがＹＳ１１に接続され、ＹＤＥＣ２の入力ノードがＹＳ２に接続され、ＹＤＥＣ２の第１の出力ノードがＹＳ２０に接続され、ＹＤＥＣ２の第２の出力ノードがＹＳ２１に接続され、ＹＤＥＣ３の入力ノードがＹＳ３に接続され、ＹＤＥＣ３の第１の出力ノードがＹＳ３０に接続され、ＹＤＥＣ３の第２の出力ノードがＹＳ３１に接続されていることである。
次に、図７の構成での連続カラムアクセス動作を説明する。
図８は、本発明の実施例２に係わるダイナミック型半導体記憶装置の連続カラムアクセス動作を示す波形図である。ここでは、一例として、同じＷＬ０により選択駆動される２つのメモリセルへの連続カラムアクセス動作、すなわち、ＭＣ０へデータを書き込み、直後にＭＣ２からデータを読み出す場合を示した。
まず、ＭＤＱ０／ｂＭＤＱ０へデータを書き込むまで（図８の時刻ｔ３まで。）のＤＷＢの動作は図２と同様である。
続いて時刻ｔ４で、内部制御回路は、ＭＤＱ０／ｂＭＤＱ０に接続するＬＤＱ００／ｂＬＤＱ００またはＬＤＱ０１／ｂＬＤＱ０１を選択する。どちらを選択して接続するかは、上述した実施例１におけるＭＤＱ０／ｂＭＤＱ０およびＭＤＱ１／ｂＭＤＱ１の制御方法と同様である。
すなわち、内部制御回路により選択されるマスターデータ線対に対応するローカルデータ線対が選択される。図８では、ＭＣ０へのデータ書き込み時にはＬＤＱ００／ｂＬＤＱ００が選択され、ＭＣ２からのデータ読み出し時にはＬＤＱ０１／ｂＬＤＱ０１が選択されている。
したがって、時刻ｔ４では、ＳＷ００によりＭＤＱ０／ｂＭＤＱ０とＬＤＱ００／ｂＬＤＱ００が導通状態になり、ＤＷＢによってＬＤＱ００が“Ｌ”へ遷移する。
同時に、ＣＤによりＹＳ０が選択され、ＹＤＥＣ０によりＹＳ００が活性化される。これによりＤＧ００がオンしてＬＤＱ００／ｂＬＤＱ００とＢＬ０／ｂＢＬ０が導通状態になる。こうして、書き込みデータはＭＤＱ０／ｂＭＤＱ０、ＬＤＱ００／ｂＬＤＱ００、およびＢＬ０／ｂＢＬ０を経由してＤＷＢによりＭＣ０へ書き込まれる。
次に、ＭＣ０への書き込み動作に続けて、ＭＣ２のデータが読み出される。すなわち、ＭＣ０への書き込み動作が十分行われた時刻ｔ５で、内部制御回路は、ＹＳ０を“Ｌ”にするようＣＤを制御する。ＹＳ０が“Ｌ”になると、ＹＤＥＣ０によりＹＳ００も“Ｌ”に遷移する。
これによりＤＧ００がオフしてＢＬ０／ｂＢＬ０とＬＤＱ００／ｂＬＤＱ００が非接続状態となる。この時、ＭＣ０とＭＣ２は同じＷＬ０によって選択駆動されているので、ＷＬ０は“Ｈ”レベルを維持しており、ＳＡ０〜ＳＡ３も読み出し状態を保っている。
そして、時刻ｔ６で、ＹＳ１が“Ｈ”になると、ＹＤＥＣ１によりＹＳ１１が“Ｈ”に遷移する。これによりＤＧ１１がオンし、ＢＬ１／ｂＢＬ１とＬＤＱ０１／ｂＬＤＱ０１が導通状態になる。
同時に、内部制御回路は、ＳＥＬｓｗ０１を“Ｈ”に遷移させてＳＷ０１をオンさせ、ＭＤＱ１／ｂＭＤＱ１とＬＤＱ０１／ｂＬＤＱ０１を導通状態にする。こうして、ＭＣ２から読み出されたデータは、ＢＬ１／ｂＢＬ１、ＬＤＱ０１／ｂＬＤＱ０１、およびＭＤＱ１／ｂＭＤＱ１を経由してＤＲＢに取り込まれる。
本実施例が上述の実施例１と異なるところは、時刻ｔ５でＹＳ０が“Ｌ”に遷移した直後に、時刻ｔ６で、ＹＳ１およびＹＳＷ１を“Ｈ”にすることができる点である。すなわち、実施例１では、読み出し時にデータの誤読み出しを防ぐため、ＬＤＱ０／ｂＬＤＱ０が十分にプリチャージされてから読み出し動作に入る必要がある。
これに対し、本実施例では、２組のＬＤＱ００／ｂＬＤＱ００およびＬＤＱ０１／ｂＬＤＱ０１がＢＬ０／ｂＢＬ０およびＢＬ１／ｂＢＬ１にそれぞれ接続されているので、見かけ上プリチャージ時間を省略でき、ＬＤＱ００／ｂＬＤＱ００のプリチャージを待たずにＬＤＱ０１／ｂＬＤＱ０１をＢＬ１／ｂＢＬ１に接続することができる。
上記実施例２によれば、実施例１で述べたと同様の効果を得られるばかりでなく、ローカルデータ線対を２組設けることで、ローカルデータ線対のプリチャージ時間も見かけ上省略できるので、より高速な連続カラムアクセス動作が可能なダイナミック型半導体記憶装置を実現することができる。
上述の実施例２では、ＹＤＥＣ０〜ＹＤＥＣ３は、４つのＮＭＯＳで構成されるとしたが、本発明はこれに限られるものではない。
図９は、本発明の実施例３に係わるダイナミック型半導体記憶装置を示す回路ブロック図である。ここでは、図１と同様に、１つのＭＡとそのデータアクセスにかかわる部分を簡略化して示した。
本実施例が上述した実施例２と異なる点は、カラムアドレス選択線デコード回路にラッチ機能を持たせたことである。
実施例２では、ローカルデータ線対も２組設けることにより、ローカルデータ線対のプリチャージ時間を見かけ上省略し、連続カラムアクセス動作の高速化を達成している。しかし、カラムアドレス選択線デコード回路（ＹＤＥＣ０〜ＹＤＥＣ３）がＮＭＯＳで構成されたスタティックな回路であるため、ローカルデータ線対が２組あるにもかかわらず、例えば、ＭＣ０への書き込み時間を十分に確保した後でなければ、ＭＣ２からのデータ読み出しを開始することはできない。
本実施例では、カラムアドレス選択線デコード回路にラッチ機能を持たせることで、連続カラムアクセス動作におけるデータ書き込みとデータ読み出しをオーバーラップさせ、メモリセルへの書き込み時間を見かけ上短縮し、連続カラムアクセス動作をさらに高速化している。
本発明の実施例３に係わるダイナミック型半導体記憶装置は、ＭＣ０〜ＭＣ７が行および列方向に配置されたＭＡ、行方向にＭＣ０〜ＭＣ７を選択駆動するＷＬ０およびＷＬ１、ＷＬ０またはＷＬ１を選択し活性化するＲＤ、ＭＣ０〜ＭＣ７との間でデータを入出力する列方向に配置された４組のビット線対、ＷＬ０またはＷＬ１の選択駆動によってビット線対に生じた電位差を増幅してセルデータを読み出すＳＡ０〜ＳＡ３、ビット線対をプリチャージ状態にするＰＲ０〜ＰＲ３、１組のビット線対と２組のローカルデータ線対をそれぞれ接続する４組８個のＤＧ００〜ＤＧ３１、ＤＧ００〜ＤＧ３１のうち１組を選択するＣＤ、ＣＤで選択された１組のカラム選択ゲートのうちいずれかを排他的に活性化する４つのカラムアドレス選択線デコード回路（以下、「ＹＤＥＣ１０〜ＹＤＥＣ１３」という。）、ローカルデータ線対とマスターデータ線対を接続する４つのＳＷ００〜ＳＷ１１、２組のマスターデータ線対のいずれかにデータを書き込むＤＷＢ、および２組のマスターデータ線対のいずれかからデータを読み出すＤＲＢを備えている。
ここで、ビット線対、ローカルデータ線対、およびマスターデータ線対は、実施例１と同様の意味で用いる。
また、図９では、ＹＤＥＣ１０〜ＹＤＥＣ１３を除く回路ブロックの構成、動作、および接続は、図７と同様であり、詳細な説明は省略する。
ＹＤＥＣ１０は、図９に示したように、２つの３入力ＮＡＮＤ回路（以下、「ＮＡＮＤ９１、ＮＡＮＤ９２」という。）と２つのインバータ（以下、「ＩＮＶ９３、ＩＮＶ９４」という。）で構成され、２つの制御ノードと１つの入力ノードと２つの出力ノードを備えでいる。
ＮＡＮＤ９１の第１の入力はＹＤＥＣ１０の第１の制御ノードに接続され、第２の入力はＹＤＥＣ１０の入力ノードに接続され、第３の入力はＮＡＮＤ９２の出力に接続され、ＮＡＮＤ９１の出力はＩＮＶ９３の入力に接続されている。
ＮＡＮＤ９２の第１の入力はＹＤＥＣ１０の第２の制御ノードに接続され、第２の入力はＹＤＥＣ１０の入力ノードに接続され、第３の入力はＮＡＮＤ９１の出力に接続され、ＮＡＮＤ９２の出力はＩＮＶ９４の入力に接続されている。
ＩＮＶ９３の出力はＹＤＥＣ１０の第１の出力ノードに接続され、ＩＮＶ９４の出力はＹＤＥＣ１０の第２の出力ノードに接続されている。
そして、ＹＤＥＣ１０の第１の制御ノードにはＹＳＷ０が入力され、第２の制御ノードにはＹＳＷ１が入力され、ＹＤＥＣ１０の入力ノードはＹＳ０に接続され、ＹＤＥＣ１０の第１の出力ノードはＹＳ００に接続され、ＹＤＥＣ１０の第２の出力ノードはＹＳ０１に接続されている。
このような構成で、ＹＤＥＣ１０は、ＣＤによってＹＳ０が選択活性化された時に、ＹＳＷ０およびＹＳＷ１に基づいて、ＹＳ００またはＹＳ０１を排他的に活性化する。すなわち、ＹＳＷ０が“Ｈ”であれば、ＢＬ０／ｂＢＬ０とＬＤＱ００／ｂＬＤＱ００を接続するようＹＳ００を“Ｈ”にし、ＹＳＷ１が“Ｈ”であれば、ＢＬ０／ｂＢＬ０とＬＤＱ０１／ｂＬＤＱ０１を接続するようＹＳ０１を“Ｈ”にする。
ＹＤＥＣ１１〜ＹＤＥＣ１３はＹＤＥＣ１０と同様の構成である。ＹＤＥＣ１０との違いは、ＹＤＥＣ１１の入力ノードがＹＳ１に接続され、ＹＤＥＣ１１の第１の出力ノードがＹＳ１０に接続され、ＹＤＥＣ１１の第２の出力ノードがＹＳ１１に接続され、ＹＤＥＣ１２の入力ノードがＹＳ２に接続され、ＹＤＥＣ１２の第１の出力ノードがＹＳ２０に接続され、ＹＤＥＣ１２の第２の出力ノードがＹＳ２１に接続され、ＹＤＥＣ１３の入力ノードがＹＳ３に接続され、ＹＤＥＣ１３の第１の出力ノードがＹＳ３０に接続され、ＹＤＥＣ１３の第２の出力ノードがＹＳ３１に接続されていることである。
このような構成のＹＤＥＣ１０〜ＹＤＥＣ１３により、２つのビット線対のローカルデータ線対への接続をオーバーラップさせることができる。
すなわち、例えば、ＹＤＥＣ１０によりＹＳ００を“Ｈ”にしてＭＣ０へデータ書き込みを開始した直後に、ＹＤＥＣ１１によりＹＳ１１を“Ｈ”にしてＭＣ２からのデータ読み出しを行うことができる。
このようにして、ＹＳ００が“Ｌ”に遷移するまでの待ち時間を不要とし、データ書き込み後の読み出し動作を高速化している。
図１０は、本発明の実施例３に係わるダイナミック型半導体記憶装置の連続カラムアクセス動作を示す波形図である。ここでは、一例として、同じＷＬ０により選択駆動される２つのメモリセルへの連続カラムアクセス動作、すなわち、ＭＣ０へデータを書き込み、直後にＭＣ２からデータを読み出す場合を示した。
まず、ＭＣ０へデータ書き込みを開始するまで（図１０の時刻ｔ４まで。）の動作は図８と同様である。
続いて時刻ｔ５で、内部制御回路は、ＹＳ１を“Ｈ”にし、同時に、ＤＧ１１を導通状態にするためＹＳＷ１を“Ｈ”にする。本実施例では、書き込み動作直後に読み出し動作を行う場合、ＹＳ０が“Ｈ”の状態でも次の読み出し動作に入ることができる。
つまり、ＭＣ０へ十分にデータを書き込んでＹＳ０およびＹＳＷ０を“Ｌ”に遷移させる時刻ｔ６を待たずに、次の読み出しアドレスを選択してＭＣ２の読み出し動作を開始できる。
時刻ｔ５でＹＳ１およびＹＳＷ１が“Ｈ”に遷移すると、ＹＳ１１が“Ｈ”に遷移して、ＤＧ１１が導通状態になり、ＭＣ２のデータがＬＤＱ０１／ｂＬＤＱ０１へ読み出される。以後の動作は図８と同様である。
上記実施例３によれば、実施例２で述べたと同様の効果を得られるばかりでなく、ＹＤＥＣ１０〜ＹＤＥＣ１３がラッチ機能を有しているので、データ書き込み動作とデータ読み出し動作をオーバーラップさせることができ、さらに高速な連続カラムアクセス動作が可能なダイナミック型半導体記憶装置を実現することができる。
上述の実施例３では、ＹＤＥＣ１０〜ＹＤＥＣ１３は、２つの３入力ＮＡＮＤ回路と２つのインバータで構成されるとしたが、本発明はこれに限られるものではなく、図１０に示したＹＳ００〜ＹＳ１１の動作を実現できるラッチ機能を持った論理回路であれば、原理的には使用可能である。
さらに、上述の実施例１〜３の説明では、ビット線、ローカルデータ線、マスターデータ線、及びグローバルデータ線は、データ転送時に相補的な信号レベルとなる２本が１組の線対を形成しデータの転送を行うとしたが、本発明はこれに限られるものではない。
さらに、上述の実施例１〜３の説明では、メモリセルは、１つのキャパシタと１つのトランジスタで構成されるＤＲＡＭセルであるとしたが、本発明はこれに限られるものではなく、メモリセルアレイの外側に配置されたデータ書き込みバッファおよびデータ読み出しバッファまでデータ線を用いてセルデータを転送するアーキテクチャを持ったダイナミック型半導体記憶装置に広く適用することができる。
特に、近年の微細化技術の進展とそれに伴うメモリの大容量化に伴い、メモリセルは極限まで縮小される傾向にあり、メモリセルの形態にかかわりなく、上述のようなアーキテクチャの必要性が増加している。
本発明の実施例１に係わるダイナミック型半導体記憶装置を示す回路ブロック図。 本発明の実施例１に係わるダイナミック型半導体記憶装置の連続カラムアクセス動作を示す波形図。 本発明の実施例１に係わるダイナミック型半導体記憶装置のデータ書き込みバッファを示す回路ブロック図。 本発明の実施例１に係わるダイナミック型半導体記憶装置におけるデータ書き込みバッファのデータ線への書き込み動作を示す波形図。 本発明の実施例１に係わるダイナミック型半導体記憶装置のデータ読み出しバッファを示す回路ブロック図。 本発明の実施例１に係わるダイナミック型半導体記憶装置におけるデータ読み出しバッファのデータ線からの読み出し動作を示す波形図。 本発明の実施例２に係わるダイナミック型半導体記憶装置を示す回路ブロック図。 本発明の実施例２に係わるダイナミック型半導体記憶装置の連続カラムアクセス動作を示す波形図。 本発明の実施例３に係わるダイナミック型半導体記憶装置を示す回路ブロック図。 本発明の実施例３に係わるダイナミック型半導体記憶装置の連続カラムアクセス動作を示す波形図。
符号の説明
ＢＬ０〜ＢＬ３、ｂＢＬ０〜ｂＢＬ３ ビット線
ＣＤ カラムアドレスデコーダ
ＤＧ０〜ＤＧ３、ＤＧ００〜ＤＧ３１ カラム選択ゲート
ＤＲＢ データ読み出しバッファ
ＤＷＢ データ書き込みバッファ
ＬＤＱ０、ＬＤＱ１、ｂＬＤＱ０、ｂＬＤＱ１、ＬＤＧ００〜ＬＤＱ１１、ｂＬＤＱ００〜ｂＬＤＱ１１ ローカルデータ線
ＭＣ０〜ＭＣ７ メモリセル
ＭＤＱ０、ＭＤＱ１、ｂＭＤＱ０、ｂＭＤＱ１ マスターデータ線
ＲＤ ローアドレスデコーダ
ＳＷ０、ＳＷ１、ＳＷ００〜ＳＷ１１ ローカルデータ線選択ゲート
ＷＬ０、ＷＬ１ ワード線
ＹＳ０〜ＹＳ３ カラムアドレス選択線
ＹＳ００〜ＹＳ３１ デコード後のカラムアドレス選択線

Claims (5)

  1. 行および列方向に繰り返し配置された複数のメモリセルを有するメモリセルアレイと、
    外部から入力されるローアドレスに基づいて、前記メモリセルを行方向に選択駆動するワード線と、
    前記ワード線によって選択駆動されたメモリセルが外部から入力されるカラムアドレスに基づいて分割される第１および第２のメモリセルグループと、
    前記第１のメモリセルグループとの間でデータの授受を行う第１のビット線と、
    前記第２のメモリセルグループとの間でデータの授受を行う第２のビット線と、
    前記メモリセルアレイに隣接して前記行方向に配置された第１および第２のローカルデータ線と、
    前記カラムアドレスに基づいて、前記第１および前記第２のビット線を前記第１および前記第２のローカルデータ線にそれぞれ接続するカラム選択手段と、
    前記第１のローカルデータ線に対応して配置された第１のマスターデータ線と、
    前記第２のローカルデータ線に対応して配置された第２のマスターデータ線と、
    前記第１および前記第２のローカルデータ線を前記第１および前記第２のマスターデータ線にそれぞれ接続するローカルデータ線選択手段と、
    前記第１または前記第２のマスターデータ線を選択し、前記メモリセルからのデータを読み出すデータ読み出し手段と、
    前記第１または前記第２のマスターデータ線を選択し、外部から入力されるデータを前記メモリセルへ書き込むデータ書き込み手段を備えたことを特徴とするダイナミック型半導体記憶装置。
  2. 行および列方向に繰り返し配置された複数のメモリセルを有するメモリセルアレイと、
    外部から入力されるローアドレスに基づいて、前記メモリセルを行方向に選択駆動するワード線と、
    前記ワード線によって選択駆動されたメモリセルが外部から入力されるカラムアドレスに基づいて分割される第１および第２のメモリセルグループと、
    前記第１のメモリセルグループとの間でデータの授受を行う第１のビット線と、
    前記第２のメモリセルグループとの間でデータの授受を行う第２のビット線と、
    所定の順序で活性化される第１および第２のカラムデコード選択信号と前記カラムアドレスに基づいて、第１および第２のカラム選択信号を出力するカラムアドレス選択線デコード手段と、
    前記メモリセルアレイに隣接して前記行方向に配置された第１乃至第４のローカルデータ線と、
    前記第１のカラム選択信号に基づいて、前記第１および前記第２のビット線を前記第１および前記第２のローカルデータ線にそれぞれ接続する第１のカラム選択手段と、
    前記第２のカラム選択信号に基づいて、前記第１および前記第２のビット線を前記第３および前記第４のローカルデータ線にそれぞれ接続する第２のカラム選択手段と、
    前記第１および前記第２のローカルデータ線に対応して配置された第１のマスターデータ線と、
    前記第３および前記第４のローカルデータ線に対応して配置された第２のマスターデータ線と、
    前記第１および前記第２のローカルデータ線を前記第１のマスターデータ線に接続し、前記第３および前記第４のローカルデータ線を前記第２のマスターデータ線に接続するローカルデータ線選択手段と、
    前記第１または前記第２のマスターデータ線を選択し、前記メモリセルからのデータを読み出すデータ読み出し手段と、
    前記第１または前記第２のマスターデータ線を選択し、外部から入力されるデータを前記メモリセルへ書き込むデータ書き込み手段を備え、
    前記データ読み出し手段および前記データ書き込み手段は、前記第１のカラムデコード選択信号が活性化されたときに、前記第１のマスターデータ線を選択し、前記第２のカラムデコード選択信号が活性化されたときに、前記第２のマスターデータ線を選択することを特徴とするダイナミック型半導体記憶装置。
  3. 前記第１および前記第２のビット線にそれぞれ対応して設けられ、前記メモリセルからのデータを増幅するビット線センスアンプと、
    前記第１および前記第２のビット線にそれぞれ対応して設けられ、前記第１および前記第２のビット線をプリチャージするビット線イコライズ手段と、
    前記ビット線センスアンプおよび前記ビット線イコライズ手段が配置されたセンスアンプブロックをさらに備え、
    前記第１および前記第２のカラムアドレス選択線デコード手段は、
    前記センスアンプブロック内に配置されることを特徴とする請求項２に記載のダイナミック型半導体記憶装置。
  4. 前記データ読み出し手段および前記データ書き込み手段は、
    互いに排他的に活性化される２つのスイッチ手段を介してそれぞれ前記第１および前記第２のマスターデータ線に接続されることを特徴とする請求項１または請求項２に記載のダイナミック型半導体記憶装置。
  5. 前記第１および前記第２のマスターデータ線は、
    前記データ読み出し手段および前記データ書き込み手段によって、交互に選択されることを特徴とする請求項１または請求項２に記載のダイナミック型半導体記憶装置。
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