JP3492200B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特にチップ情報記憶回路を備えた半導体記憶装
置に関する。
に係り、特にチップ情報記憶回路を備えた半導体記憶装
置に関する。
【０００２】
【従来の技術】多くの半導体記憶装置には、チップを特
定するための情報（ロット番号、製造日付、プロセスマ
ージンその他の履歴情報等）を記憶するチップ情報記憶
回路（以下、ＣＩＤ回路という）を備えている。ＣＩＤ
回路は不揮発にチップ情報を記憶する必要があり、一般
にはフューズ回路が用いられる。この様なＣＩＤ回路を
備えて、出荷時或いは出荷後のテスト工程でそのチップ
情報を読み出すことにより、不良解析等に役立てること
ができる。
定するための情報（ロット番号、製造日付、プロセスマ
ージンその他の履歴情報等）を記憶するチップ情報記憶
回路（以下、ＣＩＤ回路という）を備えている。ＣＩＤ
回路は不揮発にチップ情報を記憶する必要があり、一般
にはフューズ回路が用いられる。この様なＣＩＤ回路を
備えて、出荷時或いは出荷後のテスト工程でそのチップ
情報を読み出すことにより、不良解析等に役立てること
ができる。
【０００３】図１１は、従来のＣＩＤ回路を備えたＤＲ
ＡＭの概略構成を示す。メモリセルアレイ１、カラムデ
コーダ２、ロウデコーダ３、センスアンプ回路４、デー
タバッファ５等のＤＲＡＭの主要部回路とは独立に、Ｃ
ＩＤ回路６が設けられる。データバッファ５と外部入出
力端子Ｉ／Ｏの間には、データバッファ５を介して取り
出されるメモリセルアレイ１から読み出されるセルデー
タと、ＣＩＤ回路６から読み出されるチップ情報（フュ
ーズデータ）とを切り替えるためのマルチプレクサ７が
設けられる。
ＡＭの概略構成を示す。メモリセルアレイ１、カラムデ
コーダ２、ロウデコーダ３、センスアンプ回路４、デー
タバッファ５等のＤＲＡＭの主要部回路とは独立に、Ｃ
ＩＤ回路６が設けられる。データバッファ５と外部入出
力端子Ｉ／Ｏの間には、データバッファ５を介して取り
出されるメモリセルアレイ１から読み出されるセルデー
タと、ＣＩＤ回路６から読み出されるチップ情報（フュ
ーズデータ）とを切り替えるためのマルチプレクサ７が
設けられる。
【０００４】
【発明が解決しようとする課題】ＣＩＤ回路６には通
常、１２８ビット程度のチップ情報が必要とされる。従
って図１１に示す従来の方式では、メモリセルアレイ１
の上（或いはメモリセルアレイ１に隣接する領域）に配
設されるデータ線ＤＱとは別に、ＣＩＤ回路６からのフ
ューズデータ出力線ＣＩＤＤＱが配設されることにな
る。例えばこのＤＲＡＭがＡＳＩＣ混載ＤＲＡＭであっ
て、外部入出力端子Ｉ／Ｏの数が多いものとする。この
とき、メモリセルアレイ１から読み出されてデータバッ
ファ５に保持されたデータと、フューズデータとを切り
替えるマルチプレクサ７を外部入出力端子毎に入れると
すると、回路素子数は非常に多くなる。
常、１２８ビット程度のチップ情報が必要とされる。従
って図１１に示す従来の方式では、メモリセルアレイ１
の上（或いはメモリセルアレイ１に隣接する領域）に配
設されるデータ線ＤＱとは別に、ＣＩＤ回路６からのフ
ューズデータ出力線ＣＩＤＤＱが配設されることにな
る。例えばこのＤＲＡＭがＡＳＩＣ混載ＤＲＡＭであっ
て、外部入出力端子Ｉ／Ｏの数が多いものとする。この
とき、メモリセルアレイ１から読み出されてデータバッ
ファ５に保持されたデータと、フューズデータとを切り
替えるマルチプレクサ７を外部入出力端子毎に入れると
すると、回路素子数は非常に多くなる。
【０００５】一方、外部入出力端子Ｉ／Ｏの数が少ない
場合には、ＣＩＤ回路６からの１２８ビットのフューズ
データを取り出すために、シフトレジスタを用いて並列
直列変換を行えばよい。これにより、フューズデータを
一本の外部入出力端子Ｉ／Ｏにシリアルに読み出すこと
ができる。しかし、これも１２８段のシフトレジスタを
必要とするため、ＣＩＤ回路のために回路素子数は多い
ものとなる。
場合には、ＣＩＤ回路６からの１２８ビットのフューズ
データを取り出すために、シフトレジスタを用いて並列
直列変換を行えばよい。これにより、フューズデータを
一本の外部入出力端子Ｉ／Ｏにシリアルに読み出すこと
ができる。しかし、これも１２８段のシフトレジスタを
必要とするため、ＣＩＤ回路のために回路素子数は多い
ものとなる。
【０００６】以上のように、従来のＣＩＤ回路内蔵の半
導体記憶装置では、ＣＩＤ回路のデータ読み出しのため
の回路規模が大きくなるという問題があった。この発明
は、上記事情を考慮してなされたもので、メモリセルア
レイの領域に配設されるデータ線をＣＩＤ回路のチップ
情報出力を取り出すデータ線として共用することによ
り、ＣＩＤ回路内蔵に伴う回路規模増大を効果的に抑制
した半導体記憶装置を提供することを目的としている。
導体記憶装置では、ＣＩＤ回路のデータ読み出しのため
の回路規模が大きくなるという問題があった。この発明
は、上記事情を考慮してなされたもので、メモリセルア
レイの領域に配設されるデータ線をＣＩＤ回路のチップ
情報出力を取り出すデータ線として共用することによ
り、ＣＩＤ回路内蔵に伴う回路規模増大を効果的に抑制
した半導体記憶装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、メモリセルがマトリクス配列されたメモリセ
ルアレイと、外部アドレスに従って前記メモリセルアレ
イのメモリセル選択を行うデコード回路と、前記メモリ
セルアレイの選択されたメモリセルデータを検知増幅す
るセンスアンプ回路と、前記メモリセルアレイの領域上
又はこれに隣接して配設されて、前記センスアンプ回路
に読み出されたセルデータが転送される複数のデータ線
と、このデータ線と外部入出力端子との間のデータ転送
を行うデータバッファと、チップ情報を不揮発に記憶す
るチップ情報記憶回路と、外部からのチップ情報読み出
し要求に従って前記メモリセルアレイのセルデータに代
わって前記チップ情報記憶回路のチップ情報出力を前記
データ線に読み出し、前記データバッフアを介して前記
外部入出力端子に取り出す制御を行うチップ情報読み出
し制御回路とを備えたことを特徴としている。
憶装置は、メモリセルがマトリクス配列されたメモリセ
ルアレイと、外部アドレスに従って前記メモリセルアレ
イのメモリセル選択を行うデコード回路と、前記メモリ
セルアレイの選択されたメモリセルデータを検知増幅す
るセンスアンプ回路と、前記メモリセルアレイの領域上
又はこれに隣接して配設されて、前記センスアンプ回路
に読み出されたセルデータが転送される複数のデータ線
と、このデータ線と外部入出力端子との間のデータ転送
を行うデータバッファと、チップ情報を不揮発に記憶す
るチップ情報記憶回路と、外部からのチップ情報読み出
し要求に従って前記メモリセルアレイのセルデータに代
わって前記チップ情報記憶回路のチップ情報出力を前記
データ線に読み出し、前記データバッフアを介して前記
外部入出力端子に取り出す制御を行うチップ情報読み出
し制御回路とを備えたことを特徴としている。
【０００８】この発明において、データ線のビット数が
大きい場合、データ線は複数個に分割されたセルアレイ
ブロック上に連続的に配設される。この場合、チップ情
報記憶回路は、データ線の端部に配置されて、複数のチ
ップ情報出力が同時にデータ線に並列に読み出されるよ
うにする。チップ情報記憶回路は例えば、複数のフュー
ズ回路と、各フューズ回路の出力端子に設けられてチッ
プ情報出力をデータ線に転送制御するための転送ゲート
とから構成される。
大きい場合、データ線は複数個に分割されたセルアレイ
ブロック上に連続的に配設される。この場合、チップ情
報記憶回路は、データ線の端部に配置されて、複数のチ
ップ情報出力が同時にデータ線に並列に読み出されるよ
うにする。チップ情報記憶回路は例えば、複数のフュー
ズ回路と、各フューズ回路の出力端子に設けられてチッ
プ情報出力をデータ線に転送制御するための転送ゲート
とから構成される。
【０００９】チップ情報読み出し制御回路は、外部から
のチップ情報読み出しコマンドをデコードするコマンド
デコーダと、このコマンドデコーダの出力に応じて前記
チップ情報記憶回路のチップ情報出力を活性化する活性
化信号と前記デコード回路を非活性にする非活性化信号
を出す制御信号発生回路とから構成される。
のチップ情報読み出しコマンドをデコードするコマンド
デコーダと、このコマンドデコーダの出力に応じて前記
チップ情報記憶回路のチップ情報出力を活性化する活性
化信号と前記デコード回路を非活性にする非活性化信号
を出す制御信号発生回路とから構成される。
【００１０】またこの発明において、データ線のビット
数が少なく、従ってカラム選択線の本数が多い場合に
は、複数個に分割されたセルアレイブロック上に連続的
に複数本のカラム選択線が配設される。この場合、チッ
プ情報記憶回路は、カラム選択線のこれを駆動するカラ
ムデコーダ部とは反対側の端部に配置されて、各カラム
選択線により読み出しが制御されるようにする。
数が少なく、従ってカラム選択線の本数が多い場合に
は、複数個に分割されたセルアレイブロック上に連続的
に複数本のカラム選択線が配設される。この場合、チッ
プ情報記憶回路は、カラム選択線のこれを駆動するカラ
ムデコーダ部とは反対側の端部に配置されて、各カラム
選択線により読み出しが制御されるようにする。
【００１１】またこの場合、複数のデータ線は、カラム
選択線により制御されるカラムスイッチによりビット線
に接続される、カラム選択線と直交させて配設された複
数のローカルデータ線と、メモリセルアレイの外側にカ
ラム選択線と平行に配設された各ローカルデータ線と接
続される複数のメインデータ線とから構成される。そし
て、チップ情報記憶回路を構成する各フューズ回路の出
力端子は、各カラム選択線により駆動される転送ゲート
を介してローカルデータ線と平行に配設されたチップ情
報出力線に接続されるようにする。
選択線により制御されるカラムスイッチによりビット線
に接続される、カラム選択線と直交させて配設された複
数のローカルデータ線と、メモリセルアレイの外側にカ
ラム選択線と平行に配設された各ローカルデータ線と接
続される複数のメインデータ線とから構成される。そし
て、チップ情報記憶回路を構成する各フューズ回路の出
力端子は、各カラム選択線により駆動される転送ゲート
を介してローカルデータ線と平行に配設されたチップ情
報出力線に接続されるようにする。
【００１２】カラム選択線によりチップ情報読み出しの
制御を行う方式では、コマンドデコーダの出力に応じて
ローカルデータ線とチップ情報出力線とを切り替えてメ
インデータ線に接続するセレクタ回路を設けることによ
り、セルデータとチップ情報との切り替えが行われる。
制御を行う方式では、コマンドデコーダの出力に応じて
ローカルデータ線とチップ情報出力線とを切り替えてメ
インデータ線に接続するセレクタ回路を設けることによ
り、セルデータとチップ情報との切り替えが行われる。
【００１３】この発明において、チップ情報記憶回路
は、デコーダ回路の各セルアレイブロックの端部に配置
されたロウデコーダ部の間隙部に分散させて配置するこ
ともできる。
は、デコーダ回路の各セルアレイブロックの端部に配置
されたロウデコーダ部の間隙部に分散させて配置するこ
ともできる。
【００１４】この発明によると、通常セルデータの内部
伝送に用いられるデータ線を、セルデータの伝送とチッ
プ情報記憶回路（ＣＩＤ回路）のチップ情報出力の伝送
とに共用して、セルデータと切り替えてチップ情報出力
を外部入出力端子に取り出すようにしている。この様な
データ線共有により、データバッファの後段にマルチプ
レクサを設けてセルデータとチップ情報出力の切り替え
を行う従来方式と比べて、ＣＩＤ回路を内蔵したことに
伴う回路素子数を大きく低減できる。
伝送に用いられるデータ線を、セルデータの伝送とチッ
プ情報記憶回路（ＣＩＤ回路）のチップ情報出力の伝送
とに共用して、セルデータと切り替えてチップ情報出力
を外部入出力端子に取り出すようにしている。この様な
データ線共有により、データバッファの後段にマルチプ
レクサを設けてセルデータとチップ情報出力の切り替え
を行う従来方式と比べて、ＣＩＤ回路を内蔵したことに
伴う回路素子数を大きく低減できる。
【００１５】また、多数のデータ線がメモリセルアレイ
上に配設される場合には、そのデータ線の端部にチップ
情報記憶回路を配置して、複数のチップ情報を同時並列
的にデータ線に転送するように制御することで、チップ
情報記憶回路の専用デコード回路が不要となる。
上に配設される場合には、そのデータ線の端部にチップ
情報記憶回路を配置して、複数のチップ情報を同時並列
的にデータ線に転送するように制御することで、チップ
情報記憶回路の専用デコード回路が不要となる。
【００１６】更に、多数のカラム選択線がメモリセルア
レイ上に配設される場合には、このカラム選択線の端部
にチップ情報記憶回路を配置して、カラム選択線により
チップ情報をデコードしてデータ線に読み出すように制
御することで、やはりチップ情報記憶回路の専用デコー
ド回路が不要となる。
レイ上に配設される場合には、このカラム選択線の端部
にチップ情報記憶回路を配置して、カラム選択線により
チップ情報をデコードしてデータ線に読み出すように制
御することで、やはりチップ情報記憶回路の専用デコー
ド回路が不要となる。
【００１７】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
るＤＲＡＭのブロック構成を示す。この実施例の場合、
ＤＲＡＭはシンクロナスＤＲＡＭであるが、この発明は
これに限られるわけではない。
の実施例を説明する。図１は、この発明の一実施例に係
るＤＲＡＭのブロック構成を示す。この実施例の場合、
ＤＲＡＭはシンクロナスＤＲＡＭであるが、この発明は
これに限られるわけではない。
【００１８】メモリセルがマトリクス配列されたメモリ
セルアレイ１は、複数のセルアレイブロック１１に分割
されている。各セルアレイブロック１１の間に選択され
たセルデータを増幅するためのセンスアンプ列２が両側
のセルアレイブロック１１で共有する形で配置されてい
る。
セルアレイ１は、複数のセルアレイブロック１１に分割
されている。各セルアレイブロック１１の間に選択され
たセルデータを増幅するためのセンスアンプ列２が両側
のセルアレイブロック１１で共有する形で配置されてい
る。
【００１９】外部から供給されるアドレスＡＤＲにより
メモリセル選択を行うために、アドレスＡＤＲを取り込
むアドレスバッファ６、取り込まれたアドレスＡＤＲを
デコードして、ワード線選択及びビット線選択を行うロ
ウデコーダ３及びカラムデコーダ４を有する。
メモリセル選択を行うために、アドレスＡＤＲを取り込
むアドレスバッファ６、取り込まれたアドレスＡＤＲを
デコードして、ワード線選択及びビット線選択を行うロ
ウデコーダ３及びカラムデコーダ４を有する。
【００２０】セルデータを読み出す複数対のデータ線Ｄ
Ｑ，ｂＤＱは、複数のセルアレイブロック１１にまたが
って、メモリセルアレイ１上に連続的に配設されてい
る。このデータ線ＤＱ，ｂＤＱの一端側に、データ線Ｄ
Ｑ，ｂＤＱと外部入出力端子Ｉ／Ｏとの間のデータ転送
を行うデータバッファ５が設けられている。
Ｑ，ｂＤＱは、複数のセルアレイブロック１１にまたが
って、メモリセルアレイ１上に連続的に配設されてい
る。このデータ線ＤＱ，ｂＤＱの一端側に、データ線Ｄ
Ｑ，ｂＤＱと外部入出力端子Ｉ／Ｏとの間のデータ転送
を行うデータバッファ５が設けられている。
【００２１】図２は、メモリセルアレイ１の部分の具体
的な回路構成を、一つのセルアレイブロック１１とその
両側のセンスアンプ列２の部分に着目して示している。
セルアレイブロック１１は図示のように、複数本のワー
ド線ＷＬと複数対のビット線ＢＬ，ｂＢＬの交差部にダ
イナミック型メモリセルＭＣを配置して構成される。ビ
ット線対ＢＬ，ｂＢＬはそれぞれセンスアンプ列２を構
成する各センスアンプＳＡに接続される。データ線対Ｄ
Ｑ，ｂＤＱは、各セルアレイブロック１１のビット線対
ＢＬ，ｂＢＬに共通にセルアレイブロック１１及びセン
スアンプ列２の上を横切るように配設されている。
的な回路構成を、一つのセルアレイブロック１１とその
両側のセンスアンプ列２の部分に着目して示している。
セルアレイブロック１１は図示のように、複数本のワー
ド線ＷＬと複数対のビット線ＢＬ，ｂＢＬの交差部にダ
イナミック型メモリセルＭＣを配置して構成される。ビ
ット線対ＢＬ，ｂＢＬはそれぞれセンスアンプ列２を構
成する各センスアンプＳＡに接続される。データ線対Ｄ
Ｑ，ｂＤＱは、各セルアレイブロック１１のビット線対
ＢＬ，ｂＢＬに共通にセルアレイブロック１１及びセン
スアンプ列２の上を横切るように配設されている。
【００２２】各センスアンプＳＡの二つのセンスノード
は、カラムスイッチ２１を介して、対応するデータ線Ｄ
Ｑ，ｂＤＱに接続される。図の場合、カラムスイッチ２
１は、カラム選択線ＣＳＬによりゲートが制御されるＮ
ＭＯＳトランジスタの対（Ｑ01，Ｑ02），（Ｑ11，Ｑ1
2），…により構成されている。
は、カラムスイッチ２１を介して、対応するデータ線Ｄ
Ｑ，ｂＤＱに接続される。図の場合、カラムスイッチ２
１は、カラム選択線ＣＳＬによりゲートが制御されるＮ
ＭＯＳトランジスタの対（Ｑ01，Ｑ02），（Ｑ11，Ｑ1
2），…により構成されている。
【００２３】図１に示すように、チップ情報を不揮発に
記憶するＣＩＤ回路７は、メモリセルアレイ１のデータ
バッファ５とは反対側の端部に配置され、ＣＩＤ回路７
の複数の出力端子対はそれぞれデータ線対ＤＱ，ｂＤＱ
に接続されている。ＣＩＤ回路７の情報読み出しを制御
するＣＩＤ読み出し制御回路８は、外部からのＣＩＤコ
マンドをデコードするコマンドデコーダ９と、このコマ
ンドデコーダ９のデコード出力により、ＣＩＤ回路７の
データ読み出しの活性，非活性を制御する信号を出す制
御信号発生回路１０とから構成される。ＣＩＤコマンド
は、チップセレクト端子等の複数の端子への入力信号の
適当な組み合わせにより定義される信号群である。
記憶するＣＩＤ回路７は、メモリセルアレイ１のデータ
バッファ５とは反対側の端部に配置され、ＣＩＤ回路７
の複数の出力端子対はそれぞれデータ線対ＤＱ，ｂＤＱ
に接続されている。ＣＩＤ回路７の情報読み出しを制御
するＣＩＤ読み出し制御回路８は、外部からのＣＩＤコ
マンドをデコードするコマンドデコーダ９と、このコマ
ンドデコーダ９のデコード出力により、ＣＩＤ回路７の
データ読み出しの活性，非活性を制御する信号を出す制
御信号発生回路１０とから構成される。ＣＩＤコマンド
は、チップセレクト端子等の複数の端子への入力信号の
適当な組み合わせにより定義される信号群である。
【００２４】この実施例の場合、読み出し制御回路８
は、後に詳細に説明するように、ＣＩＤコマンドが入力
されたとき、ＣＩＤ回路７のチップ情報出力を活性化す
るための活性化信号ＣＩＤＧＡＴＥを出し、同時にロウ
デコーダ３及びカラムデコーダ４を非活性にする非活性
化信号ＲＯＦＦ及びＣＯＦＦを出力する。
は、後に詳細に説明するように、ＣＩＤコマンドが入力
されたとき、ＣＩＤ回路７のチップ情報出力を活性化す
るための活性化信号ＣＩＤＧＡＴＥを出し、同時にロウ
デコーダ３及びカラムデコーダ４を非活性にする非活性
化信号ＲＯＦＦ及びＣＯＦＦを出力する。
【００２５】図３及び図４は、ＣＩＤ回路７の具体的な
構成例を示している。ＣＩＤ回路７は図示のように、複
数のフューズ回路７１（７１0 〜７１n ）と、それぞれ
の出力端子対Ｎ1 ，ｂＮ1 をデータ線対ＤＱ，ｂＤＱに
接続するための、活性化信号ＣＩＤＧＡＴＥにより制御
される転送ゲート７２（７２0 〜７２n ）とを有する。
図では、フューズ回路７１の数がデータ線対ＤＱ，ｂＤ
Ｑの数と等しい場合を示しいるが、これらは必ずしも一
致する訳ではない。
構成例を示している。ＣＩＤ回路７は図示のように、複
数のフューズ回路７１（７１0 〜７１n ）と、それぞれ
の出力端子対Ｎ1 ，ｂＮ1 をデータ線対ＤＱ，ｂＤＱに
接続するための、活性化信号ＣＩＤＧＡＴＥにより制御
される転送ゲート７２（７２0 〜７２n ）とを有する。
図では、フューズ回路７１の数がデータ線対ＤＱ，ｂＤ
Ｑの数と等しい場合を示しいるが、これらは必ずしも一
致する訳ではない。
【００２６】フューズ回路７１は、図４に示すように、
電源ＶCCと接地ＶSSの間に直列接続されたフューズＦＳ
とＰＭＯＳトランジスタＱ４１及びＮＭＯＳトランジス
タＱ４２を有し、フューズＦＳの切断，非切断により１
ビットのチップ情報が書き込まれることになる。ＰＭＯ
ＳトランジスタＱ４１及びＮＭＯＳトランジスタＱ４２
のゲートはそれぞれ、電源投入時に自動的に立ち上がる
セット信号ＳＥＴｎ及びクリア信号ＣＬＲｐにより制御
される。これらの制御信号ＳＥＴｎ，ＣＬＲｐにより、
ＰＭＯＳトランジスタＱ４１とＮＭＯＳトランジスタＱ
４２の接続ノードＮ０に、フューズＦＳの切断，非切断
に応じて、“Ｌ”，“Ｈ”のフューズデータが得られ
る。
電源ＶCCと接地ＶSSの間に直列接続されたフューズＦＳ
とＰＭＯＳトランジスタＱ４１及びＮＭＯＳトランジス
タＱ４２を有し、フューズＦＳの切断，非切断により１
ビットのチップ情報が書き込まれることになる。ＰＭＯ
ＳトランジスタＱ４１及びＮＭＯＳトランジスタＱ４２
のゲートはそれぞれ、電源投入時に自動的に立ち上がる
セット信号ＳＥＴｎ及びクリア信号ＣＬＲｐにより制御
される。これらの制御信号ＳＥＴｎ，ＣＬＲｐにより、
ＰＭＯＳトランジスタＱ４１とＮＭＯＳトランジスタＱ
４２の接続ノードＮ０に、フューズＦＳの切断，非切断
に応じて、“Ｌ”，“Ｈ”のフューズデータが得られ
る。
【００２７】ＰＭＯＳトランジスタＱ４１とＮＭＯＳト
ランジスタＱ４２の接続ノードＮ０には、ＰＭＯＳトラ
ンジスタＱ４３とＮＭＯＳトランジスタＱ４４により構
成されたＣＭＯＳインバータと、ＰＭＯＳトランジスタ
Ｑ４５とＮＭＯＳトランジスタＱ４６により構成された
ＣＭＯＳインバータをリング接続したラッチ回路７３が
接続されている。詳細な動作は後述するが、ＮＭＯＳト
ランジスタＱ４２と相補的にクリア信号ＣＬＲｐにより
制御されるＰＭＯＳトランジスタＱ４７により、電源投
入時にフューズデータはラッチ回路７３にラッチされる
ことになる。
ランジスタＱ４２の接続ノードＮ０には、ＰＭＯＳトラ
ンジスタＱ４３とＮＭＯＳトランジスタＱ４４により構
成されたＣＭＯＳインバータと、ＰＭＯＳトランジスタ
Ｑ４５とＮＭＯＳトランジスタＱ４６により構成された
ＣＭＯＳインバータをリング接続したラッチ回路７３が
接続されている。詳細な動作は後述するが、ＮＭＯＳト
ランジスタＱ４２と相補的にクリア信号ＣＬＲｐにより
制御されるＰＭＯＳトランジスタＱ４７により、電源投
入時にフューズデータはラッチ回路７３にラッチされる
ことになる。
【００２８】転送ゲート７２は、フューズ回路７１の二
つの出力端子Ｎ１，ｂＮ１にそれぞれゲートが接続さ
れ、ソースが接地されたオープンドレインのＮＭＯＳト
ランジスタＱ７１，Ｑ７２を有する。これらのＮＭＯＳ
トランジスタＱ７１，Ｑ７２のドレインはそれぞれ、活
性化信号ＣＩＤＧＡＴＥによりゲートが制御されるＮＭ
ＯＳトランジスタＱ７３，Ｑ７４を介して、出力端子Ｎ
２，ｂＮ２に接続される。これらの出力端子Ｎ２，ｂＮ
２はデータ線対ＤＱ，ｂＤＱの終端部につながる。
つの出力端子Ｎ１，ｂＮ１にそれぞれゲートが接続さ
れ、ソースが接地されたオープンドレインのＮＭＯＳト
ランジスタＱ７１，Ｑ７２を有する。これらのＮＭＯＳ
トランジスタＱ７１，Ｑ７２のドレインはそれぞれ、活
性化信号ＣＩＤＧＡＴＥによりゲートが制御されるＮＭ
ＯＳトランジスタＱ７３，Ｑ７４を介して、出力端子Ｎ
２，ｂＮ２に接続される。これらの出力端子Ｎ２，ｂＮ
２はデータ線対ＤＱ，ｂＤＱの終端部につながる。
【００２９】この実施例では上述のように、オープンド
レインのＮＭＯＳトランジスタＱ７１，Ｑ７２によりフ
ューズ回路７１のフューズデータ出力を受けるようにし
ている。これは、フューズ回路７１の出力端子Ｎ１，ｂ
Ｎ１が直接データ線ＤＱ，ｂＤＱに接続されるのを防止
するためである。これにより、ＤＲＡＭの電源がオンさ
れている間、フューズ回路７１のラッチ回路７３に保持
されているフューズデータが、データ線対ＤＱ，ｂＤＱ
の電位変動の影響で誤って破壊されるという事態を防止
することができる。
レインのＮＭＯＳトランジスタＱ７１，Ｑ７２によりフ
ューズ回路７１のフューズデータ出力を受けるようにし
ている。これは、フューズ回路７１の出力端子Ｎ１，ｂ
Ｎ１が直接データ線ＤＱ，ｂＤＱに接続されるのを防止
するためである。これにより、ＤＲＡＭの電源がオンさ
れている間、フューズ回路７１のラッチ回路７３に保持
されているフューズデータが、データ線対ＤＱ，ｂＤＱ
の電位変動の影響で誤って破壊されるという事態を防止
することができる。
【００３０】以上のように構成されたＤＲＡＭのチップ
情報読み出しの動作を、具体的に図５を参照して説明す
る。図５に示すように、タイミングｔ０で電源が投入さ
れると、自動的にＤＲＡＭにはパワーオンリセットがか
かり、同時にセットアップ信号ＳＥＴｎとクリア信号Ｃ
ＬＲｐが“Ｈ”になる。これにより、ＣＩＤ回路７の各
フューズ回路７１では、ＰＭＯＳトランジスタＱ４１が
オフ、ＮＭＯＳトランジスタＱ４２がオンとなり、ノー
ドＮ０が接地されてラッチ回路７３がリセットされる。
タイミングｔ１でセット信号ＳＥＴｎ及びクリア信号Ｃ
ＬＲｐが同時に“Ｌ”になると、ＰＭＯＳトランジスタ
Ｑ４１がオン、ＮＭＯＳトランジスタＱ４２がオフにな
る。これにより、フューズＦＳが切断されている場合に
は、ノードＮ０は“Ｌ”のまま保持され、フューズＦＳ
が切断されていない場には、ノードＮ０は電源ＶCCから
の充電により、“Ｈ”になる。このフューズデータは、
ＰＭＯＳトランジスタＱ４７がオンとなることでラッチ
回路７３に取り込まれる。タイミングｔ３でセット信号
ＳＥＴｎは“Ｈ”になり、ノードＮ０がフローティング
となる。その後電源がオンの間はＣＩＤデータはラッチ
回路７３に保持されることになる。
情報読み出しの動作を、具体的に図５を参照して説明す
る。図５に示すように、タイミングｔ０で電源が投入さ
れると、自動的にＤＲＡＭにはパワーオンリセットがか
かり、同時にセットアップ信号ＳＥＴｎとクリア信号Ｃ
ＬＲｐが“Ｈ”になる。これにより、ＣＩＤ回路７の各
フューズ回路７１では、ＰＭＯＳトランジスタＱ４１が
オフ、ＮＭＯＳトランジスタＱ４２がオンとなり、ノー
ドＮ０が接地されてラッチ回路７３がリセットされる。
タイミングｔ１でセット信号ＳＥＴｎ及びクリア信号Ｃ
ＬＲｐが同時に“Ｌ”になると、ＰＭＯＳトランジスタ
Ｑ４１がオン、ＮＭＯＳトランジスタＱ４２がオフにな
る。これにより、フューズＦＳが切断されている場合に
は、ノードＮ０は“Ｌ”のまま保持され、フューズＦＳ
が切断されていない場には、ノードＮ０は電源ＶCCから
の充電により、“Ｈ”になる。このフューズデータは、
ＰＭＯＳトランジスタＱ４７がオンとなることでラッチ
回路７３に取り込まれる。タイミングｔ３でセット信号
ＳＥＴｎは“Ｈ”になり、ノードＮ０がフローティング
となる。その後電源がオンの間はＣＩＤデータはラッチ
回路７３に保持されることになる。
【００３１】あるクロックタイミングｔ３で、外部から
ＣＩＤ回路７のデータ読み出しを要求するＣＩＤコマン
ドが供給されると、このＣＩＤコマンドはコマンドデコ
ーダ９でデコードされ、適当なクロックタイミングｔ４
で制御信号発生回路１０からＣＩＤ回路７の出力読み出
しを活性化する活性化信号ＣＩＤＧＡＴＥが出力され
る。この活性化信号ＣＩＤＧＡＴＥにより、図３及び図
４に示すＣＩＤ回路７の全ての転送ゲート７２７が導通
制御され、各フューズ回路７１の出力端子対Ｎ１，ｂＮ
１のフューズデータがそれぞれ対応するデータ線ＤＱ，
ｂＤＱに転送される。
ＣＩＤ回路７のデータ読み出しを要求するＣＩＤコマン
ドが供給されると、このＣＩＤコマンドはコマンドデコ
ーダ９でデコードされ、適当なクロックタイミングｔ４
で制御信号発生回路１０からＣＩＤ回路７の出力読み出
しを活性化する活性化信号ＣＩＤＧＡＴＥが出力され
る。この活性化信号ＣＩＤＧＡＴＥにより、図３及び図
４に示すＣＩＤ回路７の全ての転送ゲート７２７が導通
制御され、各フューズ回路７１の出力端子対Ｎ１，ｂＮ
１のフューズデータがそれぞれ対応するデータ線ＤＱ，
ｂＤＱに転送される。
【００３２】具体的には、データ線対ＤＱ，ｂＤＱは、
図示しないイコライズ回路により、予めＶCC／２にプリ
チャージされている。活性化信号ＣＩＤＧＡＴＥが
“Ｈ”になると、転送ゲート７２のＮＭＯＳトランジス
タＱ７３，Ｑ７４がオンになる。転送ゲート７２のＮＭ
ＯＳトランジスタＱ７１，Ｑ７２は、フューズ回路７１
の相補出力端子Ｎ１，ｂＮ１により一方がオン、他方が
オフであるから、図５に示すように、データ線対ＤＱ，
ｂＤＱの一方が放電されてＶSSになり、他方はＶCC／２
に保持される。フューズデータの“０”，“１”に応じ
て決まるこのデータ線対ＤＱ，ｂＤＱの電位差は、ある
クロックタイミングｔ５でデータバッファ５に取り込ま
れて増幅され、チップ情報（ＣＩＤデータ）として外部
入出力端子Ｉ／Ｏに取り出される。
図示しないイコライズ回路により、予めＶCC／２にプリ
チャージされている。活性化信号ＣＩＤＧＡＴＥが
“Ｈ”になると、転送ゲート７２のＮＭＯＳトランジス
タＱ７３，Ｑ７４がオンになる。転送ゲート７２のＮＭ
ＯＳトランジスタＱ７１，Ｑ７２は、フューズ回路７１
の相補出力端子Ｎ１，ｂＮ１により一方がオン、他方が
オフであるから、図５に示すように、データ線対ＤＱ，
ｂＤＱの一方が放電されてＶSSになり、他方はＶCC／２
に保持される。フューズデータの“０”，“１”に応じ
て決まるこのデータ線対ＤＱ，ｂＤＱの電位差は、ある
クロックタイミングｔ５でデータバッファ５に取り込ま
れて増幅され、チップ情報（ＣＩＤデータ）として外部
入出力端子Ｉ／Ｏに取り出される。
【００３３】以上のフューズデータ読み出しの間、制御
信号発生回路１０からは、ロウデコーダ３及びカラムデ
コーダ４を非活性に保つための非活性化信号ＲＯＦＦ及
びＣＯＦＦが出力され、これにより通常のセルデータ読
み出し書き込み動作は停止される。
信号発生回路１０からは、ロウデコーダ３及びカラムデ
コーダ４を非活性に保つための非活性化信号ＲＯＦＦ及
びＣＯＦＦが出力され、これにより通常のセルデータ読
み出し書き込み動作は停止される。
【００３４】以上のようにこの実施例のＤＲＡＭでは、
メモリセルアレイ１上に配設されたデータ線対ＤＱ，ｂ
ＤＱの端部にＣＩＤ回路７が配置され、ＣＩＤ回路７の
出力端子はデータ線対ＤＱ，ｂＤＱに接続されている。
そして、フューズデータは、データ線対ＤＱ，ｂＤＱを
転送して外部に読み出されるようにしている。フューズ
データ読み出しの制御に必要な制御回路８は、コマンド
デコーダ９と制御信号発生回路１０のみであり、これら
は簡単な回路で構成される。従って、従来のように、Ｃ
ＩＤ回路をメモリセルアレイとは離れた位置に配置し、
データバッファ５と外部入出力端子Ｉ／Ｏの間に、メモ
リセルアレイからのデータ線とＣＩＤ回路からのデータ
線を切り替えるマルチプレクサを配置する構成に比べ
て、回路規模は低減される。特にデータ線対ＤＱ，ｂＤ
Ｑの数が大きい場合、或いはＣＩＤ回路７のビット数が
大きい場合に、回路規模低減の効果は大きい。
メモリセルアレイ１上に配設されたデータ線対ＤＱ，ｂ
ＤＱの端部にＣＩＤ回路７が配置され、ＣＩＤ回路７の
出力端子はデータ線対ＤＱ，ｂＤＱに接続されている。
そして、フューズデータは、データ線対ＤＱ，ｂＤＱを
転送して外部に読み出されるようにしている。フューズ
データ読み出しの制御に必要な制御回路８は、コマンド
デコーダ９と制御信号発生回路１０のみであり、これら
は簡単な回路で構成される。従って、従来のように、Ｃ
ＩＤ回路をメモリセルアレイとは離れた位置に配置し、
データバッファ５と外部入出力端子Ｉ／Ｏの間に、メモ
リセルアレイからのデータ線とＣＩＤ回路からのデータ
線を切り替えるマルチプレクサを配置する構成に比べ
て、回路規模は低減される。特にデータ線対ＤＱ，ｂＤ
Ｑの数が大きい場合、或いはＣＩＤ回路７のビット数が
大きい場合に、回路規模低減の効果は大きい。
【００３５】なお、ＣＩＤ回路７のフューズデータは１
２８ビット程度の大きなものとなるのが普通である。メ
モリセルアレイ１上に配設されるデータ線対ＤＱ，ｂＤ
Ｑの数がフューズ回路と同数又はそれより多い場合に
は、実施例のようにフューズデータを同時に並列的にデ
ータ線対ＤＱ，ｂＤＱに読み出すことができる。しか
し、データ線対ＤＱ，ｂＤＱの数が少ない場合には、フ
ューズデータを並列に読み出すことは出来ない。
２８ビット程度の大きなものとなるのが普通である。メ
モリセルアレイ１上に配設されるデータ線対ＤＱ，ｂＤ
Ｑの数がフューズ回路と同数又はそれより多い場合に
は、実施例のようにフューズデータを同時に並列的にデ
ータ線対ＤＱ，ｂＤＱに読み出すことができる。しか
し、データ線対ＤＱ，ｂＤＱの数が少ない場合には、フ
ューズデータを並列に読み出すことは出来ない。
【００３６】この様な場合には、図６に示すように、Ｃ
ＩＤ回路７の複数個のフューズ回路７１0 ，７１1 ，
…，７１m の出力の一つを選択して一つのデータ線対Ｄ
Ｑ，ｂＤＱに転送するマルチプレクサ６１を設けること
が必要になる。この場合、ＣＩＤコマンドと同時に予め
定められたアドレスＡＤＲを与えて、アドレスバッファ
６から得られるアドレスデータによりマルチプレクサ６
１の切り替え制御を行うようにすればよい。
ＩＤ回路７の複数個のフューズ回路７１0 ，７１1 ，
…，７１m の出力の一つを選択して一つのデータ線対Ｄ
Ｑ，ｂＤＱに転送するマルチプレクサ６１を設けること
が必要になる。この場合、ＣＩＤコマンドと同時に予め
定められたアドレスＡＤＲを与えて、アドレスバッファ
６から得られるアドレスデータによりマルチプレクサ６
１の切り替え制御を行うようにすればよい。
【００３７】図７〜図９は、この発明の別の実施例によ
るＤＲＡＭの構成を示している。先の実施例と対応する
部分には先の実施例と同一符号を付して詳細な説明は省
く。図７に示すように、この実施例のＤＲＡＭでは、複
数のセルアレイブロック１１とセンサアンプ列２を横切
るようにこれらの上に連続的に、カラムデコーダ４によ
り選択駆動される複数のカラム選択線ＣＳＬが配設され
ている。データ線のビット数が少ない場合、カラム選択
線ＣＳＬの本数が多くなるため、一般にこの様にカラム
選択線ＣＳＬをメモリセルアレイ１上に配設するという
構成が用いられる。
るＤＲＡＭの構成を示している。先の実施例と対応する
部分には先の実施例と同一符号を付して詳細な説明は省
く。図７に示すように、この実施例のＤＲＡＭでは、複
数のセルアレイブロック１１とセンサアンプ列２を横切
るようにこれらの上に連続的に、カラムデコーダ４によ
り選択駆動される複数のカラム選択線ＣＳＬが配設され
ている。データ線のビット数が少ない場合、カラム選択
線ＣＳＬの本数が多くなるため、一般にこの様にカラム
選択線ＣＳＬをメモリセルアレイ１上に配設するという
構成が用いられる。
【００３８】データ線は、各センスアンプ列２に沿って
カラム選択線ＣＳＬとは直交する方向に配設されたロー
カルデータ線ＬＤＱと、メモリセルアレイ１の外側にカ
ラム選択線ＣＳＬと平行に配設されたメインデータ線Ｍ
ＤＱとから構成される。
カラム選択線ＣＳＬとは直交する方向に配設されたロー
カルデータ線ＬＤＱと、メモリセルアレイ１の外側にカ
ラム選択線ＣＳＬと平行に配設されたメインデータ線Ｍ
ＤＱとから構成される。
【００３９】ＣＩＤ回路７は、メモリセルアレイ１のカ
ラムデコーダ４とは反対側の端部に配置されて、カラム
選択線ＣＳＬにより読み出しが制御されるようになって
いる。ＣＩＤ回路７の複数の出力端子は、カラム選択線
ＣＳＬにより選択されて、ローカルデータ線ＬＤＱと平
行に配設されたチップ情報出力線ＣＩＤＱに取り出され
る。そして、メモリセルアレイ１のローカルデータ線Ｌ
ＤＱのデータと、チップ情報出力線ＣＩＤＱのデータと
を選択的にメインデータ線ＤＱに転送するために、セレ
クタ回路７０１が設けられている。
ラムデコーダ４とは反対側の端部に配置されて、カラム
選択線ＣＳＬにより読み出しが制御されるようになって
いる。ＣＩＤ回路７の複数の出力端子は、カラム選択線
ＣＳＬにより選択されて、ローカルデータ線ＬＤＱと平
行に配設されたチップ情報出力線ＣＩＤＱに取り出され
る。そして、メモリセルアレイ１のローカルデータ線Ｌ
ＤＱのデータと、チップ情報出力線ＣＩＤＱのデータと
を選択的にメインデータ線ＤＱに転送するために、セレ
クタ回路７０１が設けられている。
【００４０】即ちこの実施例の場合、先の実施例と異な
り、ＣＩＤコマンドデコーダ９のデコード出力ＣＩＤＥ
は、ＣＩＤ回路７の活性化には利用されず、セレクタ回
路７０１の切り替え制御信号として用いられる。ＣＩＤ
回路７の出力活性化、即ちチップ情報読み出しには、後
述するようにカラム選択線ＣＳＬが用いられる。また、
フューズデータ読み出しモードでカラムデコーダ４やロ
ウデコーダ３も非選択にされることはない。従ってこの
実施例の場合、先の実施例のチップ情報読み出し制御回
路８に対応する回路は、コマンドデコーダ９とセレクタ
回路７０１により構成されたことになる。
り、ＣＩＤコマンドデコーダ９のデコード出力ＣＩＤＥ
は、ＣＩＤ回路７の活性化には利用されず、セレクタ回
路７０１の切り替え制御信号として用いられる。ＣＩＤ
回路７の出力活性化、即ちチップ情報読み出しには、後
述するようにカラム選択線ＣＳＬが用いられる。また、
フューズデータ読み出しモードでカラムデコーダ４やロ
ウデコーダ３も非選択にされることはない。従ってこの
実施例の場合、先の実施例のチップ情報読み出し制御回
路８に対応する回路は、コマンドデコーダ９とセレクタ
回路７０１により構成されたことになる。
【００４１】図８は、一つのセルアレイブロック１１と
その両側のセンスアンプ列２に着目した具体構成を示し
ている。ビット線対ＢＬ，ｂＢＬに接続されるセンスア
ンプＳＡのセンスノードは、先の実施例と同様に、カラ
ム選択スイッチ２１によりローカルデータ線対ＬＤＱ，
ｂＬＤＱに接続されるが、ローカルデータ線対ＬＤＱ，
ｂＬＤＱは図示のように、センスアンプ列２に沿って、
ビット線対ＢＬ，ｂＢＬとは直交する方向に配設され
る。そしてカラム選択スイッチ２１を選択駆動するカラ
ム選択線ＣＳＬがセルアレイブロック１１及びセンスア
ンプ列２上を横切ってビット対ＢＬ，ｂＢＬと平行に配
設される。
その両側のセンスアンプ列２に着目した具体構成を示し
ている。ビット線対ＢＬ，ｂＢＬに接続されるセンスア
ンプＳＡのセンスノードは、先の実施例と同様に、カラ
ム選択スイッチ２１によりローカルデータ線対ＬＤＱ，
ｂＬＤＱに接続されるが、ローカルデータ線対ＬＤＱ，
ｂＬＤＱは図示のように、センスアンプ列２に沿って、
ビット線対ＢＬ，ｂＢＬとは直交する方向に配設され
る。そしてカラム選択スイッチ２１を選択駆動するカラ
ム選択線ＣＳＬがセルアレイブロック１１及びセンスア
ンプ列２上を横切ってビット対ＢＬ，ｂＢＬと平行に配
設される。
【００４２】図９は、この実施例のＣＩＤ回路７の構成
を示している。その基本構成は先の実施例と同様である
が、各転送ゲート７２を構成する転送用ＮＭＯＳトラン
ジスタＱ７３，Ｑ７４のゲートにカラム選択線ＣＳＬの
終端部が接続されている。これにより、複数のフューズ
回路７１のなかのカラム選択線ＣＳＬにより選択された
フューズデータがチップ情報出力線対ＣＩＤＱ，ｂＣＩ
ＤＱに取り出されることになる。
を示している。その基本構成は先の実施例と同様である
が、各転送ゲート７２を構成する転送用ＮＭＯＳトラン
ジスタＱ７３，Ｑ７４のゲートにカラム選択線ＣＳＬの
終端部が接続されている。これにより、複数のフューズ
回路７１のなかのカラム選択線ＣＳＬにより選択された
フューズデータがチップ情報出力線対ＣＩＤＱ，ｂＣＩ
ＤＱに取り出されることになる。
【００４３】セレクタ回路７０１は例えば、コマンドデ
コーダ９のデコード出力ＣＩＤＥによりオン駆動されて
チップ情報出力線対ＣＩＤＱ，ｂＣＩＤＱを一つの、例
えばメインデータ線対ＭＤＱ0 ，ｂＭＤＱ0 に接続する
スイッチ回路７０２ｂ（図９参照）と、デコード出力Ｃ
ＩＤＥをインバータＩＮＶにより反転した信号でオン駆
動されて各ローカルデータ線対ＬＤＱ，ｂＬＤＱをそれ
ぞれ対応するメインデータ線対ＭＤＱ，ｂＭＤＱに接続
するスイッチ回路７０２ａ（７０２a1，７０２a2，…）
（図８参照）とから構成される。
コーダ９のデコード出力ＣＩＤＥによりオン駆動されて
チップ情報出力線対ＣＩＤＱ，ｂＣＩＤＱを一つの、例
えばメインデータ線対ＭＤＱ0 ，ｂＭＤＱ0 に接続する
スイッチ回路７０２ｂ（図９参照）と、デコード出力Ｃ
ＩＤＥをインバータＩＮＶにより反転した信号でオン駆
動されて各ローカルデータ線対ＬＤＱ，ｂＬＤＱをそれ
ぞれ対応するメインデータ線対ＭＤＱ，ｂＭＤＱに接続
するスイッチ回路７０２ａ（７０２a1，７０２a2，…）
（図８参照）とから構成される。
【００４４】以上のようにこの実施例では、ＣＩＤ回路
７はメモリセルアレイ１のカラムデコーダ４とは反対側
の端部に配置される。言い換えれば、ＣＩＤ回路７は、
メモリセルアレイ１上に連続的に配設されたカラム選択
線ＣＳＬのカラムデコーダ４とは反対側の端部に配置さ
れて、カラム選択線ＣＳＬをフューズデータ出力の選択
信号線として用いて、フューズデータのデータ線への転
送が制御される。従って、電源投入時にＣＩＤコマンド
と共に、予め定められたカラムアドレスを入れることに
より、フューズデータはデータ線に取り出される。特に
この実施例では、メインデータ線のビット数に比べてＣ
ＩＤ回路のビット数が多い場合に、ＣＩＤ回路のフュー
ズデータをデコードする回路や選択信号線を格別に用意
する必要がないという効果が得られる。
７はメモリセルアレイ１のカラムデコーダ４とは反対側
の端部に配置される。言い換えれば、ＣＩＤ回路７は、
メモリセルアレイ１上に連続的に配設されたカラム選択
線ＣＳＬのカラムデコーダ４とは反対側の端部に配置さ
れて、カラム選択線ＣＳＬをフューズデータ出力の選択
信号線として用いて、フューズデータのデータ線への転
送が制御される。従って、電源投入時にＣＩＤコマンド
と共に、予め定められたカラムアドレスを入れることに
より、フューズデータはデータ線に取り出される。特に
この実施例では、メインデータ線のビット数に比べてＣ
ＩＤ回路のビット数が多い場合に、ＣＩＤ回路のフュー
ズデータをデコードする回路や選択信号線を格別に用意
する必要がないという効果が得られる。
【００４５】この実施例の場合、図９に示したように、
ＣＩＤ回路７を構成する複数のフューズ回路７１に対し
て一対のチップ情報出力線対ＣＩＤＱ，ｂＣＩＤＱが設
けられている。従ってフューズデータ読み出しのモード
では、カラムアドレスを変化させることにより、順次選
択されるカラム選択線ＣＳＬにより各フューズ回路７１
のフューズデータがシリアルに読み出されることにな
る。
ＣＩＤ回路７を構成する複数のフューズ回路７１に対し
て一対のチップ情報出力線対ＣＩＤＱ，ｂＣＩＤＱが設
けられている。従ってフューズデータ読み出しのモード
では、カラムアドレスを変化させることにより、順次選
択されるカラム選択線ＣＳＬにより各フューズ回路７１
のフューズデータがシリアルに読み出されることにな
る。
【００４６】この実施例によっても、ＤＲＡＭに不可欠
なカラム選択線やデータ線がＣＩＤ回路のフューズデー
タ読み出しに利用されるから、ＣＩＤ回路を内蔵したこ
とに伴う回路規模増大を抑制することができる。
なカラム選択線やデータ線がＣＩＤ回路のフューズデー
タ読み出しに利用されるから、ＣＩＤ回路を内蔵したこ
とに伴う回路規模増大を抑制することができる。
【００４７】図１０は、図７の実施例を変形した実施例
である。図７の実施例では、複数のフューズ回路を含む
ＣＩＤ回路７が、メモリセルアレイ１上を走るカラム選
択線ＣＳＬの端部にまとめて配置されている。これに対
しこの実施例では、ＣＩＤ回路７は、各セルアレイブロ
ック１１毎に配置されるロウデコーダＲＤの間隙部、即
ちセンスアンプ列２の端部に分散させて配置されてい
る。
である。図７の実施例では、複数のフューズ回路を含む
ＣＩＤ回路７が、メモリセルアレイ１上を走るカラム選
択線ＣＳＬの端部にまとめて配置されている。これに対
しこの実施例では、ＣＩＤ回路７は、各セルアレイブロ
ック１１毎に配置されるロウデコーダＲＤの間隙部、即
ちセンスアンプ列２の端部に分散させて配置されてい
る。
【００４８】この場合、各ＣＩＤ回路７は、必要なフュ
ーズ回路数をセルアレイブロック１１の数で除した数の
フューズ回路と、各フューズ回路毎に設けられた転送ゲ
ートとから構成される。転送ゲートがカラム選択線ＣＳ
Ｌにより制御され、フューズデータがローカルデータ線
ＬＤＱと平行に配設されたチップ情報出力線対ＣＩＤＱ
に取り出されることは、先の実施例と同様である。
ーズ回路数をセルアレイブロック１１の数で除した数の
フューズ回路と、各フューズ回路毎に設けられた転送ゲ
ートとから構成される。転送ゲートがカラム選択線ＣＳ
Ｌにより制御され、フューズデータがローカルデータ線
ＬＤＱと平行に配設されたチップ情報出力線対ＣＩＤＱ
に取り出されることは、先の実施例と同様である。
【００４９】先の実施例の場合、図９に示すように、全
てのフューズ回路についてチップ情報出力線は一対ＣＩ
ＤＱ，ｂＣＩＤＱのみで済んだのに対し、この実施例で
はＣＩＤ回路７を分散させたことにより、チップ情報出
力線の数が増える。しかし、センスアンプ列２に沿って
ローカルデータ線ＬＤＱと共に一対のチップ情報出力線
を配設することは容易である。ロウデコーダＲＤの間の
空きスペースを利用してＣＩＤ回路７を分散させること
により、チップ面積の有効利用が図られる効果は大き
い。
てのフューズ回路についてチップ情報出力線は一対ＣＩ
ＤＱ，ｂＣＩＤＱのみで済んだのに対し、この実施例で
はＣＩＤ回路７を分散させたことにより、チップ情報出
力線の数が増える。しかし、センスアンプ列２に沿って
ローカルデータ線ＬＤＱと共に一対のチップ情報出力線
を配設することは容易である。ロウデコーダＲＤの間の
空きスペースを利用してＣＩＤ回路７を分散させること
により、チップ面積の有効利用が図られる効果は大き
い。
【００５０】図１０の実施例においては、分散配置した
ＣＩＤ回路７をカラム選択線ＣＳＬにより読み出すよう
にしているが、カラム選択線に代わって、セルアレイブ
ロック１１を選択するためのブロック選択デコード部の
出力線で読み出すようにすることもできる。
ＣＩＤ回路７をカラム選択線ＣＳＬにより読み出すよう
にしているが、カラム選択線に代わって、セルアレイブ
ロック１１を選択するためのブロック選択デコード部の
出力線で読み出すようにすることもできる。
【００５１】以上の実施例では、ＤＲＡＭを説明した
が、この発明はＤＲＡＭのほか、ＳＲＡＭ，ＥＰＲＯ
Ｍ，ＥＥＰＲＯＭ等の各種半導体記憶装置に適用するこ
とができる。また実施例では、ＣＩＤ回路をフューズ回
路により構成したが、不揮発性半導体メモリを用いた場
合もこの発明は有効である。
が、この発明はＤＲＡＭのほか、ＳＲＡＭ，ＥＰＲＯ
Ｍ，ＥＥＰＲＯＭ等の各種半導体記憶装置に適用するこ
とができる。また実施例では、ＣＩＤ回路をフューズ回
路により構成したが、不揮発性半導体メモリを用いた場
合もこの発明は有効である。
【００５２】
【発明の効果】以上述べたようにこの発明によれば、通
常セルデータの内部伝送に用いられるデータ線を、セル
データの伝送とＣＩＤ回路のチップ情報出力の伝送とに
共用して、セルデータと切り替えてチップ情報出力を外
部入出力端子に取り出すようにしている。これにより、
データバッファの後段にマルチプレクサを設けてセルデ
ータとチップ情報出力の切り替えを行う従来方式と比べ
て、ＣＩＤ回路を内蔵したことに伴う回路素子数を大き
く低減できる。
常セルデータの内部伝送に用いられるデータ線を、セル
データの伝送とＣＩＤ回路のチップ情報出力の伝送とに
共用して、セルデータと切り替えてチップ情報出力を外
部入出力端子に取り出すようにしている。これにより、
データバッファの後段にマルチプレクサを設けてセルデ
ータとチップ情報出力の切り替えを行う従来方式と比べ
て、ＣＩＤ回路を内蔵したことに伴う回路素子数を大き
く低減できる。
【図１】この発明の一実施例によるＤＲＡＭのブロック
構成を示す。
構成を示す。
【図２】同実施例のメモリセルアレイ領域の具体的構成
を示す。
を示す。
【図３】同実施例のＣＩＤ回路の具体的構成を示す。
【図４】同ＣＩＤ回路のより具体的構成を示す。
【図５】同実施例のＣＩＤデータ読出動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図６】この発明の他の実施例による図３対応の構成を
示す。
示す。
【図７】この発明の他の実施例によるＤＲＡＭのブロッ
ク構成を示す。
ク構成を示す。
【図８】同実施例のメモリセルアレイ領域の具体的構成
を示す。
を示す。
【図９】同実施例のＣＩＤ回路の具体的構成を示す。
【図１０】この発明の他の実施例によるＤＲＡＭのブロ
ック構成を示す。
ック構成を示す。
【図１１】従来のＤＲＡＭの構成を示す。
１…メモリセルアレイ、１１…セルアレイブロック、２
…センスアンプ列、３…ロウデコーダ、４…カラムデコ
ーダ、５…データバッファ、６…アドレスバッフア、７
…ＣＩＤ回路、７１…フューズ回路、７２…転送ゲー
ト、８…チップ情報読み出し制御回路、９…コマンドデ
コーダ、１０…制御信号発生回路、ＤＱ，ｂＤＱ…デー
タ線、ＬＤＱ，ｂＬＤＱ…ローカルデータ線対、ＭＤ
Ｑ，ｂＭＤＱ…メインデータ線対、ＣＳＬ…カラム選択
線、ＣＩＤＧＡＴＥ…活性化信号、７０１…セレクタ回
路。
…センスアンプ列、３…ロウデコーダ、４…カラムデコ
ーダ、５…データバッファ、６…アドレスバッフア、７
…ＣＩＤ回路、７１…フューズ回路、７２…転送ゲー
ト、８…チップ情報読み出し制御回路、９…コマンドデ
コーダ、１０…制御信号発生回路、ＤＱ，ｂＤＱ…デー
タ線、ＬＤＱ，ｂＬＤＱ…ローカルデータ線対、ＭＤ
Ｑ，ｂＭＤＱ…メインデータ線対、ＣＳＬ…カラム選択
線、ＣＩＤＧＡＴＥ…活性化信号、７０１…セレクタ回
路。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 佐藤 勝彦
神奈川県川崎市幸区堀川町580番１号
株式会社東芝 半導体システム技術セン
タ−内
(56)参考文献 特開 平３−71485（ＪＰ，Ａ)
特開 平４−285796（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 29/00
G11C 11/401 - 11/419
G11C 16/00 - 16/34
Claims (10)
- 【請求項１】 メモリセルがマトリクス配列されたメモ
リセルアレイと、 外部アドレスに従って前記メモリセルアレイのメモリセ
ル選択を行うデコード回路と、 前記メモリセルアレイの選択されたメモリセルデータを
検知増幅するセンスアンプ回路と、 前記メモリセルアレイの領域上又はこれに隣接して配設
されて、前記センスアンプ回路に読み出されたセルデー
タが転送される複数のデータ線と、 このデータ線と外部入出力端子との間のデータ転送を行
うデータバッファと、 チップ情報を不揮発に記憶するチップ情報記憶回路と、 外部からのチップ情報読み出し要求に従って前記メモリ
セルアレイのセルデータに代わって前記チップ情報記憶
回路のチップ情報出力を前記データ線に読み出し、前記
データバッフアを介して前記外部入出力端子に取り出す
制御を行うチップ情報読み出し制御回路と、を備えたこ
とを特徴とする半導体記憶装置。 - 【請求項２】 前記メモリセルアレイは複数のセルアレ
イブロックに分割されて、これら複数のセルアレイブロ
ック上に連続的に前記データ線が配設され、 前記チップ情報記憶回路は、前記データ線の端部に配置
されてそのチップ情報出力が前記データ線に読み出され
る複数のフューズ回路を有することを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項３】 前記チップ情報記憶回路は、前記各フュ
ーズ回路の出力端子に設けられてチップ情報出力を前記
データ線に転送制御するための転送ゲートを有すること
を特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 前記チップ情報読み出し制御回路は、 外部からのチップ情報読み出しコマンドをデコードする
コマンドデコーダと、 このコマンドデコーダの出力に応じて前記チップ情報記
憶回路のチップ情報出力を活性化する活性化信号と前記
デコード回路を非活性にする非活性化信号を出す制御信
号発生回路と、を有することを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項５】 前記各フューズ回路の出力端子に設けら
れた転送ゲートは、前記チップ情報読み出し制御回路に
より同時に導通制御され、これにより複数のチップ情報
出力が並列に複数のデータ線に転送されることを特徴と
する請求項３記載の半導体記憶装置。 - 【請求項６】 前記各転送ゲートは、 それぞれ対応するフューズ回路の出力端子にゲートが接
続され、ソースが接地されたオープンドレイン構造の第
１のＭＯＳトランジスタと、 この第１のＭＯＳトランジスタのドレインと対応する前
記データ線との間に介挿されて前記チップ情報読み出し
制御回路の出力によりゲートが制御される第２のＭＯＳ
トランジスタとから構成されていることを特徴とする請
求項３記載の半導体記憶装置。 - 【請求項７】 前記メモリセルアレイは複数のセルアレ
イブロックに分割されて、これらのセルアレイブロック
上に前記デコード回路により選択駆動されてビット線を
選択するための複数のカラム選択線が連続的に配設さ
れ、 前記チップ情報記憶回路は、前記メモリセルアレイに隣
接して配置されて前記各カラム選択線により読み出しが
制御される複数のフューズ回路を有することを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項８】 前記複数のデータ線は、前記カラム選択
線により制御されるカラムスイッチによりビット線に接
続される、カラム選択線と直交させて配設された複数の
ローカルデータ線と、前記メモリセルアレイの外側に前
記カラム選択線と平行に配設された前記各ローカルデー
タ線と接続される複数のメインデータ線とを有し、 前記チップ情報記憶回路は、前記カラム選択線の端部に
配置されて、各フューズ回路の出力端子は、前記各カラ
ム選択線により駆動される転送ゲートを介して前記ロー
カルデータ線と平行に配設されたチップ情報出力線に接
続されていることを特徴とする請求項７記載の半導体記
憶装置。 - 【請求項９】 前記チップ情報読み出し制御回路は、 外部からのチップ情報読み出しコマンドをデコードする
コマンドデコーダと、 このコマンドデコーダの出力に応じて前記ローカルデー
タ線と前記チップ情報出力線とを切り替えて前記メイン
データ線に接続するセレクタ回路と、を有することを特
徴とする請求項７記載の半導体記憶装置。 - 【請求項１０】 前記メモリセルアレイは複数のセルア
レイブロックに分割されて、これらのセルアレイブロッ
ク上に前記デコード回路により選択駆動されてビット線
を選択するための複数のカラム選択線が連続的に配設さ
れ、 前記複数のデータ線は、前記カラム選択線により制御さ
れるカラムスイッチによりビット線に接続される、カラ
ム選択線と直交させて配設された複数のローカルデータ
線と、前記メモリセルアレイの外側に前記カラム選択線
と平行に配設された前記各ローカルデータ線と接続され
る複数のメインデータ線とを有し、 前記チップ情報記憶回路は、前記デコーダ回路の各セル
アレイブロックの端部に配置されたロウデコーダ部の間
隙部に分散させて配置されて、その出力端子は前記ロー
カルデータ線と平行に配設されたチップ情報出力線に接
続されていることを特徴とする請求項１記載の半導体記
憶装置。
Priority Applications (1)
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|---|---|---|---|
| JP16800598A JP3492200B2 (ja) | 1998-06-16 | 1998-06-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16800598A JP3492200B2 (ja) | 1998-06-16 | 1998-06-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000011686A JP2000011686A (ja) | 2000-01-14 |
| JP3492200B2 true JP3492200B2 (ja) | 2004-02-03 |
Family
ID=15860045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16800598A Expired - Fee Related JP3492200B2 (ja) | 1998-06-16 | 1998-06-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3492200B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100618696B1 (ko) * | 2004-04-28 | 2006-09-08 | 주식회사 하이닉스반도체 | 인식 정보를 갖는 메모리 장치 |
-
1998
- 1998-06-16 JP JP16800598A patent/JP3492200B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000011686A (ja) | 2000-01-14 |
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