KR101362726B1 - 메모리 장치 및 그의 구동 방법 - Google Patents

메모리 장치 및 그의 구동 방법 Download PDF

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KR101362726B1
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Abstract

메모리 장치는 랜덤 액세스 메모리(random access memory, RAM) 장치로서, 게인 셀을 구성하기 위한 셀 트랜지스터 그룹을 포함하며, 한 쌍의 읽기 비트라인과 쓰기 비트라인에 결합하는 정상 셀과, RBL을 통해 데이터를 읽어들이는 정상 셀의 읽기 구간 동안 WBL의 신호를 기준으로서 제공함으로써, RBL의 전압과 WBL의 전압 비교를 통해 정상 셀에 저장된 데이터의 값을 정확히 판단할 수 있도록 하는 더미 셀을 포함한다. 이러한 더미 셀은 선택 트랜지스터를 구비하여, 읽기 구간 동안 선택 트랜지스터를 턴-온 시켜 WBL에 전기적으로 접속하여 WBL의 전압을 제공하고, 쓰기 구간 동안 선택 트랜지스터를 턴-오프 시켜 WBL로부터 전기적으로 차단되어 WBL과의 커플링을 방지한다.
이에 따르면, 셀에 저장된 데이터를 정확하게 읽어들일 수 있고, 쓰기 비트라인과의 커플링을 방지하여, 메모리 장치의 동작 안정성을 향상시킬 수 있다.

Description

메모리 장치 및 그의 구동 방법{MEMORY APPARATUS AND DRIVING METHOD THEREOF}
본 발명은 메모리 장치 및 그의 구동 방법에 관한 것으로, 특히 게인 셀 구조의 랜덤 액세스 메모리(random access memory, RAM) 장치 및 그의 구동 방법에 관한 것이다.
메모리 셀은 데이터를 저장하는 기본 단위로서, 셀 영역은 메모리 장치의 전체 면적에서 약 50% 이상을 차지한다. 또한, 메모리 셀은 전체 메모리 장치의 동작에 매우 중요한 영향을 미치므로, 메모리 장치의 면적과 특성을 잘 고려하여 설계하여야 한다.
도 1은 종래 대표적인 임베디드 메모리를 나타낸 회로도이다.
도 1의 (a)는 6T 에스램(6-transistor static random access memory, 6T SRAM)을 나타내고 있으며, (b)는 1T1C(1-transistor, 1-capacitor) 구조의 1T 디램(1-transistor dynamic random access memory, 1T DRAM)를 나타내고 있다.
SoC(System on Chip)에 사용되는 에스램의 경우 디램보다 셀 면적이 크다는 단점에도 불구하고, 씨모스(CMOS) 로직과 정합(Compatible)이 자유롭고, 고속 동작과 가격이 싸다는 장점으로 인해 많이 사용되고 있다.
그러나, 6T 에스램은 트랜지스터 6개로 셀이 구성되기 때문에 사이즈가 커서 고용량의 임베디드 메모리에는 적합하지 않은 단점이 있다. 또한, 1T1C 구조의 셀을 가지는 1T 디램의 경우, 셀 면적이 작아서 고집적화는 가능하지만 별도로 커패시터를 만드는 공정이 필요하여, 제작비용이 증가하고 공정이 복잡하다는 단점을 가지고 있다.
따라서, 고용량의 임베디드 메모리를 위해 씨모스 로직과 정합이 자유롭고, 커패시터를 만들기 위한 추가 공정이 필요치 않은 기술이 요구된다.
그래서, 최근에는 SoC에 주로 사용되는 임베디드 에스램과 디램을 대체하기 위한 게인 셀 메모리에 대한 관심이 고조되고 있다.
게인 셀 메모리는 씨모스 로직과 정합이 자유롭고 2~3개의 트랜지스터로 셀이 구성되어 있어서 고집적화에 유리하며, 커패시터를 만들기 위한 추가 공정이 필요치 않아서 제조 가격도 비싸지 않다는 장점을 가지고 있다.
도 2는 종래 대표적인 게인 셀 메모리의 종류를 나타내고 있다.
도 2의 (a)는 2T(2-transistor) 구성을 가진 게인 셀을 나타낸 것으로서, 이러한 게인 셀은 읽기 트랜지스터(M1) 및 쓰기 트랜지스터(M2)를 포함한다.
(b)는 3T(3-transistor) 구성을 가진 게인 셀을 나타낸 것이다. 이러한 게인 셀은 게인 트랜지스터(M3)의 게이트단에 전하를 저장하며, 게인 트랜지스터(M3)에 대한 읽기/쓰기 동작을 돕기 위하여 읽기 트랜지스터(M1) 및 쓰기 트랜지스터(M2)를 포함한다. 쓰기 동작 시에는 쓰기 트랜지스터(M2)가 턴-온 되고, 읽기 동작 시에는 읽기 트랜지스터(M1) 및 게인 트랜지스터(M3)가 턴-온 된다.
이러한 게인 셀 메모리는 데이터 저장을 위한 커패시터를 따로 사용하는 1T1C 구조와는 달리, 복수 개의 셀 트랜지스터 내부에 존재하는 기생(parasitic) 커패시터에 데이터를 저장하는 형태이다.
따라서, 게인 셀 메모리 구조에서는, 누설전류 등의 원인으로 인해 메모리 셀의 읽기 특성이 나빠지는 현상이 발생할 수 있다. 읽기 동작 시 메모리 셀의 상태를 빠른 시간 내에, 정확히 판별할 수 없게 되면, 결과적으로 메모리 장치의 동작 안정성이 떨어지게 되는 문제점이 있다.
대한민국 공개특허공보 제10-2006-0107412호
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 읽기 구간에서 더미 셀의 구조와 쓰기 비트라인을 통해 비교 기준이 되는 신호를 줌으로써, 셀에 저장된 데이터를 정확하게 읽어들일 수 있도록 하는 메모리 장치 및 그의 구동 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 쓰기 구간 동안 더미 셀의 데이터가 쓰기 비트라인과의 커플링에 의해 영향받지 않도록 하고, 그에 따라 동작 안정성을 향상시킬 수 있는 메모리 장치 및 그의 구동 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 메모리 장치는, 랜덤 액세스 메모리(random access memory, RAM) 장치로서, 게인 셀을 구성하기 위한 셀 트랜지스터 그룹을 포함하고, 한 쌍의 읽기 비트라인(read bitline, 이하 RBL)과 쓰기 비트라인(write bitline, 이하 WBL)에 결합하며, 읽기 구간 동안 상기 RBL을 통해 데이터를 내보내고 쓰기 구간 동안 상기 WBL을 통해 데이터를 수신하여 저장하는 정상 셀; 상기 WBL에 결합하며, 상기 읽기 구간 동안 함께 활성화되어 상기 WBL을 통해 기준이 되는 전압을 출력하는 더미 셀; 및 상기 RBL 및 상기 WBL에 결합하며, 상기 읽기 구간 동안 상기 더미 셀로부터 제공되는 상기 WBL의 전압과 상기 정상 셀로부터 제공되는 상기 RBL의 전압을 서로 비교하여, 두 전압 간의 차이를 기초로 상기 정상 셀에 저장된 데이터가 하이레벨인지 또는 로우레벨인지 여부를 판단하는 비트라인 센스 앰프를 포함한다.
상기 더미 셀은, 셀 트랜지스터 그룹; 및 셀 트랜지스터 그룹과 상기 WBL 사이에 결합하며, 상기 읽기 구간 동안 턴-온 되어 상기 WBL에 전기적으로 접속하고, 상기 쓰기 구간 동안 턴-오프 되어 상기 WBL로부터 전기적으로 차단되는 선택 트랜지스터를 포함할 수 있다.
상기 더미 셀의 셀 트랜지스터 그룹에 포함된 읽기 트랜지스터는, 정상 셀의 셀 트랜지스터 그룹에 포함된 읽기 트랜지스터와 서로 다른 전류 특성을 가지도록 설계될 수 있다.
삭제
상기 정상 셀 및 상기 더미 셀의 셀 트랜지스터 그룹은, 2-트랜지스터(2T) 배열 형태 또는 3-트랜지스터(3T) 배열 형태로 배치될 수 있다.
상기 더미 셀의 선택 트랜지스터는, 소스단 혹은 드레인단의 하나가 상기 WBL에 결합되고, 소스단 혹은 드레인단의 다른 하나가 상기 더미 셀 내 셀 트랜지스터 그룹의 읽기 트랜지스터에 결합되도록 구성될 수 있다.
상기 더미 셀에서, 셀 트랜지스터 그룹에 포함된 쓰기 트랜지스터의 소스단 혹은 드레인단이 전원 또는 접지에 결합될 수 있다.
상기 더미 셀에서, 쓰기 트랜지스터가 NMOS 트랜지스터인 경우 그 드레인단이 전원으로 결합될 수 있다.
상기 더미 셀에서, 쓰기 트랜지스터가 PMOS 트랜지스터인 경우 그 드레인단이 접지로 결합될 수 있다.
상기 더미 셀과 정상 셀에서, 각 셀은 NMOS 트랜지스터나 PMOS 트랜지스터, 또는 NMOS 트랜지스터 및 PMOS 트랜지스터의 조합으로 이루어질 수 있다.
상기 정상 셀 및 상기 더미 셀은, 읽기(read), 복원(refresh), 쓰기(write)의 3가지 명령에 대하여, 각 명령의 액티브 구간 동안, 셀에 저장된 데이터를 읽어들이는 읽기 동작과 셀에 데이터를 다시 기록하는 복원 동작을 연속하여 진행하거나, 셀에 저장된 데이터를 읽어들이는 읽기 동작과 외부 데이터를 셀에 기록하는 쓰기 동작을 연속하여 진행할 수 있다.
상기 더미 셀은, 각 명령의 액티브 구간이 시작되면, 읽기 동작을 위하여 선택 트랜지스터를 액티브 상태로 전환하여 구동하고, 읽기 동작에 이어 상기 비트라인 센스 앰프가 구동을 시작하면, 선택 트랜지스터를 프리차지 상태로 전환하여 구동을 멈추도록 구성될 수 있다.
본 발명에 따른 메모리 장치의 구동 방법은, 한 쌍의 읽기 비트라인(read bitline, 이하 RBL)과 쓰기 비트라인(write bitline, 이하 WBL), 그와 교차되는 방향으로 배열된 한 쌍의 읽기 워드라인(read wordline, 이하 RWL)과 쓰기 워드라인(write wordline, 이하 WWL)에 결합되어, 읽기 구간 동안 상기 RBL을 통해 비트라인 센스 앰프로 데이터를 내보내고 쓰기 구간 동안 상기 비트라인 센스 앰프로부터 상기 WBL을 통해 데이터를 수신하여 저장하는 정상 셀과, 상기 RBL 및 상기 WBL과 교차되는 방향으로 배열된 한 쌍의 더미 읽기 워드라인(dummy read wordline, 이하 DRWL)과 더미 쓰기 워드라인(dummy write wordline, 이하 DWWL)에 결합하는 더미 셀을 포함하는 랜덤 액세스 메모리(random access memory, RAM) 장치의 구동 방법으로서, 상기 정상 셀의 RWL 및 상기 더미 셀의 DRWL이 활성화되어 상기 정상 셀 및 상기 더미 셀이 읽기 구간으로 진입하는 단계; 상기 읽기 구간에서, 상기 비트라인 센스 앰프가 상기 정상 셀로부터 상기 RBL을 통해 제공되는 전압을 읽어들이는 단계; 상기 읽기 구간에서, 상기 더미 셀의 선택 트랜지스터가 턴-온 되어 상기 더미 셀을 상기 WBL에 전기적으로 접속시키는 단계; 상기 읽기 구간에서, 상기 더미 셀의 선택 트랜지스터가 턴-온 됨에 따라, 상기 비트라인 센스 앰프가 상기 더미 셀로부터 상기 WBL을 통해 제공되는 전압을 읽어들이는 단계; 상기 읽기 구간에서, 상기 비트라인 센스 앰프가 상기 더미 셀로부터 제공되는 상기 WBL의 전압을 기준으로, 상기 정상 셀로부터 제공되는 상기 RBL의 전압과 상기 더미 셀로부터 제공되는 상기 WBL의 전압을 비교하여, 상기 정상 셀에 저장된 데이터가 하이레벨인지 또는 로우레벨인지 여부를 판단하는 단계를 포함한다.
상기 메모리 장치의 구동 방법은, 상기 정상 셀의 RWL 및 상기 더미 셀의 DRWL이 비활성화되어 상기 읽기 구간을 종료하는 단계; 상기 더미 셀의 선택 트랜지스터가 턴-오프 되어 상기 더미 셀을 상기 WBL로부터 전기적으로 차단하는 단계; 상기 정상 셀의 WWL 및 상기 더미 셀의 DWWL이 활성화되어 상기 정상 셀 및 상기 더미 셀이 쓰기 구간으로 진입하는 단계; 및 상기 쓰기 구간에서, 상기 비트라인 센스 앰프가 상기 WBL을 통해 상기 정상 셀에 전압을 공급하여 상기 정상 셀에 데이터를 저장하는 단계를 더 포함할 수 있다.
본 발명의 메모리 장치 및 그의 구동 방법에 따르면, 읽기 구간에서 더미 셀의 구조와 쓰기 비트라인을 통해 비교 기준이 되는 신호를 주고, 그에 따라 셀에 저장된 데이터를 정확하게 읽어들일 수 있다.
또한, 본 발명의 메모리 장치 및 그의 구동 방법에 따르면, 쓰기 구간 동안 더미 셀의 데이터가 쓰기 비트라인과의 커플링에 의해 영향받지 않으며, 그로 인해 메모리 장치의 동작 안정성을 향상시킬 수 있다.
도 1은 종래 대표적인 임베디드 메모리를 나타낸 회로도이다.
도 2는 종래 대표적인 게인 셀 메모리를 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구성도이다.
도 4는 도 3의 메모리 셀 구조를 확대하여 나타낸 회로도이다.
도 5는 도 4의 더미 셀을 구동하기 위한 신호 생성부를 예시한 구조도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 장치의 구동 방법에서, 쓰기 명령에 따른 액티브 구간을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 구동 방법에서, 읽기/복원 명령에 따른 액티브 구간을 설명하기 위한 타이밍도이다.
이하에서는, 첨부한 도 3, 도 4 및 도 5를 참조하여 본 발명의 바람직한 실시 예에 따른 메모리 장치에 대해서 상세하게 설명한다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구성도이고, 도 4는 도 3의 메모리 셀 구조를 확대하여 나타낸 회로도이다.
여기서, 일 실시예는 메모리 셀들이 매트릭스 형태로 배열된, 2T 디램의 구조를 가지는 경우를 예시한 것으로서, 도 3 및 도 4는 2T 디램의 하나의 뱅크(one bank) 안에 있는 셀 어레이 구조를 나타내고 있다.
일 실시예는 2T 디램 구조에 관한 것이므로, 메모리 셀(정상 셀 및 더미 셀)은 2-트랜지스터(2T) 배열 형태를 채용한다. 물론, 실시예에 따라, 이와 달리 3-트랜지스터(3T) 배열 형태의 셀 구조를 채용할 수도 있다.
도 3을 먼저 참조하면, 일 실시예에 따른 메모리 장치의 뱅크 안에는 각각이 복수의 정상 셀을 포함하는 정상 셀 어레이(Normal Cell Array)들과, 복수의 더미 셀을 포함하는 더미 셀 어레이(Dummy Cell Array)가 포함되며, 뱅크의 양단에는 2개의 비트라인 센스 앰프 어레이(BLSA Array)가 각각 배치된다.
복수 개의 읽기 워드라인(read wordline, 이하 RWL) 및 복수 개의 쓰기 워드라인(write wordline, 이하 WWL)이 X 방향으로 배열되어, 한 쌍의 RWL 및 WWL(예컨대, RWL0과 WWL0)이 하나의 행(row)을 이룬다.
또한, 복수 개의 읽기 비트라인(read bitline, 이하 RBL) 및 쓰기 비트라인(write bitline, 이하 WBL)이 Y 방향으로 배열되어, 한 쌍의 상보적인 RBL 및 WBL(예컨대, RBL0과 WBL0)이 하나의 열(column)을 이루고, 이에 대응하는 비트라인 센스 앰프(bitline sense amplifier, BLSA)들이 워드라인 방향, 즉, X 방향으로 배열된다.
각 비트라인 센스 앰프(BLSA)는 래치(latch) 기능을 가지며, 상보적인 한 쌍의 RBL 및 WBL과 결합하여 그로부터 전달되는 신호를 감지 및 증폭하는 역할을 한다. 예컨대, BLSA0는 RBL0 및 WBL0과 결합하여, 읽기 구간 동안 선택된 정상 셀의 데이터를 RBL0을 통해 읽어들이고, 쓰기 구간 동안 WBL0을 통해 선택된 정상 셀에 데이터를 기록한다. 해당 정상 셀은 읽기 구간 동안 RBL0을 통해 BLSA0으로 데이터를 내보내고, 쓰기 구간 동안 BLSA0으로부터 WBL0을 통해 데이터를 수신하여 저장한다.
더미 셀 어레이와 관련해서는, 쌍을 이루는 더미 읽기 워드라인(dummy read wordline, 이하 DRWL)과 더미 쓰기 워드라인(dummy write wordline, 이하 DWWL)이 X 방향으로 배열되어, Y 방향으로 배치된 복수 개의 RBL 및 WBL과 교차되고, 워드라인 방향으로 더미 셀들을 구동하기 위한 더미 셀 제어라인(이하 DRWLb)이 배열된다.
더미 셀은 RBL과 절연됨과 더불어 WBL에 결합하며, RBL을 통해 정상 셀에 저장된 데이터를 읽어들이는 정상 셀의 읽기 구간 동안 정상 셀과 함께 활성화되어 WBL을 통해 기준이 되는 전압을 출력함으로써, WBL의 신호를 기준으로 정상 셀에 저장된 데이터의 값을 판단할 수 있도록 한다.
도 3에서는, 하나의 뱅크 안에 있는 두 개의 비트라인 센스 앰프 어레이에서, 16개의 비트라인 센스 앰프(BLSA0 내지 BLSA15)가 배열된 경우를 도시하고 있으나, 실제, 비트라인 센스 앰프(BLSA)의 개수가 가변되거나, 더 많은 수의 비트라인 센스 앰프(BLSA)가 배열될 수도 있다.
또한, 하나의 뱅크 안에 16개의 RWL 및 WWL과 16개의 RBL 및 WBL이 배열된 것처럼 도시되어 있으나, 실제, 워드라인 및 비트라인의 수가 가변되거나, 더 많은 수의 워드라인과 비트라인이 배열될 수도 있다.
또한, 도 4를 참조하면, 비트라인 센스 앰프(예컨대, BLSA0)로부터 제일 먼 곳에 위치하고 있는 셀(예컨대, Cell_15)이 읽기 비트라인 RBL0과 쓰기 비트라인 WBL0로 결합되어 있고, RBL0 및 WBL0에 결합하는 한 열의 셀 어레이(예컨대, Cell_15 ~ Cell_8)을 지나 중간에 위치하는 더미 셀(Dummy Cell)을 통과한 후, 또 다른 셀 어레이(예컨대, Cell_7 ~ Cell_0)를 거쳐 비트라인 센스 앰프(예컨대, BLSA0)와 결합된다.
한편, 일 실시예에 따른 2T 디램 구조 메모리 장치의 동작원리를 살펴보면, 세 가지 종류의 외부 명령, 즉, 읽기(read) 명령과 복원(refresh) 명령, 그리고 쓰기(write) 명령이 존재할 수 있다. 여기에서, 복원 명령은 외부 명령이 될 수도 있지만, 외부 명령 없이 내부에서 자체적으로 수행될 수도 있다. 이러한 세 가지 명령이 있는 경우, 각 명령의 액티브 구간에서 다음 순서에 따라 내부 동작이 수행된다.
먼저, 메모리 장치는 셀에 저장된 데이터를 읽어들이고, 읽어들인 데이터를 비트라인 센스 앰프(BLSA)를 통해 감지 및 증폭한다. 외부 명령이 읽기 명령이면, 다음으로, 읽어들인 데이터를 메모리 장치 밖으로 내보냄과 동시에 셀에 데이터를 복원한다. 여기에서, 외부 명령 또는 내부적으로 발생된 명령이 복원 명령이면, 비트라인 센스 앰프(BLSA)를 통해 감지 및 증폭된 데이터를 메모리 장치 밖으로 내보내지 않고, 셀에 데이터를 복원하는 동작만을 수행한다.
또한, 외부 명령이 쓰기 명령인 경우에는, 읽어들인 데이터를 비트라인 센스 앰프(BLSA)에서 감지 및 증폭하여 셀에 데이터를 복원할 시점에, 복원할 데이터를 메모리 장치의 밖에서 입력된 외부 데이터로 대체하여 셀에 기록하는 동작이 이루어지게 된다.
이와 같이, 일 실시예의 메모리 셀은, 읽기(read), 복원(refresh), 쓰기(write)의 3가지 명령에 대하여, 각 명령의 액티브 구간 동안, 셀에 저장된 데이터를 읽어들이는 읽기 동작과 셀에 데이터를 다시 기록하는 복원 동작을 연속하여 진행하거나(읽기 명령 및 복원 명령의 경우), 셀에 저장된 데이터를 읽어들이는 읽기 동작과 외부 데이터를 셀에 기록하는 쓰기 동작을 연속하여 진행한다(쓰기 명령의 경우). 이에 따라, 각 명령의 액티브 구간은 읽기 동작을 수행하기 위한 읽기 구간(read cycle)과, 쓰기 동작을 수행하기 위한 쓰기 구간(write cycle)을 포함하게 된다.
도 4를 참조로, 정상 셀과 더미 셀의 구조를 보다 상세히 설명하면 다음과 같다.
편의상, 일 실시예에서는, 특정한 정상 셀(Cell_15)이 선택 구동되는 경우를 예시하여 정상 셀의 구조 및 동작을 설명한다. 또한, 여기서 언급하는 더미 셀(Dummy Cell)은 정상 셀(Cell_15)과 한 열에 배치되어 정상 셀(Cell_15)이 가지는 한 쌍의 RBL0과 WBL0를 공유하는 더미 셀을 의미한다.
정상 셀(Cell_15)은 읽기 동작을 위한 RWL15와 쓰기 동작을 위한 WWL15를 가지며, 그와 교차 배열되는 RBL0과 WBL0을 가진다. 정상 셀(Cell_15)의 RBL0과 WBL0은 비트라인 센스 앰프(BLSA0)에 결합된다.
읽기 동작을 위해 비트라인 센스 앰프(BLSA0)가 동작을 시작하는 경우, WBL0은 RBL0의 전압 값에 따라서 정상 셀(Cell_15)에 저장된 데이터가 하이레벨 데이터 "High"인지 또는 로우레벨 데이터 "Low"인지 여부를 판단할 수 있는 기준(Reference) 역할을 해야 한다. 그렇기 때문에, 읽기 구간에서는 더미 셀(Dummy Cell)이 WBL0를 통해 기준 신호를 공급할 수 있도록, WBL0이 선택 트랜지스터(200)를 통해 더미 셀(Dummy Cell)에 전기적으로 접속되어야 한다.
쓰기 구간에서는 정상 셀(Cell_15)로부터 내부적으로 읽어들인 데이터를 WBL0을 통해, 정상 셀(Cell_15)에 복원하거나 외부로부터 입력된 데이터를 정상 셀(Cell_15)에 기록하는 기능을 해야 하기 때문에, 더미 셀(Dummy Cell)에서 선택 트랜지스터(200)를 턴-오프 시킴으로써, 더미 셀(Dummy Cell)이 WBL0과 전기적으로 차단되도록 회로를 구성한다.
이렇게 하면, 복원이나 쓰기 동작을 실행하는 쓰기 구간에서, 데이터에 따라 WBL0이 전원(VDD)에서 접지(GND)로, 또는 접지(GND)에서 전원(VDD)으로 풀 스윙(full swing)하는 경우라도, WBL0과의 커플링(coupling)에 의해 더미 셀(Dummy Cell)의 데이터가 영향을 받지 않을 수 있으며, 그에 따라 메모리 장치의 동작 안정성을 개선할 수 있다.
이와 같이, 더미 셀(Dummy Cell)은 RBL0을 통해 정상 셀(Cell_15)의 데이터를 읽어들이는 정상 셀(Cell_15)의 읽기 구간 동안, 내부의 선택 트랜지스터(200)를 턴-온 하여 WBL0의 전압을 기준으로서 제공한다. 그리고, WBL0을 통해 정상 셀(Cell_15)에 데이터를 복원하거나 기록하는 정상 셀(Cell_15)의 쓰기 구간 동안, 내부의 선택 트랜지스터(200)를 턴-오프 하여 WBL0와의 커플링을 차단함으로써 기 저장된 데이터를 유지한다.
셀 구조를 보다 자세히 살펴보면, 정상 셀(Cell_15)은 상보적인 한 쌍의 RBL0과 WBL0, 그와 교차되는 방향으로 배열된 한 쌍의 RWL15와 WWL15에 결합하며, 게인 셀을 구성하기 위한 셀 트랜지스터 그룹(300, 301)을 포함한다.
정상 셀(Cell_15)의 셀 트랜지스터 그룹(300, 301)은 읽기 트랜지스터(301) 및 쓰기 트랜지스터(300)를 포함하여 게인 셀을 구현한다. 다른 정상 셀(Cell_0)도 마찬가지로, 게인 셀 구성을 위한 읽기 트랜지스터(101) 및 쓰기 트랜지스터(100)을 포함한 셀 트랜지스터 그룹(100, 101)을 구비한다.
일 실시예의 쓰기 트랜지스터(300)는, 게이트단이 WWL15에 결합되고, 소스단 혹은 드레인단의 하나가 WBL0에 결합되며, 소스단 혹은 드레인단의 다른 하나가 읽기 트랜지스터(301)의 게이트단에 결합된다.
일 실시예의 읽기 트랜지스터(301)는, 게이트단이 쓰기 트랜지스터(300)의 소스단 혹은 드레인단에 결합되고, 소스단 혹은 드레인단의 하나가 RWL15에 결합되며, 소스단 혹은 드레인단의 다른 하나가 RBL0에 결합된다.
더미 셀(Dummy Cell)은 RBL0 및 WBL0과 교차되는 방향으로 배열된 한 쌍의 DRWL과 DWWL에 결합한다. 또한, 더미 셀(Dummy Cell)의 구동을 제어하기 위한 DRWLb가 워드라인 방향으로 배치되며, 더미 셀(Dummy Cell) 내 선택 트랜지스터(200)의 게이트단이 DRWLb에 결합된다. DRWLb의 신호가 활성화됨에 따라, 더미 셀(Dummy Cell)의 읽기 동작이 선택된다.
읽기/쓰기 동작의 선택을 위하여, 더미 셀(Dummy Cell)은 셀 트랜지스터 그룹(201, 202)에 선택 트랜지스터(200)를 추가한 구조로 형성할 수 있다.
더미 셀(Dummy Cell)의 셀 트랜지스터 그룹(201, 202)은 기본적으로 정상 셀(Cell_15)의 셀 트랜지스터 그룹(300, 301)과 동일한 구조로서, DRWL에 결합된 읽기 트랜지스터(201)와, DWWL에 결합된 쓰기 트랜지스터(202)를 포함한다.
이때, 더미 셀(Dummy Cell)의 셀 트랜지스터 그룹(201, 202) 중에서 쓰기 트랜지스터(202)의 소스단 혹은 드레인단은 전원(VDD) 또는 접지(GND)에 결합하여 그 전위를 고정할 수 있다.
즉, 더미 셀(Dummy Cell)은 항상 하이 또는 로우 데이터를 저장하고 있는 셀로 동작하여, 읽기 구간 동안은 WBL0로 해당 데이터에 따른 기준 전압을 제공하고, 쓰기 구간 동안은 WBL0로부터 차단되어 기 저장된 데이터를 유지하도록, 구동된다. 더미 셀(Dummy Cell)의 읽기 구동은 DRWLb 및 DRWL에 의해 제어된다.
일 실시예에서, 쓰기 트랜지스터(202)가 NMOS 트랜지스터인 경우, 그 드레인단은 도 4와 같이 전원단(VDD)으로 결합되어 더미 셀(Dummy Cell)이 하이 데이터를 유지하도록 동작할 수 있다. 소스단은 읽기 트랜지스터(201)의 게이트단으로 결합된다.
이러한 구조의 더미 셀(Dummy Cell)은 쓰기 구간 동안 활성화되는 DWWL에 의해 쓰기 트랜지스터(202)를 턴-온 시켜 전원단(VDD)에 접속함으로써 기 저장된 하이 데이터가 유지될 수 있도록 한다. 선택 트랜지스터(200) 및 읽기 트랜지스터(201)가 턴-온 되는 읽기 구간 동안에는 저장된 하이 데이터에 의해 WBL0에 기준 전압을 출력하게 된다.
만약, 쓰기 트랜지스터(202)가 PMOS 트랜지스터인 경우라면, 그 드레인단이 접지(GND)에 결합되어 더미 셀(Dummy Cell)이 로우 데이터를 유지하도록 동작할 수 있다.
만약, 셀이 3T 구조를 채용하는 경우라면, 쓰기 트랜지스터의 소스단 혹은 드레인단 중 게인 트랜지스터와 결합되지 않는 일측이 전원(VDD) 또는 접지(GND)에 결합될 수 있을 것이다.
일 실시예에서는, 도 4에 도시된 것처럼, 더미 셀(Dummy Cell) 및 정상 셀(Cell_15)이 NMOS 트랜지스터들로 구성된 2T 구조에서, 쓰기 트랜지스터(202)의 드레인단이 전원(VDD)에 결합된 경우를 예시하고 있다.
선택 트랜지스터(200)는 더미 셀(Dummy Cell)의 읽기/쓰기 동작을 선택하기 위한 것으로, 셀 트랜지스터 그룹(201, 202)과 WBL0 사이에 결합하며, 정상 셀(Cell_15)의 읽기 구간 동안 턴-온 되어 WBL0에 전기적으로 접속하고, 정상 셀(Cell_15)의 쓰기 구간 동안 턴-오프 되어 WBL0로부터 전기적으로 차단된다.
도 4의 실시예에서는, 선택 트랜지스터(200)의 게이트단이 더미 셀(Dummy Cell)의 구동 제어를 위한 DRWLb에 결합되고, 소스단 혹은 드레인단의 하나가 WBL0에 결합되며, 소스단 혹은 드레인단의 다른 하나가 읽기 트랜지스터(201)에 결합된다. 셀이 3T 구조를 채용한 경우에도, 선택 트랜지스터의 소스/드레인단의 일측이 WBL에 결합되고, 나머지 일측이 읽기 트랜지스터에 결합될 것이다.
더미 셀(Dummy Cell)의 읽기 트랜지스터(201)는 정상 셀(Cell_15)의 읽기 트랜지스터(301)에 대응하는 것으로, 게이트단이 쓰기 트랜지스터(202)에 결합되고, 소스단 혹은 드레인단의 하나가 선택 트랜지스터(200)의 소스단 또는 드레인단에 결합된다. 읽기 트랜지스터(201)의 소스단 혹은 드레인단의 다른 하나는 DRWL에 결합된다.
더미 셀(Dummy Cell)의 쓰기 트랜지스터(202)는 정상 셀(Cell_15)의 쓰기 트랜지스터(300)에 대응하는 것이다. 일 실시예의 NMOS 타입 쓰기 트랜지스터(202)의 경우, 그 게이트단이 DWWL에 결합되고, 소스단이 읽기 트랜지스터(201)에 결합되며, 드레인단은 전원(VDD)으로 결합된다.
더미 셀(Dummy Cell)의 읽기 트랜지스터(201)는 정상 셀(Cell_15)의 읽기 트랜지스터(301)와 서로 다른 전류 특성을 가지도록 설계될 수 있다. 더미 셀(Dummy Cell)의 읽기 트랜지스터(201)와 정상 셀(Cell_15)의 읽기 트랜지스터(301) 간의 전류 특성을 다르게 하는 이유에 대해서는, 도 6 내지 도 8의 타이밍도 부분에서 보다 상세히 설명한다.
이상의 일 실시예는 정상 셀의 셀 트랜지스터 그룹과 더미 셀의 셀 트랜지스터 그룹이 2T 배열 형태로 배치된 경우를 위주로 셀 구조 및 동작을 설명하고 있다.
그러나, 전술한 바와 같이, 실시예에 따라 3T 배열 형태의 셀 구조를 채용할 수도 있다.
도시하지는 않았지만, 이러한 경우, 정상 셀은 읽기/쓰기 트랜지스터와 게인 트랜지스터의 3가지 셀 트랜지스터를 가지는 셀 트랜지스터 그룹을 포함하여 구성될 것이다. 또한, 이러한 정상 셀과 연동하는 더미 셀은 정상 셀과 같은 구조의 셀 트랜지스터 그룹과, 그와 WBL 사이에 결합하는 선택 트랜지스터를 가질 것이다.
이때, 더미 셀 내 쓰기 트랜지스터의 소스단 혹은 드레인단의 하나는 전원(VDD) 또는 접지(GND)에 결합하여 그 전위를 고정한다. 읽기 구간 동안에는 읽기 트랜지스터 및 게인 트랜지스터가 턴-온 된다. 읽기 트랜지스터의 소스/드레인단의 일측은 선택 트랜지스터와 결합하며, 더미 셀의 읽기 트랜지스터는 정상 셀의 읽기 트랜지스터와 다른 전류 특성을 가지도록 설계될 수 있다.
3T 셀 구조를 갖는 실시예의 경우에도, 전술한 2T 셀 구조의 경우와 마찬가지로, 선택 트랜지스터의 게이트단이 DRWLb에 결합하여 DRWLb의 신호에 따라 선택 트랜지스터를 턴-온(읽기 구간) 또는 턴-오프(쓰기 구간) 시킴으로써, 더미 셀과 WBL을 전기적으로 결합 또는 차단시킬 것이다.
도 5는 도 4의 더미 셀을 구동하기 위한 신호 생성부를 예시한 구조도이다.
신호 생성부(10)는 읽기 구간에서 정상 셀(Cell_15)에 저장된 데이터가 "High"인지 또는 "Low"인지 여부를 판단하기 위한 기준 역할을 하는 WBL0의 신호를 생성시키기 위한 것으로, 출력단의 DRWLb를 통해 더미 셀(Dummy Cell)에 결합하고, WBL0의 동작을 조절하기 위해 DRWLb의 신호를 생성하여 선택 트랜지스터(200)를 제어하는 역할을 한다.
이러한 신호 생성부(10)는 더미 셀(Dummy Cell)에 결합되어 선택 트랜지스터(200)의 턴-온 및 턴-오프를 제어하여, RBL0을 통해 정상 셀(Cell_15)에 저장된 데이터를 읽어들이는 읽기 구간 동안, WBL0을 통해 신호를 출력함으로써, WBL0의 신호를 기준으로 정상 셀(Cell_15)에 저장된 데이터의 값을 정확히 판단할 수 있도록 한다.
읽기 구간에서, 더미 셀(Dummy Cell)은 선택 트랜지스터(200)를 통해 WBL0과 전기적으로 접속하여 동작한다. 읽기 구간이 지나고, 비트라인 센스 앰프(BLSA)가 구동되고 난 후에는, 더미 셀(Dummy Cell)과 WBL0 사이에 있는 선택 트랜지스터(200)가 턴-오프 되어, 연이어 오는 쓰기 구간에서 WBL0이 전원(VDD) 또는 접지(GND)로 풀 스윙(full swing)할 때, 더미 셀(Dummy Cell)의 데이터가 WBL0과의 커플링에 의해 영향받지 않도록 한다. 그에 따라, 메모리 장치의 동작 안정성이 개선될 수 있다.
만약, 쓰기 구간에서 더미 셀(Dummy Cell)을 WBL0로부터 차단시키지 않으면, 더미 셀(Dummy Cell)과 WBL0 간의 커플링이 발생할 수 있으며, 그로 인해 정상 셀에 저장된 데이터를 정확하게 읽어 들이기가 어려워지고, 메모리 장치의 동작 안정성이 떨어질 수 있다.
도 5에 따르면, DRWLb의 신호를 생성하기 위하여, RDEN(bitline sense amplifier enable signal), XDRWL(dummy read wordline enable signal), WWLEN(write wordline enable signal)이 신호 생성부(10)에 입력된다. RDEN, XDRWL, WWLEN 신호들의 조합에 따라 DRWLb의 신호가 출력되어 더미 셀의 선택 트랜지스터(200)를 통해 읽기/쓰기 동작을 선택하게 된다.
일 실시예에서, XDRWL은 더미 셀 읽기 워드라인 DRWL을 구동하는 신호이고, RDEN은 비트라인 센스 앰프(BLSA)를 구동하는 신호이며, WWLEN은 더미 셀(Dummy Cell) 및 정상 셀(Cell_15)의 쓰기 워드라인 DWWL 및 WWL15를 구동하는 신호이다.
따라서, XDRWL은 읽기 구간 동안 활성화되고, WWLEN은 쓰기 구간 동안 활성화된다. RDEN은 저장 셀(Cell_15)의 데이터를 읽어들이는 읽기 동작 이후, 쓰기 동작이나 복원 동작이 시작되기 전에 비트라인 센스 앰프(BLSA)가 구동될 수 있도록 제어한다.
이러한 신호 생성부(10)는 더미 셀(Dummy Cell)에 결합하여 정상 셀(Cell_15)의 읽기 구간 동안 선택 트랜지스터(200)를 턴-온 시키고, 정상 셀(Cell_15)의 쓰기 구간 동안 선택 트랜지스터(200)를 턴-오프 시킨다.
예컨대, 하나의 정상 셀(Cell_15)이 선택되었다고 가정할 경우, 비트라인 센스 앰프(BLSA0)는 정상 셀(Cell_15)의 읽기 구간 동안, 더미 셀(Dummy Cell)로부터 제공되는 WBL0의 전압과 선택된 정상 셀(Cell_15)로부터 제공되는 RBL0의 전압을 서로 비교하여, 두 전압 간의 차이를 기초로 정상 셀(Cell_15)에 저장된 데이터가 하이레벨인지 또는 로우레벨인지 여부를 판단한다.
이와 같이, 신호 생성부(10)는 입력 신호인 RDEN, XDRWL 및 WWLEN의 조합에 의해 DRWLb로 제어 신호를 출력함으로써, 정상 셀의 읽기 구간 동안 더미 셀의 선택 트랜지스터(200)를 턴-온 하여 더미 셀을 WBL에 전기적으로 접속시키고, 정상 셀의 쓰기 구간 동안 더미 셀의 선택 트랜지스터(200)를 턴-오프 하여 더미 셀을 WBL로부터 전기적으로 차단시킨다. 신호 생성부(10)를 구성하는 논리소자의 조합은 단지 예시로서, 동일 기능을 수행하는 범위에서 다양하게 변형될 수 있다.
또한, 일 실시예에서는 정상 셀과 더미 셀을 구성하는 트랜지스터로서 모두 NMOS 트랜지스터가 사용된 경우를 예시하고 있으나, 실시예에 따라 모두 PMOS 트랜지스터로 대체하거나, NMOS와 CMOS의 조합을 채용할 수도 있다.
이하에서는, 첨부한 도 6, 도 7 및 도 8을 참조하여 본 발명의 바람직한 실시예에 따른 메모리 장치의 구동 방법에 대해서 상세하게 설명한다. 구동 방법의 설명 시, 도 5의 셀 구조를 함께 참조한다.
도 5을 통해 나타난 일 실시예가, 더미 셀과 정상 셀에서, 각 셀이 모두 NMOS 트랜지스터로 구성된 경우를 예시하고 있으므로, 이하의 도 6 내지 도 8에서도 메모리 셀이 모두 NMOS 트랜지스터로 구성된 경우의 타이밍도를 위주로 일 실시예를 설명한다.
그러나, 전술한 바와 같이, 본 발명이 이에 한정되는 것은 아니며, 본 발명의 기술 사상은 더미 셀 및 정상 셀에서, 각 셀이 NMOS 트랜지스터로 이루어지는 경우, PMOS 트랜지스터로 이루어지는 경우, 또는 NMOS 트랜지스터 및 PMOS 트랜지스터의 조합으로 이루어지는 경우를 모두 포함할 수 있다.
전술한 바와 같이, 읽기(read), 복원(refresh), 쓰기(write)의 3가지 외부 명령은 모두, 셀에 저장된 내부 데이터를 읽어들이는 읽기 구간과, 비트라인 센스 앰프(BLSA)의 구동 및 데이터 기록이 이루어지는 쓰기 구간을 포함하는 1 주기의 액티브 구간(T20)을 가지게 된다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 장치의 구동 방법에서, 쓰기 명령에 따른 액티브 구간(T20)을 설명하기 위한 타이밍도이다.
편의상 도 6에서는, 외부 명령이 쓰기 명령이고, 선택된 정상 셀(Cell_15)에 하이레벨 데이터 "High"가 저장되어 있으며, 외부에서 입력되는 쓰기 데이터는 로우레벨 데이터 "Low"라고 가정한다.
이와 비교하여, 도 7은 외부 명령이 쓰기 명령이고, 선택된 정상 셀 (Cell_15)에 로우레벨 데이터 "Low"가 저장되어 있으며, 외부에서 입력되는 쓰기 데이터가 하이레벨 데이터 "High"인 경우를 가정한 것이다.
도 6 및 도 7은 모두 외부 쓰기 명령에 관한 것으로서, 그 액티브 구간(T20)은 읽기 구간 및 쓰기 구간을 공통적으로 포함한다. 그러므로, 제어 신호의 역할을 하는 RWL, WWL, DRWL, DWWL, DRWLb과, DRWLb의 신호 생성을 위한 XDRWL, RDEN, WWLEN의 신호는 모두 동일하게 인가되고, RBL0 및 WBL0의 신호만 다르게 생성되는 결과를 보인다.
쓰기 명령이 있는 경우, 메모리 장치는 프리차지 상태에서 액티브 상태로 천이(transition)하며, 액티브 구간(T20) 동안에 셀로부터 데이터를 읽어들이고, 외부로부터 입력된 데이터를 셀에 기록하는 동작을 연속하여 실행한다.
메모리 장치는 쓰기 명령의 액티브 구간(T20)이 시작되면, 읽기 동작을 위해 선택 트랜지스터(200)의 게이트단에 결합된 DRWLb를 활성화하여 선택 트랜지스터(200)를 액티브 상태로 전환하여 구동한다. 읽기 동작에 이어 비트라인 센스 앰프(BLSA0)가 구동을 시작하면, DRWLb를 비활성화함으로써, 선택 트랜지스터(200)를 프리차지 상태로 전환하여 선택 트랜지스터(200)의 구동을 멈춘다.
도 6을 참조하면, 메모리 장치는 선택된 정상 셀(Cell_15)의 읽기 워드라인 RWL15 및 그와 연동하는 더미 셀(Dummy Cell)의 더미 읽기 워드라인 DRWL을 활성화하여 프리차지 구간(T10)으로부터 액티브 구간(T20)의 읽기 구간으로 진입한다.
읽기 동작을 위한 읽기 구간에서, 선택된 정상 셀(Cell_15)의 읽기 워드라인 RWL15는 프리차지 값 VDD에서 액티브 값인 GND로 천이하게 되고, 쓰기 워드라인 WWL15는 프리차지 값인 GND 상태를 유지한다.
도시되지는 않았으나, 이때, 선택되지 않은 정상 셀(Cell_0)의 읽기 워드라인 RWL0과 쓰기 워드라인 WWL0은 각각 프리차지 상태인 VDD 값과 GND 값을 유지한다.
RWL15가 활성화됨에 따라, 메모리 장치는 선택된 정상 셀(Cell_15)로부터 RBL0을 통해 제공되는 전압을 비트라인 센스 앰프(BLSA0)로 읽어들인다.
이때, 더미 셀(Dummy Cell)의 쓰기 워드라인 DWWL은 WWWL15와 마찬가지로 프리차지 값인 GND를 유지하고, 읽기 워드라인 DRWL은 RWL15와 동기되어 프리차지 값 VDD에서 액티브 값인 GND로 천이한다.
또한, DRWLb의 신호와 관련하여, 읽기 구간이 시작되면, 더미 셀 읽기 워드라인 DRWL을 구동하기 위한 XDRWL의 신호가 프리차지 값 GND에서 VDD로 천이되고, 비트라인 센스 앰프(BLSA0)를 구동하는 RDEN 신호는 아직 프리차지 값인 GND를 유지한다. 쓰기 구간은 아직 시작되기 전이기 때문에, 더미 셀 쓰기 워드라인 DWWL을 구동하는 WWLEN 신호도 프리차지 값인 GND를 유지한다.
DRWLb를 구동하는 XDRWL, RDEN, WWLEN의 이러한 신호 조합에 따라, 도 6에 도시된 것처럼, 읽기 구간에서 DRWLb가 활성화되고, 읽기/쓰기 동작을 선택하는 더미 셀(Dummy Cell)의 선택 트랜지스터(200)가 턴-온 된다.
선택된 정상 셀(Cell_15)의 저장 데이터가 "High"이면, 그 셀의 읽기 트랜지스터(301)가 턴-온 되고, 읽기 비트라인 RBL0의 전압 값이 도 6과 같이 점차적으로 떨어지게 된다.
만약, 해당 셀(Cell_15)의 저장 데이터가 "Low"이면, 그 셀의 읽기 트랜지스터(301)가 턴-오프 되므로, 도 7에서와 같이, 읽기 구간에서, 읽기 비트라인 RBL0의 전압 값이 떨어지지 않고 유지된다.
한편, 메모리 장치는 읽기 구간에서, 더미 셀(Dummy Cell)의 선택 트랜지스터(200)가 턴-온 됨에 따라, 더미 셀(Dummy Cell)로부터 쓰기 비트라인 WBL0을 통해 제공되는 전압을 비트라인 감지 앰프(BLSA0)로 읽어들인다.
이때, 도 5와 도 6의 RBL0과 WBL0의 신호를 참조로, 더미 셀(Dummy Cell)의 동작을 상세히 설명하면 다음과 같다.
읽기 구간에서는, 더미 셀(Dummy Cell) 내 선택 트랜지스터(200)의 게이트단에 결합된 DRWLb가 활성화되어 선택 트랜지스터(200)를 턴-온 시킨다. 동시에, 더미 셀(Dummy Cell) 내 읽기 트랜지스터(201)의 소스 또는 드레인단에 결합된 DRWL도 활성화되어, 읽기 트랜지스터(201)가 턴-온 된다.
결국, 읽기 구간 동안, 더미 셀(Dummy Cell)의 읽기 트랜지스터(201) 및 선택 트랜지스터(200)가 모두 턴-온 되면서, 더미 셀(Dummy Cell)은 "High"를 저장하고 있는 정상 셀처럼 동작하여 저장된 VDD 값을 WBL0을 통해 비트라인 센스 앰프(BLSA0)로 제공하게 된다.
한편, 더미 셀(Dummy Cell)의 셀 트랜지스터 그룹(201, 202)에 포함되는 읽기 트랜지스터(201)는 정상 셀(Cell_15)의 셀 트랜지스터 그룹(300, 301)에 포함되는 읽기 트랜지스터(301)와 서로 다른 전류 특성을 가지도록 설계된다.
이는 동일시간 동안 동일전압이 인가되더라도, 더미 셀(Dummy Cell)의 읽기 트랜지스터(201)와 정상 셀(Cell_15)의 읽기 트랜지스터(301)에 흐르는 전류량을 다르게 조절하기 위한 것이다.
이러한 트랜지스터 구성의 차이에 의해, 동일 전압 값에 대하여 두 개의 읽기 트랜지스터(201, 301)에 흐르는 전류량이 달라지므로, 하나의 읽기 구간 동안, 더미 셀(Dummy Cell)로부터 WBL0로 인가되는 전압과, 선택된 정상 셀(Cell_15)로부터 RBL0로 인가되는 전압은 도 6과 같이 서로 다르게 나타난다.
따라서, 읽기 구간에서는, 쓰기 비트라인 WBL0의 전압 값을 기준으로 선택된 정상 셀(Cell_15)의 데이터가 "High"인지 또는 "Low"인지 여부를 판단할 수 있도록 WBL0이 기준 역할을 한다.
예컨대, 더미 셀(Dummy Cell) 및 정상 셀(Cel1_15)의 데이터가 "High"인 경우, 도 6과 같이, RBL0이 WBL0보다 ΔVbl 만큼 낮은 값을 갖게 된다. 만약, 정상 셀의(Cell_15) 데이터가 "Low"라면, 도 7과 같이, WBL0이 RBL0보다 ΔVbl 만큼 낮은 값을 갖게 된다.
비트라인 감지 앰프(BLSA0)는 더미 셀(Dummy Cell)로부터 제공되는 WBL0의 전압을 기준으로, 선택된 정상 셀(Cell_15)로부터 제공되는 RBL0의 전압과, 더미 셀(Dummy Cell)로부터 제공되는 WBL0의 전압을 서로 비교하여, 선택된 정상 셀(Cell_15)에 저장된 데이터가 "High"인지 또는 "Low"인지 여부를 정확히 판단할 수 있다.
이렇게 정상 셀(Cell_15)로부터 읽어들인 "High"는 비트라인 센스 앰프(BLSA0)로 입력되어 감지 및 증폭된다.
이제, 쓰기 구간이 시작되어 외부로부터 쓰기 동작을 위한 "Low"가 입력되면, 메모리 장치는 선택된 정상 셀(Ce11_15)의 RWL15 및 더미 셀(Dummy Cell)의 DRWL을 비활성화하여 읽기 구간을 종료하고, 정상 셀(Cell_15)의 WWL15 및 더미 셀(Dummy Cell)의 DWWL을 활성화하여 쓰기 구간으로 진입한다.
구체적으로, 선택된 정상 셀(Cell_15)의 읽기 워드라인 RWL15는 액티브 상태인 GND에서 프리차지 상태인 VDD로 천이하게 되고, 쓰기 워드라인 WWL15는 프리차지 상태인 GND에서 액티브 상태인 VDD(또는 VPP) 값으로 천이한다. VPP는 VDD 보다 문턱전압 Vth 만큼 높은 값이다.
이때, 도시되지는 않았으나, 선택되지 않은 셀(Cell_0)의 읽기 워드라인 RWL0과 쓰기 워드라인 WWL0은 각각 프리차지 상태인 VDD 값과 GND 값을 유지한다.
더미 셀(Dummy Cell)의 쓰기 워드라인 DWWL은 프리차지 상태인 GND에서 액티브 상태인 VDD(또는 VPP) 값으로 천이하고, 읽기 워드라인 DRWL은 액티브 상태 GND에서 프리차지 상태인 VDD로 천이한다. 또한, 더미 셀(Dummy Cell)의 읽기/쓰기 동작을 선택하는 선택 트랜지스터(200)가 턴-오프 되도록 DRWLb가 액티브 상태 VDD에서 프리차지 상태인 GND 값으로 천이한다. 더미 셀(Dummy Cell)의 선택 트랜지스터(200)를 턴-오프 시켜 더미 셀(Dummy Cell)을 WBL0로부터 전기적으로 차단하는 것이다.
이러한 과정을 거쳐서 쓰기 동작을 위해 외부로부터 입력된 로우레벨 데이터 "Low"가 쓰기 비트라인 WBL0에 실려 선택된 정상 셀(Cell_15)까지 전달된다. WBL0을 통해 선택된 정상 셀(Cell_15)에 전압을 공급하여 해당 셀(Cell_15)에 데이터를 저장하는 것이다. 이때, 더미 셀(Dummy Cell)의 쓰기 트랜지스터(202)도 턴-온 되어서 드레인단에 연결된 VDD 값이 더미 셀(Dummy Cell)에 쓰여지게 된다.
또한, 쓰기 구간에서는, 쓰기 워드라인 WWL15가 VDD(또는 VPP) 값으로 되어 있으므로, 선택된 정상 셀(Cell_15)의 쓰기 트랜지스터(300)가 턴-온 되어 해당 셀(Cell_15)에 데이터를 기록하게 된다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 구동 방법에서, 읽기/복원 명령에 따른 액티브 구간을 설명하기 위한 타이밍도이다.
읽기 또는 복원 명령이 있는 경우, 메모리 장치는 프리차지 상태에서 액티브 상태로 천이하여 액티브 구간(T20) 동안, 셀로부터 데이터를 읽어들이고, 읽어들인 데이터를 비트라인 센스 앰프(BLSA0)에서 감지 및 증폭하여 셀에 복원한다.
편의상 도 8에서는, 선택된 정상 셀 (Cell_15)에 하이레벨 데이터 "High"가 저장되어 있는 경우를 가정한다. 이러한 경우, 메모리 장치는 읽기 구간 동안 해당 셀(Cell_15)에서 "High"를 읽어들이고, 쓰기 구간 동안 해당 셀(Cell_15)에 "High"를 다시 저장하게 된다.
도 6 및 도 7에서 설명한 읽기 동작의 경우와 마찬가지로, 메모리 장치는 읽기 구간 동안 DRWLb를 활성화하여 더미 셀(Dummy Cell)의 선택 트랜지스터(200)를 턴-온 시켜, WBL0의 전압을 기준으로 WBL0의 전압과 RBL0의 전압을 비교하여, 선택된 정상 셀(Cell)에 저장된 데이터가 "High"임을 정확히 알 수 있다.
또한, 이어지는 쓰기 구간 동안, DRWLb를 비활성화하여 더미 셀(Dummy Cell)의 선택 트랜지스터(200)를 턴-오프 시킨 상태에서 정상 셀(Cell_15)에 "High"를 기록하거나 복원함으로써, WBL0로 인한 커플링을 방지하여 더미 셀(Dummy Cell)의 데이터를 유지한다.
한편, 메모리 셀을 이루는 트랜지스터들이 모두 PMOS로 이루어지거나, NMOS 및 PMOS의 조합으로 이루어지는 경우, 타이밍도의 구체적인 전압 레벨이나 천이 상태 등은 실시예에 따라 달라질 수 있다.
예컨대, NMOS 트랜지스터는 게이트단에 VDD 값이 인가될 때 턴-온 된다면, PMOS 트랜지스터는 게이트단이 접지(GND) 레벨이 될 때 턴-온 된다. 만약, 더미 셀(Dummy Cell)의 쓰기 트랜지스터(202)가 PMOS 라면, 쓰기 트랜지스터(202)의 소스단은 읽기 트랜지스터(201)의 게이트단에 결합되고, 드레인단은 접지(GND)에 결합될 것이다. 이러한 점을 고려할 때, 타이밍도 상의 실질적인 액티브 값이나 프리차지 값은 트랜지스터의 종류나 결합 상태에 따라 달라질 수 있다.
이상, 도 3 내지 도 8을 참조하여 2T 디램의 구조의 일 실시예를 위주로 본 발명의 기술 사상을 설명하고 있다. 2T 디램 구조의 경우, 3T 디램 구조와 비교하여, 셀 트랜지스터의 수가 적어서 집적도 면에서 좀더 유리한 구조를 가진다.
그러나, 일 실시예는 단지 예시로서 제공된 것으로, 본 발명이 전술한 일 실시예의 세부내용에 의해 제한되지는 않는다.
따라서, 본 발명에 따른 메모리 장치 및 그의 구동 방법은 전술한 실시예에 국한되지 않고, 2T 디램, 3T 디램, 에스램 등 게인 셀 구조를 채용하는 다양한 메모리 장치와 관련하여 본 발명의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시될 수 있다.
Cell_0, Cell_15: 정상 셀, Dummy Cell: 더미 셀,
BLSA: 비트라인 센스 앰프, RBL: 읽기 비트라인,
WBL: 쓰기 비트라인, RWL: 읽기 워드라인,
WWL: 쓰기 워드라인, DRWL: 더미 읽기 워드라인,
DWWL: 더미 쓰기 워드라인, DRWLb: 더미 셀 제어라인,
10: 신호 생성부, 200: 선택 트랜지스터,
201: 읽기 트랜지스터, 202: 쓰기 트랜지스터

Claims (14)

  1. 랜덤 액세스 메모리(random access memory, RAM) 장치로서,
    게인 셀을 구성하기 위한 셀 트랜지스터 그룹을 포함하고, 한 쌍의 읽기 비트라인(read bitline, 이하 RBL)과 쓰기 비트라인(write bitline, 이하 WBL)에 결합하며, 읽기 구간 동안 상기 RBL을 통해 데이터를 내보내고 쓰기 구간 동안 상기 WBL을 통해 데이터를 수신하여 저장하는 정상 셀;
    상기 WBL에 결합하며, 상기 읽기 구간 동안 함께 활성화되어 상기 WBL을 통해 기준이 되는 전압을 출력하는 더미 셀; 및
    상기 RBL 및 상기 WBL에 결합하며, 상기 읽기 구간 동안 상기 더미 셀로부터 제공되는 상기 WBL의 전압과 상기 정상 셀로부터 제공되는 상기 RBL의 전압을 서로 비교하여, 두 전압 간의 차이를 기초로 상기 정상 셀에 저장된 데이터가 하이레벨인지 또는 로우레벨인지 여부를 판단하는 비트라인 센스 앰프를 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 더미 셀은,
    셀 트랜지스터 그룹; 및
    셀 트랜지스터 그룹과 상기 WBL 사이에 결합하며, 상기 읽기 구간 동안 턴-온 되어 상기 WBL에 전기적으로 접속하고, 상기 쓰기 구간 동안 턴-오프 되어 상기 WBL로부터 전기적으로 차단되는 선택 트랜지스터를 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 더미 셀의 셀 트랜지스터 그룹에 포함된 읽기 트랜지스터는, 상기 정상 셀의 셀 트랜지스터 그룹에 포함된 읽기 트랜지스터와 서로 다른 전류 특성을 가지도록 설계된 것을 특징으로 하는 메모리 장치.
  4. 삭제
  5. 제2항에 있어서, 상기 정상 셀 및 상기 더미 셀의 셀 트랜지스터 그룹은,
    2-트랜지스터(2T) 배열 형태 또는 3-트랜지스터(3T) 배열 형태로 배치되는 것을 특징으로 하는 메모리 장치.
  6. 제2항에 있어서, 상기 더미 셀의 선택 트랜지스터는,
    소스단 혹은 드레인단의 하나가 상기 WBL에 결합되고, 소스단 혹은 드레인단의 다른 하나가 상기 더미 셀 내 셀 트랜지스터 그룹의 읽기 트랜지스터에 결합되는 것을 특징으로 하는 메모리 장치.
  7. 제2항에 있어서,
    상기 더미 셀의 셀 트랜지스터 그룹에 포함된 쓰기 트랜지스터의 소스단 혹은 드레인단이 전원 또는 접지에 결합되는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서, 상기 더미 셀에서,
    쓰기 트랜지스터가 NMOS 트랜지스터인 경우 그 드레인단이 전원으로 결합되는 것을 특징으로 하는 메모리 장치.
  9. 제7항에 있어서, 상기 더미 셀에서,
    쓰기 트랜지스터가 PMOS 트랜지스터인 경우 그 드레인단이 접지로 결합되는 것을 특징으로 하는 메모리 장치.
  10. 제1항에 있어서, 상기 더미 셀과 정상 셀에서,
    각 셀은 NMOS 트랜지스터나 PMOS 트랜지스터, 또는 NMOS 트랜지스터 및 PMOS 트랜지스터의 조합으로 이루어지는 것을 특징으로 하는 메모리 장치.
  11. 제1항에 있어서, 상기 정상 셀 및 상기 더미 셀은,
    읽기(read), 복원(refresh), 쓰기(write)의 3가지 명령에 대하여,
    각 명령의 액티브 구간 동안,
    셀에 저장된 데이터를 읽어들이는 읽기 동작과 셀에 데이터를 다시 기록하는 복원 동작을 연속하여 진행하거나,
    셀에 저장된 데이터를 읽어들이는 읽기 동작과 외부 데이터를 셀에 기록하는 쓰기 동작을 연속하여 진행하는 것을 특징으로 하는 메모리 장치.
  12. 제11항에 있어서,
    각 명령의 액티브 구간이 시작되면, 상기 더미 셀에서, 읽기 동작을 위하여 선택 트랜지스터가 액티브 상태로 전환하여 구동되고, 읽기 동작에 이어 상기 비트라인 센스 앰프가 구동을 시작하면, 선택 트랜지스터가 프리차지 상태로 전환하여 구동을 멈추도록 구성된 것을 특징으로 하는 메모리 장치.
  13. 한 쌍의 읽기 비트라인(read bitline, 이하 RBL)과 쓰기 비트라인(write bitline, 이하 WBL), 그와 교차되는 방향으로 배열된 한 쌍의 읽기 워드라인(read wordline, 이하 RWL)과 쓰기 워드라인(write wordline, 이하 WWL)에 결합되어, 읽기 구간 동안 상기 RBL을 통해 비트라인 센스 앰프로 데이터를 내보내고 쓰기 구간 동안 상기 비트라인 센스 앰프로부터 상기 WBL을 통해 데이터를 수신하여 저장하는 정상 셀과, 상기 RBL 및 상기 WBL과 교차되는 방향으로 배열된 한 쌍의 더미 읽기 워드라인(dummy read wordline, 이하 DRWL)과 더미 쓰기 워드라인(dummy write wordline, 이하 DWWL)에 결합하는 더미 셀을 포함하는 랜덤 액세스 메모리(random access memory, RAM) 장치의 구동 방법으로서,
    상기 정상 셀의 RWL 및 상기 더미 셀의 DRWL이 활성화되어 상기 정상 셀 및 상기 더미 셀이 읽기 구간으로 진입하는 단계;
    상기 읽기 구간에서, 상기 비트라인 센스 앰프가 상기 정상 셀로부터 상기 RBL을 통해 제공되는 전압을 읽어들이는 단계;
    상기 읽기 구간에서, 상기 더미 셀의 선택 트랜지스터가 턴-온 되어 상기 더미 셀을 상기 WBL에 전기적으로 접속시키는 단계;
    상기 읽기 구간에서, 상기 더미 셀의 선택 트랜지스터가 턴-온 됨에 따라, 상기 비트라인 센스 앰프가 상기 더미 셀로부터 상기 WBL을 통해 제공되는 전압을 읽어들이는 단계; 및
    상기 읽기 구간에서, 상기 비트라인 센스 앰프가 상기 더미 셀로부터 제공되는 상기 WBL의 전압을 기준으로, 상기 정상 셀로부터 제공되는 상기 RBL의 전압과 상기 더미 셀로부터 제공되는 상기 WBL의 전압을 비교하여, 상기 정상 셀에 저장된 데이터가 하이레벨인지 또는 로우레벨인지 여부를 판단하는 단계를 포함하는 메모리 장치의 구동 방법.
  14. 제13항에 있어서,
    상기 정상 셀의 RWL 및 상기 더미 셀의 DRWL이 비활성화되어 상기 읽기 구간을 종료하는 단계;
    상기 더미 셀의 선택 트랜지스터가 턴-오프 되어 상기 더미 셀을 상기 WBL로부터 전기적으로 차단하는 단계;
    상기 정상 셀의 WWL 및 상기 더미 셀의 DWWL이 활성화되어 상기 정상 셀 및 상기 더미 셀이 쓰기 구간으로 진입하는 단계; 및
    상기 쓰기 구간에서, 상기 비트라인 센스 앰프가 상기 WBL을 통해 상기 정상 셀에 전압을 공급하여 상기 정상 셀에 데이터를 저장하는 단계를 더 포함하는 메모리 장치의 구동 방법.
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