KR101319529B1 - 감지 증폭기를 포함하는 메모리 장치 및 그의 구동 방법 - Google Patents

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Abstract

감지 증폭기를 포함하는 메모리 장치 및 그의 구동 방법이 개시된다. 메모리 장치는 게인 셀 구조의 랜덤 액세스 메모리 장치로서, 셀 영역 내에 배열된 복수의 저장 셀과, 저장 셀의 데이터를 감지 및 증폭하여 출력하기 위한 감지 증폭기를 포함한다. 열 방향으로 배열된 복수의 저장 셀은 한 쌍의 읽기 비트라인과 쓰기 비트라인에 결합한다. 감지 증폭기는 결합된 한 쌍의 읽기 비트라인 및 쓰기 비트라인으로부터 전달되는 데이터를 감지 및 증폭하되, 읽기 비트라인과 선택적으로 결합하도록 구성되며, 저장 셀의 데이터를 읽어들이는 읽기 동작 시, 구동 직후 읽기 비트라인과의 접속을 차단하여 접속 차단 상태에서 데이터의 증폭 동작을 수행한다.
이에 따르면, 메모리 장치에 포함된 감지 증폭기의 구동 시 전류 소모량을 줄이고, 선택되지 않은 나머지 셀들의 누설전류를 줄일 수 있으며, 그로 인해 메모리 장치의 동작 안정성을 향상시킬 수 있다.

Description

감지 증폭기를 포함하는 메모리 장치 및 그의 구동 방법{MEMORY APPARATUS HAVING SENSE AMPLIFIER AND DRIVING METHOD THEREOF}
본 발명은 메모리 장치 및 그의 구동 방법에 관한 것으로, 특히 게인 셀 구조를 가지고, 감지 증폭기를 포함하는 랜덤 액세스 메모리(random access memory, RAM) 장치 및 그의 구동 방법에 관한 것이다.
셀은 데이터를 저장하는 기본 단위로서, 셀 영역은 메모리 장치의 전체 면적에서 약 50% 이상을 차지한다. 또한, 셀은 전체 메모리 장치의 동작에 매우 중요한 영향을 미치므로, 메모리 장치의 면적과 특성을 잘 고려하여 설계하여야 한다.
도 1은 종래 대표적인 임베디드 메모리를 나타낸 회로도이다.
도 1의 (a)는 6T 에스램(6-transistor static random access memory, 6T SRAM)을 나타내고 있으며, (b)는 1T1C(1-transistor, 1-capacitor) 구조의 1T 디램(1-transistor dynamic random access memory, 1T DRAM)을 나타내고 있다.
SoC(System on Chip)에 사용되는 에스램의 경우 디램보다 셀 면적이 크다는 단점에도 불구하고, 씨모스(CMOS) 로직과 정합(Compatible)이 자유롭고, 고속 동작과 가격이 싸다는 장점으로 인해 많이 사용되고 있다.
그러나, 6T 에스램은 트랜지스터 6개로 셀이 구성되기 때문에 사이즈가 커서 고용량의 임베디드 메모리에는 적합하지 않은 단점이 있다. 또한, 1T1C 구조의 셀을 가지는 1T 디램의 경우, 셀 면적이 작아서 고집적화는 가능하지만 별도로 커패시터를 만드는 공정이 필요하여, 제작비용이 증가하고 공정이 복잡하다는 단점을 가지고 있다.
따라서, 고용량의 임베디드 메모리를 위해 씨모스 로직과 정합이 자유롭고, 커패시터를 만들기 위한 추가 공정이 필요치 않은 기술이 요구된다.
그래서, 최근에는 SoC에 주로 사용되는 임베디드 에스램과 디램을 대체하기 위한 게인 셀 메모리에 대한 관심이 고조되고 있다.
게인 셀 메모리는 씨모스 로직과 정합이 자유롭고, 2~3개의 트랜지스터로 셀이 구성되어 있어서 고집적화에 유리하며, 커패시터를 만들기 위한 추가 공정이 필요치 않아서 제조 가격도 비싸지 않다는 장점을 가지고 있다.
도 2는 종래 대표적인 게인 셀 메모리의 종류를 나타내고 있다.
도 2의 (a)는 2T(2-transistor) 구성을 가진 게인 셀을 나타낸 것으로서, 이러한 게인 셀은 읽기 트랜지스터(M1) 및 쓰기 트랜지스터(M2)를 포함한다.
(b)는 3T(3-transistor) 구성을 가진 게인 셀을 나타낸 것이다. 이러한 게인 셀은 게인 트랜지스터(M3)의 게이트단에 전하를 저장하며, 게인 트랜지스터(M3)에 대한 읽기/쓰기 동작을 돕기 위하여 읽기 트랜지스터(M1) 및 쓰기 트랜지스터(M2)를 포함한다. 쓰기 동작 시에는 쓰기 트랜지스터(M2)가 턴-온 되고, 읽기 동작 시에는 읽기 트랜지스터(M1) 및 게인 트랜지스터(M3)가 턴-온 된다.
게인 셀 메모리 상에는, (a), (b)와 같은 셀들이 행(row)과 열(column)을 갖는 매트릭스 형태로 구성되며, 주로 열 방향의 셀 어레이와 대응하여 감지 증폭기(10)가 배치된다. 감지 증폭기(10)는 읽기 비트라인(RBL) 및 쓰기 비트라인(WBL)에 실리게 되는 입출력 데이터를 감지 및 증폭하여 출력하는 역할을 하는 회로이다.
그런데, 종래의 게인 셀 메모리는 감지 증폭기(10)의 구동 시, 전류 소모량이 많고, 동일한 감지 증폭기(10)를 사용하는 열 방향의 셀 어레이 중 선택되지 않은 나머지 셀들에서 누설전류가 발생하여 메모리 장치의 동작 안정성을 저하시키게 되는 문제점이 있다.
한국등록특허 제10-1093070호
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 그 목적은 감지 증폭기의 구동 시, 불필요한 전류 소모를 최소화하고, 선택되지 않은 나머지 셀들의 누설전류를 줄이며, 이에 따라 동작 안정성을 향상시킬 수 있는 감지 증폭기를 포함하는 메모리 장치 및 그의 구동 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 메모리 장치는, 게인 셀 구조의 랜덤 액세스 메모리(random access memory, RAM) 장치로서, 셀 영역 내에 배열되어, 한 쌍의 읽기 비트라인과 쓰기 비트라인에 결합하는 복수의 저장 셀; 및 상기 한 쌍의 읽기 비트라인 및 쓰기 비트라인으로부터 전달되는 데이터를 감지 및 증폭하되, 읽기 비트라인과 선택적으로 결합하도록 구성되며, 상기 복수의 저장 셀 중 하나의 저장 셀의 데이터를 읽어들이는 읽기 동작 시, 상기 저장 셀의 데이터가 출력되어 읽기 비트라인을 통해 전달되면 구동 인에이블 신호에 의해 구동을 시작하여 상기 저장 셀로부터 전달된 데이터를 감지한 다음, 읽기 비트라인과의 접속을 차단하여 접속 차단 상태에서 상기 감지된 데이터를 증폭하는 감지 증폭기를 포함한다.
상기 감지 증폭기는, 구동 인에이블 신호가 활성화되면, 한 쌍의 읽기 비트라인 및 쓰기 비트라인으로부터 전달되는 데이터를 감지하여 형성되는 증폭 경로에 따라 증폭 동작을 수행하는 래치 회로; 한 쌍의 읽기 비트라인 및 쓰기 비트라인에 결합하여, 읽기 비트라인 또는 쓰기 비트라인의 프리차지 동작을 수행하는 메인 프리차지 회로; 및 스위칭 동작에 의해 읽기 비트라인과 래치 회로를 선택적으로 결합하되, 구동 인에이블 신호의 활성화 이후 차단 인에이블 신호가 활성화되면, 래치 회로를 읽기 비트라인으로부터 차단시키는 스위칭 회로를 포함할 수 있다.
상기 스위칭 회로는, 셀 영역으로부터 연장 형성된 읽기 비트라인 상에 위치하며, PMOS 트랜지스터와 NMOS 트랜지스터 한 쌍으로 이루어져 읽기 비트라인을 통해 전달되는 데이터를 전달 또는 차단시키는 트랜스미션 게이트; 및 트랜스미션 게이트가 차단되는 구간 동안, 읽기 비트라인의 프리차지 동작을 수행하는 서브 프리차지 회로를 포함할 수 있다.
상기 스위칭 회로는, 셀 영역으로부터 연장 형성된 쓰기 비트라인 상에 위치하며, 게이트단이 전원단으로 결합된 NMOS 트랜지스터와, 게이트단이 접지로 결합된 PMOS 트랜지스터 한 쌍으로 이루어져, 쓰기 비트라인과의 접속 상태를 유지하는 다른 트랜스미션 게이트를 더 포함할 수 있다.
상기 서브 프리차지 회로는, 드레인단이 읽기 비트라인에 결합하고, 소스단은 전원단으로 결합하며, 게이트단에 턴-온 및 턴-오프를 제어하기 위한 제어 신호가 인가되는 PMOS 트랜지스터로 구성될 수 있다.
상기 서브 프리차지 회로는, 드레인단이 읽기 비트라인에 결합하고, 소스단은 접지로 결합하며, 게이트단에 턴-온 및 턴-오프를 제어하기 위한 제어 신호가 인가되는 NMOS 트랜지스터로 구성될 수 있다.
상기 저장 셀은, 읽기(read), 복원(refresh), 쓰기(write)의 3가지 명령에 대하여, 읽기 구간과 쓰기 구간이 포함된 액티브 구간을 가지도록 구동되어 모든 명령에 대해 읽기 동작을 실행할 수 있다. 여기서, 상기 감지 증폭기는, 저장 셀의 액티브 구간 중, 저장 셀의 데이터를 읽어들이기 위한 일부 읽기 구간을 제외하고, 나머지 읽기 구간 및 이어지는 쓰기 구간 동안, 스위칭 회로를 턴-오프하여 읽기 비트라인과의 접속을 차단시키도록 동작할 수 있다.
상기 메모리 장치는, 상기 저장 셀의 읽기 동작 시 쓰기 비트라인에 접속하여 쓰기 비트라인을 통해 기준 전압을 출력함으로써, 감지 증폭기가 읽기 비트라인과 쓰기 비트라인 간의 전압 차를 기초로 저장 셀에 저장된 데이터의 값을 감지할 수 있도록 하는 더미 셀을 더 포함할 수 있다.
상기 더미 셀은, 읽기 트랜지스터와, 소스단 혹은 드레인단의 하나가 전원 또는 접지에 결합되어 턴-온 시 기준 전압을 제공하는 쓰기 트랜지스터를 포함하는 셀 트랜지스터 그룹; 및 셀 트랜지스터 그룹과 쓰기 비트라인 사이에 결합하며, 저장 셀의 읽기 동작 시 턴-온 되어 쓰기 트랜지스터를 통해 전달되는 기준 전압을 쓰기 비트라인으로 출력하고, 상기 저장 셀의 쓰기 동작 시 턴-오프 되어 쓰기 비트라인으로부터 차단되는 선택 트랜지스터를 포함할 수 있다.
한편, 본 발명에 따른 메모리 장치의 구동 방법은, 한 쌍의 읽기 비트라인과 쓰기 비트라인에 결합하는 복수의 저장 셀 및 감지 증폭기를 포함하는, 게인 셀 구조의 랜덤 액세스 메모리(random access memory, RAM) 장치의 구동 방법에 있어서, 상기 감지 증폭기의 구동 여부를 제어하는 구동 인에이블 신호와, 상기 감지 증폭기와 읽기 비트라인 간의 차단 여부를 제어하는 차단 인에이블 신호를 비활성화하는 단계; 상기 감지 증폭기와 읽기 비트라인이 접속된 상태에서, 상기 복수의 저장 셀 중 하나의 저장 셀에 저장된 데이터가 출력되어 읽기 비트라인을 통해 상기 감지 증폭기로 전달되는 단계; 구동 인에이블 신호를 활성화함으로써 상기 감지 증폭기의 구동을 시작하여 상기 감지 증폭기를 통해 상기 저장 셀로부터 전달된 데이터를 감지하는 단계; 차단 인에이블 신호를 활성화하여 상기 감지 증폭기와 읽기 비트라인 간의 접속을 차단하는 단계; 및 상기 감지 증폭기와 읽기 비트라인 간의 접속이 차단된 상태에서, 상기 감지된 데이터를 증폭하는 단계를 포함한다.
상기 방법에서, 읽기(read), 복원(refresh), 쓰기(write)의 3가지 명령에 대하여, 모든 명령의 액티브 구간은 읽기 구간과 쓰기 구간을 포함하도록 구동되며, 읽기 구간의 일부 및 이어지는 쓰기 구간 동안 상기 감지 증폭기와 읽기 비트라인 간의 접속이 차단되도록 동작할 수 있다.
본 발명에 따르면, 메모리 장치에 포함된 감지 증폭기의 구동 시, 전류 소모량을 줄이고, 선택되지 않은 나머지 셀들의 누설전류를 줄일 수 있으며, 이에 따라 메모리 장치의 동작 안정성을 향상시킬 수 있다.
도 1은 종래 대표적인 임베디드 메모리를 나타낸 회로도이다.
도 2는 종래 대표적인 게인 셀 메모리를 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구성도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀 및 감지 증폭기의 구조를 확대하여 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 감지 증폭기의 회로도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 장치의 구동 방법에서, 쓰기 명령에 따른 액티브 구간을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 구동 방법에서, 읽기/복원 명령에 따른 액티브 구간을 설명하기 위한 타이밍도이다.
이하에서는 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예에 따른, 감지 증폭기를 포함하는 메모리 장치 및 그의 구동 방법에 대해서 상세하게 설명한다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구성도이고, 도 4는 본 발명의 일 실시예에 따른 메모리 셀 및 감지 증폭기의 구조를 확대하여 나타낸 회로도이다.
여기서, 일 실시예는 메모리 셀들이 매트릭스 형태로 배열된, 2T 디램의 구조를 가지는 경우를 예시한 것으로서, 도 3 및 도 4는 2T 디램의 하나의 뱅크(one bank) 안에 있는 셀 어레이 구조를 나타내고 있다.
일 실시예는 2T 디램 구조에 관한 것이므로, 각 셀은 2-트랜지스터(2T) 배열 형태를 채용한다. 물론, 실시예에 따라, 이와 달리 3-트랜지스터(3T) 배열 형태의 셀 구조를 채용할 수도 있다.
도 3을 먼저 참조하면, 일 실시예에 따른 메모리 장치의 뱅크 안에는 각각의 복수의 저장 셀을 포함하는 저장 셀 어레이(Normal Cell Array)들과, 복수의 더미 셀을 포함하는 더미 셀 어레이(Dummy Cell Array)가 포함되며, 뱅크의 양단에는 2개의 감지 증폭기 어레이(BLSA Array)가 각각 배치된다.
복수 개의 읽기 워드라인(RWL: Read WordLine) 및 복수 개의 쓰기 워드라인(WWL: Write WordLine)이 X 방향으로 배열되며, 한 쌍의 읽기 워드라인 및 쓰기 워드라인(예컨대, RWL0과 WWL0)이 하나의 행을 이룬다.
또한, 복수 개의 읽기 비트라인(RBL: Read BitLine) 및 쓰기 비트라인(WBL: Write BitLine)이 Y 방향으로 배열되어, 한 쌍의 상보적인 읽기 비트라인 및 쓰기 비트라인(예컨대, RBL0과 WBL0)이 하나의 열을 이루고, 이에 대응하는 감지 증폭기(BLSA: BitLine Sense Amplifier)들이 워드라인 방향, 즉, X 방향으로 배열된다.
더미 셀 어레이(Dummy Cell Array)와 관련해서는, 쌍을 이루는 더미 읽기 워드라인(DRWL: Dummy Read WordLine)과 더미 쓰기 워드라인(DWWL: Dummy Write WordLine, DWWL)이 X 방향으로 배열되어, Y 방향으로 배치된 복수 개의 읽기 비트라인 및 쓰기 비트라인과 교차된다. 또한, 워드라인 방향으로 더미 셀들을 구동하기 위한 더미 셀 제어라인(DRWLb)이 배열된다.
도 3에서는, 하나의 뱅크 안에 있는 2개의 감지 증폭기 어레이(BLSA Array)에서, 16개의 감지 증폭기(BLSA0 내지 BLSA15)가 배열된 경우를 도시하고 있으나, 실제, 감지 증폭기(BLSA)의 개수가 가변되거나, 더 많은 수의 감지 증폭기(BLSA)가 배열될 수도 있다.
또한, 도 3은 2개의 감지 증폭기 어레이(BLSA Array)가 뱅크 양단에 각각 배열된 경우를 예시하고 있으나, 실시예에 따라 감지 증폭기 어레이(BLSA Array)가 뱅크 일단에 배열될 수도 있다.
또한, 하나의 뱅크 안에 16개의 읽기 워드라인 및 쓰기 워드라인과 16개의 읽기 비트라인 및 쓰기 비트라인이 배열된 것처럼 도시되어 있으나, 실제, 워드라인 및 비트라인의 수가 가변되거나, 더 많은 수의 워드라인과 비트라인이 배열될 수도 있다.
도 4를 참조로, 메모리 장치의 저장 셀, 더미 셀과 감지 증폭기의 구조를 상세히 설명하면 다음과 같다.
셀 영역의 한 열에는, 한 쌍의 읽기 비트라인 및 쓰기 비트라인에 결합하는 복수의 저장 셀들이 열 방향, 즉, Y 방향으로 배열된다. 셀 영역의 끝단에는 해당 열에 대응하는 감지 증폭기(BLSA)가 배치되어 셀 영역으로부터 연장 형성된 읽기 비트라인 및 쓰기 비트라인과 결합한다.
일례로서, 첫 번째 열에서, 감지 증폭기(BLSA0)로부터 제일 먼 곳에 위치하고 있는 셀(예컨대, Cell_0)은, 읽기 비트라인 RBL0과 쓰기 비트라인 WBL0으로 결합되어 있고, 읽기 비트라인 RBL0 및 쓰기 비트라인 WBL0에 결합하는 상측의 셀 어레이를 지나 중간에 위치하는 더미 셀(Dummy Cell)을 통과한 후, 하측의 셀 어레이(예컨대, Cell_15)를 거쳐 감지 증폭기(BLSA0)와 결합된다.
이와 같이, 각 감지 증폭기(BLSA)는 상보적인 한 쌍의 읽기 비트라인 및 쓰기 비트라인과 결합하여 그로부터 전달되는 데이터를 감지 및 증폭하는 역할을 한다.
또한, 감지 증폭기(BLSA)는 읽기 비트라인과 선택적으로 결합할 수 있도록 구성된다. 감지 증폭기(BLSA)의 구성 및 동작에 대해서는 도 5에서 보다 상세히 설명한다.
더미 셀(Dummy Cell)은 감지 증폭기(BLSA)가 읽기 비트라인을 통해 저장 셀의 데이터를 읽어들이는 읽기 동작 시, 쓰기 비트라인에 접속하여 쓰기 비트라인을 통해 기준 전압을 출력함으로써, 감지 증폭기(BLSA)가 읽기 비트라인과 쓰기 비트라인 간의 전압 차를 기초로 저장 셀에 저장된 데이터의 값을 정확히 감지할 수 있도록 한다.
특정 저장 셀(Cell_0)이 선택 구동되는 경우를 예시하여 저장 셀(Cell_0)과 더미 셀(Dummy Cell)의 구조 및 동작을 설명하면 다음과 같다. 여기서 언급하는 더미 셀(Dummy Cell)은 선택된 저장 셀(Cell_0)과 같은 열에 배치되어 저장 셀(Cell_0)이 가지는 한 쌍의 읽기 비트라인 RBL0 및 쓰기 비트라인 WBL0을 공유하는 더미 셀을 의미한다.
셀 구조를 살펴보면, 저장 셀(Cell_0)은 읽기 동작을 위한 읽기 워드라인 RWL0과 쓰기 동작을 위한 쓰기 워드라인 WWL0을 가지며, 그와 교차 배열되는 읽기 비트라인 RBL0과 쓰기 비트라인 WBL0을 가진다. 저장 셀(Cell_0)의 읽기 비트라인 RBL0과 쓰기 비트라인 WBL0은 감지 증폭기(BLSA0)에 결합된다. 읽기 워드라인 RWL0은 저장 셀(Cell_0)의 읽기 구간 동안 활성화되고, 쓰기 워드라인 WWL0은 저장 셀(Cell_0)의 쓰기 구간 동안 활성화된다.
이러한 저장 셀(Cell_0)은 게인 셀을 구현하기 위하여, 읽기 트랜지스터(110)와 쓰기 트랜지스터(120)로 구성된 셀 트랜지스터 그룹(110, 120)을 포함한다.
더미 셀(Dummy Cell)은 저장 셀(Cell_0)의 셀 트랜지스터 그룹(110, 120)에 대응하는 셀 트랜지스터 그룹(140, 150)에, 읽기/쓰기 동작의 선택을 위한 선택 트랜지스터(130)를 추가한 구조로 형성할 수 있다.
이러한 더미 셀(Dummy Cell)은 읽기 비트라인 RBL0 및 쓰기 비트라인 WBL0과 교차되는 방향으로 배열된 한 쌍의 더미 읽기 워드라인 DRWL과 더미 쓰기 워드라인 DWWL에 결합한다. 또한, 더미 셀(Dummy Cell)의 구동을 제어하기 위한 더미 셀 제어라인 DRWLb가 워드라인 방향으로 배치되어, 이 DRWLb가 더미 셀(Dummy Cell) 내 선택 트랜지스터(130)의 게이트단에 결합된다. DRWLb의 신호가 활성화됨에 따라, 더미 셀(Dummy Cell)이 구동되어 더미 셀(Dummy Cell)의 읽기 동작이 선택된다.
더미 셀(Dummy Cell)의 셀 트랜지스터 그룹(140, 150)은 기본적으로 저장 셀(Cell_0)의 셀 트랜지스터 그룹(110, 120)과 동일한 구조로서, 읽기 트랜지스터(140)와 쓰기 트랜지스터(150)를 포함하는 형태로 배치될 수 있다.
읽기 트랜지스터(140)는 더미 읽기 워드라인 DRWL에 결합하며, 선택 트랜지스터(130)가 턴-온 되는 읽기 구간(read cycle) 동안 함께 턴-온 되어, 읽기 구간 동안 쓰기 비트라인 WBL0로 기준 전압이 출력될 수 있도록 한다. 쓰기 트랜지스터(150)는 더미 쓰기 워드라인 DWWL에 결합하여 쓰기 구간(write cycle) 동안 턴-온 구동된다. 쓰기 구간 동안, 선택 트랜지터(130)는 턴-오프 되어 더미 셀(Dummy Cell)을 쓰기 비트라인 WBL0로부터 차단시킨다.
이때, 더미 셀(Dummy Cell)의 셀 트랜지스터 그룹(140, 150) 중에서 쓰기 트랜지스터(150)의 소스단 혹은 드레인단의 하나가 전원단(VDD) 또는 접지(GND)에 결합될 수 있다.
즉, 더미 셀(Dummy Cell)은 항상 하이 또는 로우 데이터를 저장하고 있는 셀로 동작하여, 읽기 구간 동안은 쓰기 비트라인 WBL0로 해당 데이터에 따른 기준 전압을 제공하고, 쓰기 구간 동안은 쓰기 비트라인 WBL0로부터 차단되어 기 저장된 데이터를 유지하도록, 구동된다. 더미 셀(Dummy Cell)의 읽기 동작은 DRWL 및 DRWLb의 신호에 의해 제어된다.
더미 셀(Dummy Cell)과 저장 셀(Cell_0)은 동일한 읽기 구간 및 쓰기 구간을 가지도록 동작한다. 따라서, 더미 읽기 워드라인 DRWL과 읽기 워드라인 RWL0는 함께 활성화되고, 마찬가지로 더미 쓰기 워드라인 DWWL 및 쓰기 워드라인 WWL0도 함께 활성화된다.
읽기 동작을 위한 읽기 구간 동안, 저장 셀(Cell_0)은 읽기 비트라인 RBL0로 데이터를 출력하고, 더미 셀(Dummy Cell)은 쓰기 비트라인 WBL0로 기준 전압을 출력한다. 쓰기 동작을 위한 쓰기 구간 동안, 저장 셀(Cell_0)은 쓰기 비트라인 WBL0의 데이터를 읽어들여 저장하고, 더미 셀(Dummy Cell)은 쓰기 비트라인 WBL0과 차단되어 전원단(VDD)의 데이터를 다시 저장한다.
일 실시예에서, 더미 셀(Dummy Cell) 및 저장 셀(Cell_0)이 도 4와 같이 NMOS 트랜지스터들로 구성된 경우, NMOS 타입 쓰기 트랜지스터(150)의 드레인단은 전원단(VDD)으로 결합하여 더미 셀(Dummy Cell)이 하이 데이터를 유지하도록 동작시킬 수 있다. 소스단은 읽기 트랜지스터(140)의 게이트단으로 결합된다.
이러한 구조의 더미 셀(Dummy Cell)은 쓰기 구간 동안 활성화되는 더미 쓰기 워드라인 DWWL에 의해 쓰기 트랜지스터(150)를 턴-온 시켜 전원단(VDD)에 접속함으로써 기 저장된 하이 데이터가 유지될 수 있도록 한다.
선택 트랜지스터(130) 및 읽기 트랜지스터(140)가 턴-온 되는 읽기 구간 동안에는 저장된 하이 데이터에 의해 쓰기 비트라인 WBL0에 기준 전압을 출력하게 된다.
만약, 더미 셀(Dummy Cell) 및 저장 셀(Cell_0)이 PMOS 트랜지스터들로 구성된 경우라면, PMOS 타입 쓰기 트랜지스터의 드레인단을 접지(GND)에 결합하여 더미 셀(Dummy Cell)이 로우 데이터를 유지하도록 동작시킬 수 있다.
선택 트랜지스터(130)는 셀 트랜지스터 그룹(140, 150) 내 읽기 트랜지스터(140)와, 쓰기 비트라인 WBL0 사이에 결합하며, 저장 셀(Cell_0)의 읽기 동작 시에는 턴-온 되어 쓰기 비트라인 WBL0에 전기적으로 접속하여 쓰기 트랜지스터(150)를 통해 기준 전압을 쓰기 비트라인 WBL0로 출력한다. 저장 셀(Cell_0)의 쓰기 동작 시에는, 선택 트랜지스터(130)가 턴-오프 되어 쓰기 비트라인 WBL0로부터 전기적으로 차단된다.
여기서, 더미 셀(Dummy Cell)의 읽기 트랜지스터(140)는 저장 셀(Cell_0)의 읽기 트랜지스터(110)와 서로 다른 전류 특성을 가지도록 설계될 수 있다. 이는 동일한 읽기 구간 동안 동일 전압이 인가되더라도, 더미 셀(Dummy Cell)의 읽기 트랜지스터(140)와 저장 셀(Cell_0)의 읽기 트랜지스터(110)에 흐르는 전류량을 다르게 조절하기 위한 것이다.
이러한 트랜지스터 구성의 차이에 의해, 동일 전압 값(예컨대, VDD)에 대하여 더미 셀(Dummy Cell) 및 저장 셀(Cell_0)의 읽기 트랜지스터(140, 110)에 흐르는 전류량이 달라지게 된다. 그러므로, 읽기 구간 동안, 더미 셀(Dummy Cell)로부터 쓰기 비트라인 WBL0로 인가되는 전압과, 선택된 저장 셀(Cell_0)로부터 읽기 비트라인 RBL0로 인가되는 전압은 서로 다르게 나타난다. 이에 따라, 읽기 구간에서, 더미 셀(Dummy Cell)이 제공하는 전압을 저장 셀(Cell_0)의 데이터가 하이인지 로우인지 여부를 정확히 판단하기 위한 기준으로서 사용할 수 있다.
이와 같이, 더미 셀(Dummy Cell)은, 저장 셀의 읽기 동작 시, 내부의 선택 트랜지스터(130)를 턴-온 하여 쓰기 비트라인의 전압을 기준으로서 제공한다. 그리고, 쓰기 비트라인을 통해 저장 셀에 데이터를 복원하거나 기록하는 저장 셀의 쓰기 동작 시에는, 내부의 선택 트랜지스터(130)를 턴-오프 하여 쓰기 비트라인과의 커플링을 차단함으로써 기 저장된 데이터를 유지할 수 있다.
도 5는 본 발명의 일 실시예에 따른 감지 증폭기의 회로도이다.
일 실시예에 따른 메모리 장치의 동작원리를 살펴보면, 세 가지 종류의 외부 명령, 즉, 읽기(read) 명령과 복원(refresh) 명령, 그리고 쓰기(write) 명령이 존재한다. 여기에서, 복원 명령은 외부 명령이 될 수도 있지만, 외부 명령 없이 내부에서 자체적으로 수행될 수도 있다. 이러한 세 가지 명령이 있는 경우, 각 명령의 액티브 구간에서 다음 순서에 따라 내부 동작이 수행된다.
먼저, 메모리 장치는 셀에 저장된 데이터를 읽어들이고, 읽어들인 데이터를 감지 증폭기(BLSA)를 통해 감지 및 증폭한다. 외부 명령이 읽기 명령이면, 다음으로, 읽어들인 데이터를 메모리 장치 밖으로 내보냄과 동시에 셀에 데이터를 복원한다. 여기에서, 외부 명령 또는 내부적으로 발생된 명령이 복원 명령이면, 감지 증폭기(BLSA)를 통해 감지 및 증폭된 데이터를 메모리 장치 밖으로 내보내지 않고, 셀에 데이터를 복원하는 동작만을 수행한다.
또한, 외부 명령이 쓰기 명령인 경우에는, 읽어들인 데이터를 감지 증폭기(BLSA)에서 감지 및 증폭하여 셀에 데이터를 복원할 시점에, 복원할 데이터를 메모리 장치의 밖에서 입력된 외부 데이터로 대체하여 셀에 기록하는 동작이 이루어지게 된다.
이와 같이, 일 실시예의 메모리 장치는, 읽기, 복원, 쓰기의 3가지 명령에 대하여, 각 명령의 액티브 구간 동안, 셀에 저장된 데이터를 읽어들이는 읽기 동작과 셀에 데이터를 다시 기록하는 복원 동작을 연속하여 진행하거나(읽기 명령 및 복원 명령의 경우), 셀에 저장된 데이터를 읽어들이는 읽기 동작과 외부 데이터를 셀에 기록하는 쓰기 동작을 연속하여 진행한다(쓰기 명령의 경우). 이에 따라, 각 명령의 액티브 구간은 읽기 동작을 수행하기 위한 읽기 구간과, 쓰기 동작을 수행하기 위한 쓰기 구간을 연속적으로 포함하게 된다.
전술한 메모리 장치의 동작원리에 따라, 각 저장 셀은, 읽기, 복원, 쓰기의 3가지 명령에 대하여, 읽기 구간과, 그에 이어지는 쓰기 구간이 포함된 액티브 구간을 가지도록 구동되어 모든 명령에 대해 읽기 동작을 실행하게 된다.
감지 증폭기(BLSA)는 기본적으로 결합된 한 쌍의 읽기 비트라인 RBL 및 쓰기 비트라인 WBL로부터 전달되는 데이터를 감지 및 증폭한다. 더불어, 감지 증폭기(BLSA)는 스위칭 동작을 통해 읽기 비트라인 RBL과 선택적으로 결합하도록 구성된다.
저장 셀의 데이터를 읽어들이기 위한 읽기 동작 시, 액티브 구간이 시작되면, 저장 셀은 저장 중인 데이터를 읽기 비트라인 RBL로 출력하여 해당 데이터를 읽기 비트라인 RBL을 통해 감지 증폭기(BLSA)에 전달한다. 저장 셀의 데이터가 출력되어 읽기 비트라인 RBL을 통해 전달됨에 따라, 감지 증폭기(BLSA)는 저장 셀의 데이터를 읽어들이게 된다.
저장 셀의 데이터를 읽어들이고 나면, 감지 증폭기(BLSA)가 구동 인에이블 신호에 의해 구동을 시작하되, 구동 시작 직후 읽기 비트라인 RBL과의 접속을 차단한다. 전술한 감지 증폭기(BLSA)는 저장 셀의 데이터가 출력되어 읽기 비트라인을 통해 전달되면 구동 인에이블 신호에 의해 구동을 시작하여 저장 셀로부터 전달된 데이터를 감지한 다음, 읽기 비트라인과의 접속을 차단하여 접속 차단 상태에서 감지된 데이터에 대한 증폭 동작을 수행하게 된다.
구체적으로, 셀 영역으로부터 감지 증폭기(BLSA)의 영역까지 연장 형성된 읽기 비트라인 RBL을 통해, 저장 셀로부터 읽기 비트라인 RBL로 출력된 데이터가 감지 증폭기(BLSA)에 전달될 때까지의 일부 읽기 구간 동안에는 감지 증폭기(BLSA)와 읽기 비트라인 RBL 간의 전기적 접속이 유지된다. 데이터를 읽어들인 다음의 나머지 읽기 구간 및 이어지는 쓰기 구간 동안에는 감지 증폭기(BLSA)와 읽기 비트라인 RBL 간의 전기적 접속이 차단된다. 이에 따라, 셀 영역의 읽기 비트라인 RBL과의 접속 차단 상태에서 감지 증폭기(BLSA)의 실질적인 구동 동작, 즉, 데이터의 증폭이 이루어지게 된다.
종래의 감지 증폭기는 셀 영역의 읽기 비트라인과 항상 접속되어 있으므로, 감지 증폭기의 구동 시 셀 영역으로부터의 누설전류로 인해 데이터의 정확한 감지 및 증폭이 어렵고, 불필요한 전류 소모가 발생하게 된다.
반면, 본 발명에서는, 감지 증폭기(BLSA)의 구동 직후 셀 영역 내 읽기 비트라인 RBL과의 접속을 차단하여 읽기 비트라인 RBL과의 접속에 의해 유발되는 불필요한 전류 소모나 누설전류의 발생을 방지함으로써, 감지 증폭기(BLSA)의 데이터 감지 및 증폭 성능을 향상시키고, 이에 따라 메모리 장치의 전체적인 동작 안정성을 향상시킬 수 있다.
읽기, 복원, 쓰기 명령의 액티브 구간은 모두 읽기 동작을 위한 처음의 읽기 구간과 이어지는 쓰기 구간을 포함한다. 그러므로, 읽기 동작 시 감지 증폭기(BLSA)가 스위칭 동작에 의해 읽기 비트라인 RBL과의 접속 및 차단을 제어하는 구성은, 읽기, 복원, 쓰기의 모든 명령에 대해 적용될 수 있다.
이를 위하여, 감지 증폭기(BLSA)는 도 5에 도시된 것처럼, 증폭기 구동부(100), 래치 회로(200), 메인 프리차지 회로(300), 및 스위칭 회로(400)를 포함한다. 스위칭 회로(400)에는 제1 트랜스미션 게이트(420), 제2 트랜스미션 게이트(430) 및 서브 프리차지 회로(410)가 포함된다.
증폭기 구동부(100)는 하나의 열을 이루는 한 쌍의 읽기 비트라인 RBL 및 쓰기 비트라인 WBL을 통해 감지 증폭기(BLSA)와 결합된 복수의 저장 셀 중에서, 임의의 저장 셀에 대한 읽기 동작이 수행될 때, 읽기 비트라인 RBL을 통해 해당 저장 셀에 저장된 데이터를 읽어들인 다음, 감지 증폭기(BLSA)를 구동한다.
이어서, 증폭기 구동부(100)는 감지 증폭기(BLSA)와 읽기 비트라인 RBL 간의 접속이 차단되도록 한 후에, 읽어들인 데이터의 증폭 동작을 수행하도록, 계속하여 감지 증폭기(BLSA)를 구동한다.
감지 증폭기(BLSA)의 구동 제어는 RDEN, PCG, YSEL, RPCG, RBLEN, RBLENb 등의 제어 신호를 통해 이루어질 수 있다.
RDEN은 감지 증폭기(BLSA), 특히 데이터의 감지 및 증폭 동작을 수행하는 래치 회로(200)의 활성화/비활성화 여부를 선택하기 위한 구동 인에이블 신호이다. RBLEN 및 RBLENb는 감지 증폭기(BLSA), 특히 스위칭 회로(400)와 읽기 비트라인 RBL 간의 접속/차단 여부를 선택하기 위한 차단 인에이블 신호로서, 서로 반전되는 로직값(하이, 로우)을 가진다.
PCG는 메인 프리차지 회로(300)의 활성화/비활성화 여부를 선택하기 위한 제어 신호이다. RPCG는 서브 프리차지 회로(410)의 활성화/비활성화 여부를 선택하기 위한 제어 신호이다. YSEL은 열(column) 선택 신호로서, YSEL이 활성화되면 해당 열의 읽기 비트라인 RBL 및 쓰기 비트라인 WBL이 선택 구동되어, 선택된 읽기 비트라인 RBL 및 쓰기 비트라인 WBL을 통해 데이터 입출력이 이루어진다.
각 제어 신호의 인가 및 그에 따른 감지 증폭기(BLSA)의 구동은 도 6 내지 도 8 부분에서 보다 상세히 설명한다.
읽기 비트라인 RBL 및 쓰기 비트라인 WBL은 복수의 저장 셀이 배열되어 있는 셀 영역으로부터, 도 5에 도시된 것처럼, 제1 트랜스미션 게이트(420)와 제2 트랜스미션 게이트(430)를 통하여 래치 회로(200)가 위치한 부분까지 연장 형성된다(노드 B, 노드 C).
셀 영역과 인접한 감지 증폭기(BLSA)의 일부 영역에는, 읽기 비트라인 RBL을 프리차지(precharge)할 수 있는 서브 프리차지 회로(410)가 구성된다.
구체적으로, 서브 프리차지 회로(410)는 제1 트랜스미션 게이트(420)의 전단에 배치되어, 명령(읽기, 쓰기, 복원 중의 하나)에 따른 액티브 구간 중 읽기 비트라인 RBL 상의 제1 트랜스미션 게이트(420)가 차단되는 구간 동안, 읽기 비트라인 RBL의 프리차지 동작을 수행하게 된다.
도 5의 일 실시예에서, 서브 프리차지 회로(410)는 읽기 비트라인 RBL을 VDD 값으로 프리차지할 수 있는 PMOS 트랜지스터(411)로 이루어진다. PMOS 트랜지스터(411)에서 드레인단은 읽기 비트라인 RBL에 결합하고, 소스단은 전원단(VDD)으로 결합된다. 그 게이트단에는 턴-온 및 턴-오프를 제어하기 위한 제어 신호 RPCG가 인가된다.
다른 실시예에서, 서브 프리차지 회로(410)는 읽기 비트라인 RBL을 GND 값으로 프리차지할 수 있는 NMOS 트랜지스터로 이루어질 수 있다. 이러한 경우, NMOS 트랜지스터의 드레인단과 소스단은 읽기 비트라인 RBL 및 접지(GND)에 각각 결합한다. 그 게이트단에는 턴-온 및 턴-오프를 제어하기 위한 제어 신호 RPCG가 인가된다.
마찬가지로, 래치 회로(200)와 인접한 감지 증폭기(BLSA)의 일부 영역에는, 읽기 비트라인 RBL 또는 쓰기 비트라인 WBL을 프리차지할 수 있는 메인 프리차지 회로(300)가 구성된다. 메인 프리차지 회로(300)는 한 쌍의 읽기 비트라인 RBL 및 쓰기 비트라인 WBL에 결합하여, 액티브 구간 전의 프리차지 구간 동안, 읽기 비트라인 RBL 또는 쓰기 비트라인 WBL의 프리차지 동작을 수행한다. 도 5의 일 실시예에 따른 메인 프리차지 회로(300)는, 읽기 비트라인 RBL 또는 쓰기 비트라인 WBL을 VDD 값으로 프리차지할 수 있는 PMOS 트랜지스터들(310, 320)로 구성된다.
또한, 일 실시예에서, 감지 증폭기(BLSA)의 읽기 비트라인 RBL과 쓰기 비트라인 WBL은 래치 회로(200) 양단의 NMOS 트랜지스터(250, 260)를 통하여 읽기 글로벌 비트라인(RGBL: Read Global BitLine) 및 쓰기 글로벌 비트라인(WGBL: Write Global BitLine)에 일대일로 대응된다.
일 실시예에서, 래치 회로(200)는 서로 대칭되는 2개의 PMOS 트랜지스터(210, 220)와, 서로 대칭되는 2개의 NMOS 트랜지스터(230, 240)로 구성된, 크로스 커플 래치(cross coupled latch) 형태의 회로 구조를 가진다. 크로스 커플 래치 회로는 게이트단으로 인가되는 구동 인에이블 신호 RDEN에 의해 래치 회로(200)를 구동시키는 역할을 하는 NMOS 트랜지스터(270)의 드레인단과 결합되어 있다. 이 NMOS 트랜지스터(270)는 전류 소스의 역할을 하는 것으로, 일 실시예에 따르면, 그 소스단이 접지(GND)에 결합된다. NMOS 트랜지스터(270)의 게이트단에서 구동 인에이블 신호 RDEN이 프리차지 값인 GND에서 액티브 값인 VDD로 천이(transition)하여 활성화될 때 감지 증폭기(BLSA)가 구동되면서 래치 회로(200)가 동작을 시작하게 된다.
구동이 시작되면, 래치 회로(200)는 결합된 한 쌍의 읽기 비트라인 RBL 및 쓰기 비트라인 WBL로부터 전달되는 데이터를 감지하여 형성되는 증폭 경로를 따라 증폭 동작을 수행한다.
스위칭 회로(400)는 셀 영역과 래치 회로(200)의 사이에 위치하여, 스위칭 동작에 의해 래치 회로(200)와 읽기 비트라인 RBL을 선택적으로 결합시키되, 감지 증폭기(BLSA)의 구동이 시작된 직후 바로 차단 동작을 수행함으로써, 감지 증폭기(BLSA)가 읽기 비트라인 RBL로부터 전기적으로 차단된 상태에서 데이터의 증폭 동작을 수행할 수 있도록 한다.
일 실시예에서, 스위칭 회로(400)는 구동 인에이블 신호 RDEN이 활성화되어 감지 증폭기(BLSA)의 래치 회로(200)가 구동된 직후, 활성화된 차단 인에이블 신호 RBLEN 및 RBLENb에 의해 차단 동작을 수행하여 래치 회로(200)를 읽기 비트라인 RBL로부터 차단시키게 된다.
스위칭 회로(400)의 제1 트랜스미션 게이트(420)는 셀 영역으로부터 연장 형성된 읽기 비트라인 RBL 상에 위치하고, 병렬 접속된 PMOS 트랜지스터(421)와 NMOS 트랜지스터(422) 한 쌍으로 이루어진다. 이러한 제1 트랜스미션 게이트(420)는 반전 관계인 RBLEN 및 RBLENb의 신호에 따라 PMOS 트랜지스터(421) 및 NMOS 트랜지스터(422)의 온/오프를 제어하여, 읽기 비트라인 RBL을 통해 전달되는 데이터를 전달 또는 차단시키게 된다.
제1 트랜스미션 게이트(420)의 PMOS 트랜지스터(421) 및 NMOS 트랜지스터(422)가 턴-온 되면 읽기 비트라인 RBL이 셀 영역으로부터 래치 회로(200)가 있는 노드 B까지 도통되고, 턴-오프 되면 셀 영역으로부터 연장 형성된 읽기 비트라인 RBL이 래치 회로(200)에 도달하기 전에 끊어지게 된다.
서브 프리차지 회로(410)는 전술한 바와 같이, 읽기 비트라인 RBL의 프리차지 동작을 수행한다.
저장 셀에 저장된 데이터를 읽어들이기 위하여, 액티브 구간(초기의 읽기 구간)이 시작되면, 저장 셀로부터 읽기 비트라인 RBL로 데이터가 출력되어 감지 증폭기(BLSA)가 읽기 비트라인 RBL을 통해 해당 데이터를 읽어들이게 된다. 이때, 스위칭 회로(400) 내 제1 트랜스미션 게이트(420)는 턴-온 되어 읽기 비트라인 RBL을 도통시키고 있는 상태이다.
저장 셀의 데이터가 읽기 비트라인 RBL에 실려 감지 증폭기(BLSA) 내 래치 회로(200) 부분까지 전달되고 나면, 증폭기 구동부(100)는 구동 인에이블 신호 RDEN을 활성화하여 래치 회로(200)를 구동시킴으로써 감지 증폭기(BLSA)의 구동을 시작하여 감지 증폭기(BLSA)를 통해 저장 셀로부터 전달된 데이터를 감지한다. 감지 증폭기(BLSA)의 구동 직후에, 증폭기 구동부(100)는 차단 인에이블 신호 RBLEN 및 RBLENb를 활성화함으로써, 스위칭 회로(400)를 동작시켜 읽기 비트라인 RBL 상의 제1 트랜스미션 게이트(420)를 차단시킨다.
서브 프리차지 회로(410)는 제1 트랜스미션 게이트(420)가 차단되는 구간 동안, 읽기 비트라인 RBL의 프리차지 동작을 수행하게 된다.
또한, 실시예에 따라 제1 트랜스미션 게이트(420)와 대칭되는 제2 트랜스미션 게이트(430)가 추가 구성될 수 있다.
제2 트랜스미션 게이트(430)는 셀 영역으로부터 연장 형성된 쓰기 비트라인 WBL 상에 위치하며, 제1 트랜스미션 게이트(420)와 마찬가지로, 병렬 접속된 PMOS 트랜지스터(431) 및 NMOS 트랜지스터(432) 한 쌍으로 이루어진다. 여기서, NMOS 트랜지스터(432)의 게이트단은 전원단(VDD)으로 결합되고, PMOS 트랜지스터(431)의 게이트단은 접지(GND)로 결합된다.
이에 따라, 제2 트랜스미션 게이트(430)의 PMOS 트랜지스터(431)와 NMOS 트랜지스터(432)는 항상 턴-온 되어 쓰기 비트라인 WBL과의 전기적 접속 상태를 유지함으로써, 쓰기 비트라인 WBL이 항상 셀 영역으로부터 래치 회로(200)가 있는 노드 C 부분까지 도통될 수 있도록 한다.
읽기 비트라인 RBL과 쓰기 비트라인 WBL 상에 서로 대칭되는 제1, 제2 트랜스미션 게이트(420, 430)를 구성하면, 두 비트라인 사이에 커패시턴스, 레지스턴스 값에 대한 대칭성을 유지할 수 있고, 이에 따라 감지 증폭기(BLSA)의 동작 마진(margin)을 개선할 수 있다.
이와 같이, 읽기 동작 시, 저장 셀의 액티브 구간(구체적으로, 초기 읽기 구간)이 시작되어 저장 셀에 저장된 데이터가 읽기 비트라인 RBL을 통해 감지 증폭기(BLSA)로 전달되고 나면, 감지 증폭기(BLSA)가 RDEN에 의해 구동을 시작하고, 감지 증폭기(BLSA)의 구동 직후 바로 감지 증폭기(BLSA)와 읽기 비트라인 RBL 간의 전기적 접속이 차단된다.
일 실시예에서, 감지 증폭기(BLSA)는 저장 셀의 액티브 구간 중, 읽기 비트라인 RBL을 통해 저장 셀의 데이터를 수신하기 위한 읽기 구간의 초기 일부를 제외하고, 나머지 읽기 구간 및 이어지는 쓰기 구간 동안, 스위칭 회로(200)를 턴-오프하여 읽기 비트라인 RBL과의 전기적 접속을 차단시킬 수 있다.
이러한 구조는 감지 증폭기(BLSA) 구동 시, 전류 소모량을 줄이고, 선택되지 않은 셀들의 누설전류를 줄여 메모리 장치의 동작 안정성을 개선할 수 있다.
한편, 저장 셀로부터 하이 데이터를 읽어들이는 경우(Read "high")를 가정하여, 래치 회로(200)의 데이터 감지, 증폭 동작과 스위칭 회로(400)의 스위칭 동작을 예시적으로 설명하면 다음과 같다. 여기서, 전원단(VDD)은 1.2V, 접지(GND)는 0V로 가정한다.
읽기 동작이 시작될 때, 스위칭 회로(400)의 제1 트랜스미션 게이트(420)는 턴-온 된 상태로서, 읽기 비트라인 RBL이 셀 영역으로부터 래치 회로(200)가 있는 노드 B 부분까지 도통된다.
여기서, 읽기 구간으로 진입하여 저장 셀의 데이터가 읽기 비트라인 RBL에 실리는 동안에는, 감지 증폭기(BLSA)의 구동을 제어하는 구동 인에이블 신호 RDEN이 비활성화 상태를 유지한다.
저장 셀에 하이 데이터가 저장되어 있으므로, 읽기 동작 시, 저장 셀로부터 읽기 비트라인 RBL로 하이 데이터가 실리면서 노드 B에 일정 전압(예컨대, 1.0V 정도)이 걸린다. 또한, 제2 트랜스미션 게이트(430)는 항상 턴-온 된 상태이므로, 쓰기 비트라인 WBL에 더미 셀이 제공하는 기준 전압이 실리면서 노드 C에 해당 전압(예컨대, 1.1V 정도)이 걸린다.
읽기 구간 동안 턴-온 되는, 더미 셀의 읽기 트랜지스터(140)와 저장 셀의 읽기 트랜지스터(110)는 전류 특성이 다르므로, 2개의 셀이 모두 전원단(VDD)으로 접속됨에도 서로 다른 값의 전압이 노드 B 및 노드 C에 인가된다.
일 실시예에서, 저장 셀에 저장된 하이 데이터가 읽기 비트라인 RBL로 전달되는 경우, 읽기 비트라인 RBL의 전압이 1.0V로 쓰기 비트라인 WBL의 전압 1.1V보다 ΔVbl(0.1V) 만큼 낮아지며, 감지 증폭기(BLSA)는 이러한 전압 차를 감지하여 저장 셀에 하이 데이터가 저장되어 있음을 감지하게 된다.
노드 B의 전압 1.0V는 우측 PMOS 트랜지스터(220)와 NMOS 트랜지스터(240)의 게이트단으로 인가되고, 노드 C의 전압 1.1V는 좌측 PMOS 트랜지스터(210)와 NMOS 트랜지스터(230)의 게이트단으로 인가된다.
이후, 감지 증폭기(BLSA)의 구동을 위하여, 구동 인에이블 신호 RDEN이 활성화되어 하단의 NMOS 트랜지스터(270)가 턴-온 된다. 그 직후에, 차단 인에이블 신호 RBLEN 및 RBLENb의 신호에 의해 읽기 비트라인 RBL 상의 PMOS 트랜지스터(421) 및 NMOS 트랜지스터(422)는 턴-오프 되어, 감지 증폭기(BLSA) 내부의 읽기 비트라인 RBL 부분을 셀 영역의 읽기 비트라인 RBL 부분으로부터 차단시킨다.
RDEN의 신호에 의해 제어되는 NMOS 트랜지스터(270)가 턴-온 됨에 따라, 좌측 NMOS 트랜지스터(230)와 우측 PMOS 트랜지스터(220)가 턴-온 된다. 구체적으로, 전류 소스인 NMOS 트랜지스터(270)가 턴-온 되면서, 서로 마주보는 2개의 NMOS 트랜지스터(230, 240) 중에서 게이트-소스 간 전압(Vgs)이 더 큰 좌측 NMOS 트랜지스터(230)가 턴-온 되고, 이에 따라 서로 마주보는 2개의 PMOS 트랜지스터(210, 220) 중에서 게이트-소스 간 전압(Vgs)이 더 커지는 우측 PMOS 트랜지스터(220)가 턴-온 된다.
결국, 접지(GND)에서 좌측 NMOS 트랜지스터(230), 읽기 비트라인 RBL로 이어지는 경로가 형성되고, 전원단(VDD)에서 우측 PMOS 트랜지스터(220), 쓰기 비트라인 WBL로 이어지는 경로가 형성되어 전류가 흐르게 된다. 이에 따라, 노드 B가 접지(GND)로 결합되어 노드 B의 전압이 1.0V에서 0V로 떨어지면서 노드 B의 전압이 0V가 되고, 노드 C가 전원단(VDD)으로 결합되어 쓰기 비트라인 WBL의 전압이 1.1V에서 1.2V로 상승한다. 결국, 쓰기 비트라인 WBL과 읽기 비트라인 RBL 간의 전압 차가 0.1V(1.1V - 1.0V)에서 1.2V(1.2V - 0V)로 증폭되므로, 감지 증폭기(BLSA)는 하이 데이터의 정확한 감지 및 증폭 출력을 이룰 수 있게 된다.
래치 회로(200)를 통해 증폭된 신호는, 이후 YSEL이 활성화되어, 감지 증폭기(BLSA) 내 읽기 비트라인 RBL 및 쓰기 비트라인 WBL의 양단에 결합된 2개의 NMOS 트랜지스터(250, 260)가 턴-온 되면서, 글로벌 읽기 비트라인 RGBL 및 글로벌 쓰기 비트라인 WGBL으로 출력된다. YSEL은 읽기 명령 또는 쓰기 명령의 경우 활성화되고, 복원 명령의 경우 비활성화된다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 장치의 구동 방법에서, 쓰기 명령에 따른 액티브 구간을 설명하기 위한 타이밍도이다.
전술한 바와 같이, 메모리 장치의 동작에는 읽기, 쓰기, 복원의 3가지 명령이 존재한다. 모든 명령에서, 셀의 데이터를 읽어들이는 읽기 동작이 먼저 수행되고, 읽어들인 내부 데이터는 감지 증폭기(BLSA)를 통해 감지 및 증폭된다.
읽기 명령의 경우, 읽어들인 데이터를 이후 메모리 장치 밖으로 내보냄과 동시에 셀에 해당 데이터를 다시 쓴다(rewrite). 복원 명령의 경우에는, 감지 증폭기(BLSA)를 통해 감지, 증폭된 데이터를 메모리 장치 밖으로 내보내지 않고, 셀에 데이터를 다시 쓰는 동작만을 수행하게 된다.
이와 비교하여, 쓰기 명령의 경우에는, 셀에서 읽어들인 내부 데이터를 감지 증폭기(BLSA)에서 감지, 증폭하여 셀에 다시 쓸 때, 내부 데이터를 메모리 장치 밖에서 입력된 외부 데이터로 대체하게 된다.
그러므로, 하나의 액티브 구간 내에 셀로부터의 데이터 읽기, 감지 증폭기(BLSA)에서의 데이터 감지 및 증폭, 셀에 데이터 쓰기 또는 다시 쓰기 동작이 순차적으로 이루어지게 된다.
도 6은 외부 쓰기 명령의 타이밍도를 예시한 것이다. 편의상, 선택된 저장 셀(Cell_0)에 하이 데이터가 저장되어 있으며(Read "High"), 기록할 외부 데이터가 로우 데이터(Write "Low")인 경우를 가정한다.
이와 비교하여, 도 7은 외부 명령이 쓰기 명령이고, 선택된 저장 셀(Cell_0)에 로우 데이터가 저장되어 있으며(Read "Low"), 기록할 외부 데이터가 하이 데이터(Write "High")인 경우를 가정한 것이다.
도 6 및 도 7은 모두 외부 쓰기 명령에 관한 것으로서, 그 액티브 구간(T20)은 읽기 동작을 위한 읽기 구간과, 쓰기 동작을 위한 쓰기 구간을 공통적으로 포함한다. 그러므로, 제어 신호의 역할을 하는 RWL0, WWL0, PCG, RPCG, RBLEN, RBLENb, RDEN의 값은 모두 동일하게 인가되고, 읽기 비트라인 RBL0 및 쓰기 비트라인 WBL0의 신호만 다르게 생성되는 결과를 보인다.
쓰기 명령이 있는 경우, 메모리 장치는 프리차지 상태에서 액티브 상태로 천이하며, 액티브 구간(T20) 동안에 셀로부터 데이터를 읽어들이고, 외부로부터 입력된 데이터를 셀에 기록하는 동작을 연속하여 실행한다.
도 6을 도 4와 함께 참조하면, 임의의 저장 셀(Cell_0)이 선택되어 읽기 워드라인 RWL0이 프리차지 상태인 VDD 값에서 GND 값으로 움직이면, 프리차지 구간(T10)에서 액티브 구간(T20)으로 전환되면서 저장 셀(Cell_0)의 데이터를 읽어들이는 읽기 동작이 시작된다. 이때, 도시되지는 않았으나, 더미 읽기 워드라인 DRWL도 읽기 워드라인 RWL0와 함께 활성화되어, 더미 셀(Dummy Cell)과 저장 셀(Cell_0)이 동일한 읽기 구간을 가진다.
먼저 프리차지 구간(T10)에서는, 감지 증폭기(BLSA0)의 구동 여부를 제어하는 구동 인에이블 신호 RDEN이 GND로 비활성화되어 있다. 감지 증폭기(BLSA0)와 읽기 비트라인 RBL0 간의 차단 여부를 제어하는 차단 인에이블 신호 RBLEN 및 RBLENb의 값도, VDD와 GND로 비활성화되어 감지 증폭기(BLSA0)와 읽기 비트라인 RBL0 간의 접속을 유지한다.
이후, 선택된 저장 셀(Cell_0)의 읽기 동작을 위한, 액티브 구간(T20)으로의 진입이 이루어진다.
액티브 구간(T20)의 읽기 구간에서, 선택된 저장 셀(Cell_0)의 읽기 워드라인 RWL0은 프리차지 값 VDD에서 액티브 값인 GND로 천이하게 되고, 쓰기 워드라인 WWL0은 프리차지 값인 GND 상태를 유지한다.
트랜스미션 게이트(420)가 턴-온 되어 감지 증폭기(BLSA)와 읽기 비트라인 RBL0이 접속된 상태이므로, 읽기 구간이 진행되면, 저장 셀에 저장된 데이터가 읽기 비트라인 RBL0을 통해 감지 증폭기(BLSA)로 전달된다.
트랜스미션 게이트(420)는 액티브 구간 전의 프리차지 구간에 항상 턴-온 되어 있으며, 감지 증폭기(BLSA)를 구동시키기 위한 구동 인에이블 신호 RDEN이 활성화되면, 그 직후에 바로 턴-오프 된다. 트랜스미션 게이트(420)의 턴-오프는 차단 인에이블 신호 RBLEN 및 RBLENb에 의해 이루어진다.
감지 증폭기(BLSA0)는 턴-온 된 트랜스미션 게이트(420)를 통하여 읽기 비트라인 RBL0와 접속된 상태에서 읽기 비트라인 RBL0를 통해 저장 셀(Cell_0)에 저장된 데이터를 내부로 읽어들인다.
이때, 쓰기 비트라인 WBL0은 읽기 동작 시, 읽기 비트라인 RBL0과의 전압 차에 따라 셀에 저장된 데이터가 하이인지 또는 로우인지 여부를 판단할 수 있는 기준 역할을 한다. 이를 위해, 읽기 동작 시에는 쓰기 비트라인 WBL0이 더미 셀(Dummy Cell)과 결합하여 기준 전압을 제공하고, 쓰기 동작 시에는 쓰기 비트라인 WBL0이 저장 셀(Cell_0)과 결합하여 데이터를 읽어들이도록 셀 영역의 회로를 구성한다.
읽기 구간이 시작되면, 저장 셀(Cell_0)의 하이 데이터가 읽기 비트라인 RBL0에 실리게 된다. 또한, 더미 셀(Dummy Cell)의 선택 트랜지스터(130)가 턴-온 되어 쓰기 비트라인 WBL0에 접속하면서, 읽기 비트라인 RBL0와의 비교를 위한 기준 전압이 쓰기 비트라인 WBL0을 통해 제공된다.
일 실시예의 선택된 저장 셀(Cell_0)에서, 데이터 저장 장소인 노드 A의 데이터가 하이이면, 읽기 트랜지스터(110)가 턴-온 되면서 읽기 비트라인 RBL0의 전압 값을, 프리차지 값인 VDD에서 ΔVbl의 두 배인 2ΔVbl만큼 끌어내리게 된다. 이때, 읽기 비트라인 RBL0은 기준 역할을 하는 쓰기 비트라인 WBL0보다 ΔVbl 만큼 낮은 전압 값을 갖게 된다. 즉, 저장 셀(Cell_0)의 데이터가 하이인 경우, 도 6에 도시된 것처럼, 읽기 비트라인 RBL0의 전압은 쓰기 비트라인 WBL0의 전압보다 ΔVbl 만큼 작은 값으로 감지된다.
반면, 저장 셀(Cell_0) 내 노드 A의 데이터가 로우인 경우에는, 도 7에 도시된 것처럼, 읽기 비트라인 RBL0의 전압이 쓰기 비트라인 WBL0의 전압보다 ΔVbl 만큼 큰 값으로 감지된다. 이러한 경우, 저장 셀(Cell_0) 내 읽기 트랜지스터(110)는 턴-오프 되어 읽기 비트라인 RBL0이 프리차지 상태인 VDD 값을 유지할 수 있도록 한다. 읽기 비트라인 RBL0이 프리차지 값인 VDD 값을 유지함에 따라, 읽기 비트라인 RBL0은 기준 역할을 하는 쓰기 비트라인 WBL0보다 ΔVbl 만큼 큰 값을 갖게 된다.
이때, PCG는 프리차지 값인 GND에서 액티브 값인 VDD로 천이되어 있는 상태이며, RPCG는 프리차지 상태인 VDD 값을 유지한다.
읽기 비트라인 RBL0과 쓰기 비트라인 WBL0이 ΔVbl 만큼 차이가 나도록 충분히 감지되면, 구동 인에이블 신호 RDEN이 프리차지 값인 GND에서 액티브 값인 VDD로 레벨 천이하여 활성화함으로써, 감지 증폭기(BLSA0), 특히, 래치 회로(200)가 구동을 시작하게 된다.
감지 증폭기(BLSA0)가 구동되면, 구동 직후 증폭기 구동부(100)가 RBLEN을 GND 값으로 천이하고, RBLENb을 VDD 값으로 천이하여, 반전 관계의 두 가지 차단 인에이블 신호를 활성화함으로써, 읽기 비트라인 RBL0 상의 트랜스미션 게이트(420)를 차단시킨다. 이러한 스위칭 동작은 액티브 구간(T20)의 남은 구간 동안 감지 증폭기(BLSA0)와 읽기 비트라인 RBL0 간의 전기적 접속을 차단하여, 감지 증폭기(BLSA0)와 읽기 비트라인 RBL0 간의 접속이 차단된 상태에서 데이터의 증폭을 수행하도록 하기 위한 것이다. 이에 따라, 감지 증폭기(BLSA0) 영역의 읽기 비트라인 RBL0 부분과 셀 영역의 읽기 비트라인 RBL0 부분 사이의 결합이 끊어지게 된다.
이후, 셀 영역의 읽기 비트라인 RBL0과 감지 증폭기(BLSA0) 간의 전기적 접속이 차단된 상태에서 감지 증폭기(BLSA0)의 데이터 증폭 동작이 이루어진다.
감지 증폭기(BLSA0)의 증폭이 충분히 수행되고 나면, YSEL이 프리차지 값인 GND에서 액티브 값인 VDD로 천이하고, 그에 따라 읽기 글로벌 비트라인 RGBL0과 쓰기 글로벌 비트라인 WGBL0에 결합된 NMOS 트랜지스터(250, 260)가 턴-온 되면서 데이터가 출력된다.
이와 같은 읽기 동작이 끝나면, 연속하여 복원 또는 쓰기 동작을 수행할 수 있다. 복원 동작은 외부 데이터의 입력 없이 셀에서 읽어들인 데이터를 동일한 셀에 다시 쓰는 동작이다.
도 6의 쓰기 구간과 도 4를 참조로, 외부 데이터의 입력이 있는 쓰기 동작에 대하여 계속하여 설명하면 다음과 같다.
전술한 바와 같이, 감지 증폭기(BLSA0)의 증폭 동작 이후 YSEL이 프리차지 상태인 GND에서 액티브 상태인 VDD로 천이하게 되고, 외부로부터 쓰기 동작을 위한 로우 데이터가 입력된다. 입력된 로우 데이터는 쓰기 비트라인 WBL0에 실려 저장 셀(Cell_0)로 전달된다.
이때, 읽기 동작을 위한 읽기 워드라인 RWL0은 액티브 상태인 GND에서 프리차지 상태인 VDD로 천이되고, 쓰기 동작을 위한 쓰기 워드라인 WWL0은 프리차지 상태인 GND에서 액티브 상태인 VDD(또는 VPP)로 천이된다. VPP는 VDD 보다 문턱전압 Vth 만큼 높은 값이다.
이러한 과정을 거쳐서 쓰기 동작을 위해 외부로부터 입력된 로우 데이터가 쓰기 비트라인 WBL0에 실려 선택된 저장 셀(Cell_0)까지 전달된다. 쓰기 비트라인 WBL0에 실린 로우 데이터는 저장 셀(Cell_0)의 노드 A에 입력되어 쓰기 동작이 완료된다.
쓰기 구간에서는, 쓰기 동작을 위한 쓰기 워드라인 WWL0이 VDD(또는 VPP) 값으로 되어 있으므로, 선택된 저장 셀(Cell_0)의 쓰기 트랜지스터(120)가 턴-온 되어 쓰기 비트라인 WBL0을 통해 해당 셀(Cell_0)에 데이터를 기록하게 된다.
이때, 도시되지는 않았으나, 선택되지 않은 셀(Cell_15)의 읽기 워드라인 RWL15와 쓰기 워드라인 WWL15는 각각 프리차지 상태인 VDD 값과 GND 값을 유지한다.
또한, 도시되지는 않았으나, 더미 쓰기 워드라인 DWWL도 쓰기 워드라인 WWL0와 함께 활성화되어 더미 셀(Dummy Cell)과 저장 셀(Cell_0)이 동일한 쓰기 구간을 가진다.
이러한 과정을 거쳐, 읽기 동작이 수행되는 읽기 구간과 쓰기 동작이 수행되는 쓰기 구간으로 이루어진 1 주기의 액티브 구간(T20)이 끝나게 된다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 구동 방법에서, 읽기 또는 복원 명령에 따른 액티브 구간을 설명하기 위한 타이밍도이다.
읽기 또는 복원 명령이 있는 경우, 메모리 장치는 프리차지 상태에서 액티브 상태로 천이하여 액티브 구간(T20) 동안, 셀로부터 데이터를 읽어들이고, 읽어들인 데이터를 감지 증폭기(BLSA0)에서 감지 및 증폭하여 셀에 복원한다.
편의상 도 8에서는, 선택된 저장 셀 (Cell_0)에 하이 데이터가 저장되어 있는 경우를 가정한다. 이러한 경우, 메모리 장치는 읽기 구간 동안 해당 셀(Cell_0)에서 하이 데이터를 읽어들이고, 쓰기 구간 동안 해당 셀(Cell_0)에 하이 데이터를 다시 저장하게 된다.
메모리 장치는 읽기 구간 동안, 더미 읽기 워드라인 DRWL 및 더미 셀 제어라인 DRWLb를 활성화하여 더미 셀(Dummy Cell)의 읽기 트랜지스터(140) 및 선택 트랜지스터(130)를 턴-온 시킨다. 그리고, 더미 셀(Dummy Cell)로부터 제공된 쓰기 비트라인 WBL0의 기준 전압과, 선택된 저장 셀(Cell_0)로부터 제공되는 읽기 비트라인 RBL0의 출력 전압을 비교하여, 저장 셀(Cell_0)의 데이터가 하이인지 로우인지 여부를 정확히 알 수 있다.
감지 증폭기(BLSA0)는 트랜스미션 게이트(420)를 통해 읽기 비트라인 RBL0에 접속된 상태이므로, 읽기 워드라인 RWL0이 활성화되어 저장 셀(Cell_0)이 읽기 구간으로 진입하면, 저장 셀(Cell_0)의 데이터가 읽기 비트라인 RBL을 통해 감지 증폭기(BLSA0)로 전달된다.
저장 셀(Cell_0)에 저장된 데이터가 감지 증폭기(BLSA)에 전달되고 나면, 구동 인에이블 신호 RDEN이 VDD로 활성화되어 감지 증폭기(BLSA)가 구동을 시작하여 저장 셀(Cell_0)의 데이터를 감지하며, 구동 시작 직후 차단 인에이블 신호 RBLEN 및 RBLENb에 의해 감지 증폭기(BLSA)와 읽기 비트라인 RBL0 간의 전기적 접속이 차단된다.
이어지는 쓰기 구간 동안에는 쓰기 워드라인 WWL0이 활성화되며, 이 구간 동안에도 감지 증폭기(BLSA)와 읽기 비트라인 RBL0 간의 접속 차단 상태가 유지된다.
이와 같이, 감지 증폭기(BLSA)는 저장 셀의 액티브 구간(T20) 중, 저장 셀에서 읽기 비트라인으로 출력된 데이터를 읽어들여 감지하기 위한 일부 읽기 구간을 제외한 나머지 읽기 구간, 및 이어지는 쓰기 구간 동안, 셀 영역으로부터 연장 형성된 읽기 비트라인과의 접속 차단 상태를 유지한다. 그리고, 감지 증폭기(BLSA)와 읽기 비트라인 간의 접속이 차단된 상태에서, 감지 증폭기(BLSA)를 통해 저장 셀로부터 전달된 데이터의 증폭이 이루어진다.
이에 따라, 액티브 구간(T20) 중에서 데이터를 읽어들이기 위한 처음의 일부 읽기 구간을 제외한 나머지 구간에는, 감지 증폭기(BLSA)와 읽기 비트라인 간의 접속을 차단하여 불필요한 전류 소모나 전류 누설을 막을 수 있다.
본 발명에 따른 감지 증폭기를 포함하는 메모리 장치 및 그의 구동 방법의 구성은 전술한 실시예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수 있다.
Cell_0, Cell_15: 저장 셀, Dummy Cell: 더미 셀,
RBL: 읽기 비트라인, WBL: 쓰기 비트라인,
RWL: 읽기 워드라인, WWL: 쓰기 워드라인,
BLSA: 감지 증폭기, 100: 증폭기 구동부,
200: 래치 회로, 300: 메인 프리차지 회로,
400: 스위칭 회로, 410: 서브 프리차지 회로,
420, 430: 트랜스미션 게이트

Claims (11)

  1. 게인 셀 구조의 랜덤 액세스 메모리(random access memory, RAM) 장치로서,
    셀 영역 내에 배열되어, 한 쌍의 읽기 비트라인과 쓰기 비트라인에 결합하는 복수의 저장 셀; 및
    상기 한 쌍의 읽기 비트라인 및 쓰기 비트라인으로부터 전달되는 데이터를 감지 및 증폭하되, 읽기 비트라인과 선택적으로 결합하도록 구성되며, 상기 복수의 저장 셀 중 하나의 저장 셀의 데이터를 읽어들이는 읽기 동작 시, 상기 저장 셀의 데이터가 출력되어 읽기 비트라인을 통해 전달되면 구동 인에이블 신호에 의해 구동을 시작하여 상기 저장 셀로부터 전달된 데이터를 감지한 다음, 읽기 비트라인과의 접속을 차단하여 접속 차단 상태에서 상기 감지된 데이터를 증폭하는 감지 증폭기를 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 감지 증폭기는,
    구동 인에이블 신호가 활성화되면, 한 쌍의 읽기 비트라인 및 쓰기 비트라인으로부터 전달되는 데이터를 감지하여 형성되는 증폭 경로에 따라 증폭 동작을 수행하는 래치 회로;
    한 쌍의 읽기 비트라인 및 쓰기 비트라인에 결합하여, 읽기 비트라인 또는 쓰기 비트라인의 프리차지 동작을 수행하는 메인 프리차지 회로; 및
    스위칭 동작에 의해 읽기 비트라인과 래치 회로를 선택적으로 결합하되, 구동 인에이블 신호의 활성화 이후 차단 인에이블 신호가 활성화되면, 래치 회로를 읽기 비트라인으로부터 차단시키는 스위칭 회로를 포함하는 메모리 장치.
  3. 제2항에 있어서, 상기 스위칭 회로는,
    셀 영역으로부터 연장 형성된 읽기 비트라인 상에 위치하며, PMOS 트랜지스터와 NMOS 트랜지스터 한 쌍으로 이루어져 읽기 비트라인을 통해 전달되는 데이터를 전달 또는 차단시키는 트랜스미션 게이트; 및
    트랜스미션 게이트가 차단되는 구간 동안, 읽기 비트라인의 프리차지 동작을 수행하는 서브 프리차지 회로를 포함하는 메모리 장치.
  4. 제3항에 있어서,
    셀 영역으로부터 연장 형성된 쓰기 비트라인 상에 위치하며, 게이트단이 전원단으로 결합된 NMOS 트랜지스터와, 게이트단이 접지로 결합된 PMOS 트랜지스터 한 쌍으로 이루어져, 쓰기 비트라인과의 접속 상태를 유지하는 다른 트랜스미션 게이트를 더 포함하는 메모리 장치.
  5. 제3항에 있어서, 상기 서브 프리차지 회로는,
    드레인단이 읽기 비트라인에 결합하고, 소스단은 전원단으로 결합하며, 게이트단에 턴-온 및 턴-오프를 제어하기 위한 제어 신호가 인가되는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 메모리 장치.
  6. 제3항에 있어서, 상기 서브 프리차지 회로는,
    드레인단이 읽기 비트라인에 결합하고, 소스단은 접지로 결합하며, 게이트단에 턴-온 및 턴-오프를 제어하기 위한 제어 신호가 인가되는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 메모리 장치.
  7. 제2항에 있어서,
    상기 저장 셀은, 읽기(read), 복원(refresh), 쓰기(write)의 3가지 명령에 대하여, 읽기 구간과 쓰기 구간이 포함된 액티브 구간을 가지도록 구동되어 모든 명령에 대해 읽기 동작을 실행하며,
    상기 감지 증폭기는, 저장 셀의 액티브 구간 중, 저장 셀의 데이터를 읽어들이기 위한 일부 읽기 구간을 제외하고, 나머지 읽기 구간 및 이어지는 쓰기 구간 동안, 스위칭 회로를 턴-오프하여 읽기 비트라인과의 접속을 차단시키는 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서,
    상기 저장 셀의 읽기 동작 시 쓰기 비트라인에 접속하여 쓰기 비트라인을 통해 기준 전압을 출력함으로써, 감지 증폭기가 읽기 비트라인과 쓰기 비트라인 간의 전압 차를 기초로 저장 셀에 저장된 데이터의 값을 감지할 수 있도록 하는 더미 셀을 더 포함하는 메모리 장치.
  9. 제8항에 있어서, 상기 더미 셀은,
    읽기 트랜지스터와, 소스단 혹은 드레인단의 하나가 전원 또는 접지에 결합되어 턴-온 시 기준 전압을 제공하는 쓰기 트랜지스터를 포함하는 셀 트랜지스터 그룹; 및
    셀 트랜지스터 그룹과 쓰기 비트라인 사이에 결합하며, 저장 셀의 읽기 동작 시 턴-온 되어 쓰기 트랜지스터를 통해 전달되는 기준 전압을 쓰기 비트라인으로 출력하고, 상기 저장 셀의 쓰기 동작 시 턴-오프 되어 쓰기 비트라인으로부터 차단되는 선택 트랜지스터를 포함하는 메모리 장치.
  10. 한 쌍의 읽기 비트라인과 쓰기 비트라인에 결합하는 복수의 저장 셀 및 감지 증폭기를 포함하는, 게인 셀 구조의 랜덤 액세스 메모리(random access memory, RAM) 장치의 구동 방법에 있어서,
    상기 감지 증폭기의 구동 여부를 제어하는 구동 인에이블 신호와, 상기 감지 증폭기와 읽기 비트라인 간의 차단 여부를 제어하는 차단 인에이블 신호를 비활성화하는 단계;
    상기 감지 증폭기와 읽기 비트라인이 접속된 상태에서, 상기 복수의 저장 셀 중 하나의 저장 셀에 저장된 데이터가 출력되어 읽기 비트라인을 통해 상기 감지 증폭기로 전달되는 단계;
    구동 인에이블 신호를 활성화함으로써 상기 감지 증폭기의 구동을 시작하여 상기 감지 증폭기를 통해 상기 저장 셀로부터 전달된 데이터를 감지하는 단계;
    차단 인에이블 신호를 활성화하여 상기 감지 증폭기와 읽기 비트라인 간의 접속을 차단하는 단계; 및
    상기 감지 증폭기와 읽기 비트라인 간의 접속이 차단된 상태에서, 상기 감지된 데이터를 증폭하는 단계를 포함하는 메모리 장치의 구동 방법.
  11. 제10항에 있어서,
    읽기(read), 복원(refresh), 쓰기(write)의 3가지 명령에 대하여,
    모든 명령의 액티브 구간은 읽기 구간과 쓰기 구간을 포함하도록 구동되며, 읽기 구간의 일부 및 이어지는 쓰기 구간 동안 상기 감지 증폭기와 읽기 비트라인 간의 접속이 차단되는 것을 특징으로 하는 메모리 장치의 구동 방법.
KR1020120025597A 2012-03-13 2012-03-13 감지 증폭기를 포함하는 메모리 장치 및 그의 구동 방법 KR101319529B1 (ko)

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* Cited by examiner, † Cited by third party
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KR20040038048A (ko) * 2002-10-31 2004-05-08 주식회사 하이닉스반도체 감지증폭기의 동작시 노이즈가 감소된 반도체 메모리 장치
US20050047218A1 (en) * 2003-08-29 2005-03-03 International Business Machines Corporation Multi-port memory architecture
KR100596853B1 (ko) * 1999-12-30 2006-07-04 주식회사 하이닉스반도체 비트라인 센스앰프

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