KR101461631B1 - 미스매치 셀을 이용하는 반도체 메모리 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 230000004044 response Effects 0.000 claims description 26
- 230000003321 amplification Effects 0.000 claims description 15
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 9
- 101150013204 MPS2 gene Proteins 0.000 description 17
- 101000666063 Homo sapiens WD repeat-containing protein 74 Proteins 0.000 description 9
- 102100038091 WD repeat-containing protein 74 Human genes 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 101000949825 Homo sapiens Meiotic recombination protein DMC1/LIM15 homolog Proteins 0.000 description 6
- 101001046894 Homo sapiens Protein HID1 Proteins 0.000 description 6
- 102100022877 Protein HID1 Human genes 0.000 description 6
- 238000003491 array Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 101100465509 Arabidopsis thaliana PSAO gene Proteins 0.000 description 1
- 101001108716 Homo sapiens Ribosome biogenesis protein NSA2 homolog Proteins 0.000 description 1
- 102100021459 Ribosome biogenesis protein NSA2 homolog Human genes 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/4099—Dummy cell treatment; Reference voltage generators
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
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- G11C8/00—Arrangements for selecting an address in a digital store
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Abstract
본 발명은 미스매치 셀을 이용하는 반도체 메모리 장치를 공개한다. 본 발명의 미스매치 셀을 이용하는 반도체 메모리 장치는 적어도 하나의 더미 메모리 셀을 대응하는 메모리 셀과 함께 선택되는 미스매치 셀로 이용하여 리드 동작 시에 비트 라인 쌍 사이의 커패시턴스 차이를 크게 한다. 따라서 반도체 메모리 장치의 데이터를 용이하게 감지할 수 있도록 한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 전원전압 비트 라인 프리차지 스킴을 갖는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에서 비트 라인 프리차지 전압은 전원 전압(이하 VDD) 또는 VDD/2가 사용된다. 기존의 반도체 메모리 장치는 비트 라인 프리차지 전압으로 VDD/2 를 사용하여 메모리 셀에 저장된 데이터 값에 무관하게 리드 동작 시에 비트 라인의 전위 변화량이 대칭적인 하프 VDD 비트 라인 프리차지 스킴(Half VDD bitline precharge scheme)이 주로 사용되었다. 그러나 반도체 메모리 장치의 동작 전압(전원 전압 VDD)이 점차로 낮아짐에 따라 상대적으로 메모리 셀의 셀 트랜지스터(cell transistor)의 문턱 전압(threshold voltage)이 높아지게 되어 하프 VDD 비트 라인 프리차지 스킴을 갖는 반도체 메모리 장치는 데이터를 정확하게 감지하기 어렵게 되었다. 그러나 누설 전류(leakage current)를 방지하기 위하여 비트 라인 쌍의 전압차를 감지 증폭하는 감지 증폭부를 구성하는 트랜지스터의 문턱 전압 또한 낮추기 어렵다. 이에 비트 라인 프리차지 전압으로 VDD를 사용하여 센 스 앰프 트랜지스터의 문턱 전압에 의한 영향을 비교적 적게 받는 풀 VDD 비트 라인 프리차지 스킴(Full VDD bitline precharge scheme)이 선호된다.
본 발명의 목적은 미스매치 셀을 이용하여 데이터를 용이하게 감지할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 비트 라인과 복수개의 제1 워드 라인 사이에 각각 연결되는 복수개의 제1 메모리 셀, 복수개의 반전 비트 라인과 복수개의 제2 워드 라인 사이에 각각 연결되는 복수개의 제2 메모리 셀, 상기 복수개의 비트 라인과 적어도 하나의 제1 미스매치 인에이블 라인 사이에 연결되는 복수개의 제1 미스매치 셀 및 상기 복수개의 반전 비트 라인과 적어도 하나의 제2 미스매치 인에이블 라인 사이에 연결되는 복수개의 제2 미스매치 셀을 구비하는 메모리 셀 어레이, 센스 인에이블 신호에 응답하여 상기 비트 라인과 상기 반전 비트 라인의 전압차를 감지하고, 전원 전압 및 접지 전압 레벨로 증폭하는 복수개의 감지 증폭기를 구비하는 감지 증폭부, 및 이퀄라이저 신호에 응답하여 상기 비트 라인 쌍을 전원 전압 레벨로 프리차지하는 프리차지부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제1 및 제2 미스매치 메모리 셀은 리드 동작 시에, 상기 비트 라인과 상기 반전 비트 라인의 커패시턴스 차를 크게 하기 위하여 상기 제1 및 제2 메모리 셀 중 대응하는 메모리 셀과 함께 선택되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제1 미스매치 인에이블 라인은 상기 제1 메모리 셀이 선택되기 이전 프리차지 기간에 활성화되고 상기 제1 워드 라인과 함께 비활성화되고, 상기 제2 미스매치 인에이블 라인은 상기 제2 메모리 셀이 선택되기 이전 프리차지 기간에 활성화되고 상기 제2 워드 라인과 함께 비활성화되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제1 미스매치 인에이블 라인은 상기 제1 워드 라인과 함께 활성화되고 상기 제1 워드 라인이 비활성화된 이후 프리차지 기간에 비활성화되고, 상기 제2 미스매치 인에이블 라인은 상기 제2 워드 라인과 함께 활성화되고 상기 제2 워드 라인이 비활성화된 이후 프리차지 기간에 비활성화되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 감지 증폭기는 상기 비트 라인과 상기 반전 비트 라인 사이에 크로스 커플 연결되고, 센스 인에이블 신호에 응답하여 활성화되며, 전류 구동 능력이 동일한 2개의 PMOS 트랜지스터를 구비하는 PMOS 감지 증폭부, 및 상기 비트 라인과 상기 반전 비트 라인 사이에 크로스 커플 연결되고, 반전 센스 인에이블 신호에 응답하여 활성화되며, 전류 구동 능력이 동일한 2개의 NMOS 트랜지스터를 구비하는 NMOS 감지 증폭부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 감지 증폭기는 상기 비트 라인과 상기 반전 비트 라인 사이에 크로스 커플 연결되고, 센스 인에이블 신호에 응답하여 활성화되며, 전류 구동 능력이 동일한 2개의 PMOS 트랜지스터를 구비하는 PMOS 감지 증폭부, 상기 비트 라인과 상기 반전 비트 라인 사이에 크로스 커플 연결되고, 제1 반전 센스 인에이블 신호에 응답하여 활성화되며, 전류 구동 능력이 서로 다른 2개의 NMOS 트랜지스터를 각각 구비하는 제1 NMOS 감지 증폭부, 및 상기 비트 라인과 상기 반전 비트 라인 사이에 크로스 커플 연결되고, 제2 반전 센스 인에이블 신호에 응답하여 활성화되며, 전류 구동 능력이 서로 다른 2개의 NMOS 트랜지스터를 각각 구비하는 제2 NMOS 감지 증폭부를 구비하고, 리드 동작 시에 상기 제1 메모리 셀이 선택되면 상기 제1 반전 센스 인에이블 신호가 상기 제2 반전 센스 인에이블 신호보다 먼저 활성화되고, 상기 제2 메모리 셀이 선택되면 상기 제2 반전 센스 인에이블 신호가 상기 제2 반전 센스 인에이블 신호보다 먼저 활성화되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 감지 증폭기는 감지 증폭기는 상기 비트 라인과 상기 반전 비트 라인 사이에 크로스 커플 연결되고, 반전 센스 인에이블 신호에 응답하여 활성화되며, 전류 구동 능력이 동일한 2개의 NMOS 트랜지스터를 구비하는 NMOS 감지 증폭부, 상기 비트 라인과 상기 반전 비트 라인 사이에 크로스 커플 연결되고, 제1 센스 인에이블 신호에 응답하여 활성화되며, 전류 구동 능력이 서로 다른 2개의 PMOS 트랜지스터를 각각 구비하는 제1 PMOS 감지 증폭부, 및 상기 비트 라인과 상기 반전 비트 라인 사이에 크로스 커플 연결되고, 제2 센스 인에이블 신호에 응답하여 활성화되며, 전류 구동 능력이 서로 다른 2개의 NMOS 트랜지스터를 각각 구비하는 제2 PMOS 감지 증폭부를 구비하고, 리드 동작 시에 상기 제1 메모리 셀이 선택되면 상기 제1 센스 인에이블 신호가 상기 제2 센스 인에이블 신호보다 먼저 활성화되고, 상기 제2 메모리 셀이 선택되면 상기 제2 센스 인에이블 신호가 상기 제2 센스 인에이블 신호보다 먼저 활성화되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하나의 미스매치 셀은 상기 반도체 메모리 장치의 상기 승압 전압 발생 능력의 추가 부담을 줄이기 위하여 상기 제1 및 제2 메모리 셀의 문턱 전압보다 낮은 문턱 전압을 갖는 것을 특징으로 한다.
따라서, 본 발명의 미스매치 셀을 이용하는 반도체 메모리 장치는 비트 라인 쌍에 인가되는 커패시턴스의 차이를 크게 하여 메모리 셀에 저장된 데이터의 값에 무관하게 정확하게 데이터를 리드 할 수 있다. 그리고 센싱 마진을 크게 할 수 있으므로 공정 오차로 인한 오동작을 방지할 수 있다.
이하, 첨부한 도면을 참고로 하여 미스매치 셀을 이용하는 반도체 메모리 장치를 설명하면 다음과 같다.
도 1은 본 발명에 따른 VDD 비트 라인 프리차지 스킴을 갖는 반도체 메모리 장치의 일예를 개략적으로 나타내는 도면이고, 오픈 비트 라인 반도체 메모리 장치의 일부로서 복수개의 비트 라인 쌍 중에서 하나의 비트 라인 쌍을 도시하였다.
도 1을 참조하면, 본 발명의 반도체 메모리 장치는 비트 라인(BL)에 연결되는 복수개의 메모리 셀을 구비하는 제1 메모리 셀 어레이(MA0), 반전 비트 라인(BLB)에 연결되는 복수개의 메모리 셀을 구비하는 제2 메모리 셀 어레이(MA1), 비트 라인 쌍(BL, BLB)을 VDD 레벨로 프리차지 하는 프리차지부(EQ) 및 비트 라인 쌍(BL, BLB) 사이의 전압 차를 감지 증폭하는 감지 증폭부(SA)를 구비한다.
제1 및 제2 메모리 셀 어레이(MA0, MA1)는 데이터를 저장하는 복수개의 메모리 셀(MC0, MC1)을 구비하는 노멀 메모리 셀 블록(NMB0, NMB1), 노멀 메모리 셀 블록(NMB0, NMB1)과 감지 증폭부(SA) 사이에 배치되고 복수개의 더미 메모리 셀(DMC0, DMC1)을 구비하는 더미 메모리 셀 블록(DMB0, DMB1)을 구비한다. 제1 노멀 메모리 셀 블록(NMB0)의 복수개의 제1 메모리 셀(MC0)은 각각 비트 라인(BL)과 접지 전압(VSS) 사이에 직렬로 연결되는 셀 트랜지스터와 셀 커패시터를 구비하고, 셀 트랜지스터의 게이트는 복수개의 제1 워드 라인(WLi)중 대응하는 워드 라인에 연결된다. 그리고 제2 노멀 메모리 셀 블록(NMB1)의 복수개의 제2 메모리 셀(MC1)은 각각 반전 비트 라인(BLB)과 접지 전압(VSS) 사이에 직렬로 연결되는 셀 트랜지스터와 셀 커패시터를 구비하고, 셀 트랜지스터의 게이트는 복수개의 제2 워드 라인(WLj) 중 대응하는 워드 라인에 연결된다.
제1 및 제2 더미 메모리 셀 블록(DMB0, DMB1)의 복수개의 제1 및 제2 더미 메모리 셀(DMC0, DMC1)도 더미 셀 트랜지스터와 더미 셀 커패시터를 구비한다. 그러나 제1 및 제2 더미 메모리 셀(DMC0, DMC1)은 데이터를 저장하지 않으므로, 데이터를 인가받을 필요나 더미 셀 트랜지스터가 활성화될 필요가 없다. 따라서 더미 셀 트랜지스터는 비트 라인 쌍(BL, BLB)에 연결되지 않으며, 게이트 또한 전기적으로 오픈된다. 통상적으로 제1 및 제2 더미 메모리 셀 블록(DMB0, DMB1) 각각은 소정 개수씩(예를 들면 3 ~ 4개)의 제1 및 제2 더미 메모리 셀(DMC0, DMC1)을 구비한다.
프리차지부(EQ)는 3개의 이퀄라이저 트랜지스터(PM1 ~ PM3)를 구비한다. 제 1 이퀄라이저 트랜지스터(PM1)는 비트 라인 쌍(BL, BLB) 사이에 연결되고, 제2 이퀄라이저 트랜지스터(PM2)는 비트 라인(BL)과 전원 전압(VDD) 사이에 연결되며, 제3 이퀄라이저 트랜지스터(PM3)는 반전 비트 라인(BLB)과 전원 전압(VDD) 사이에 연결된다. 그리고 제1 내지 제3 이퀄라이저 트랜지스터(PM1 ~ PM3)는 각각 게이트로 이퀄라이저 신호(PEQ)를 인가받는다. 이퀄라이저 신호(PEQ)가 인가되면, 제2 및 제3 이퀄라이저 트랜지스터(PM2, PM3)는 비트 라인 쌍(BL, BLB)을 전원 전압(VDD) 레벨로 프리차지하고, 제1 이퀄라이저 트랜지스터(PM1)는 비트 라인(BL)과 반전 비트 라인(BLB)의 전압 레벨을 등화(Equalization)시킨다. 도 1에서는 제1 내지 제3 이퀄라이저 트랜지스터(PM1 ~ PM3)를 PMOS 트랜지스터로 도시하였으나, NMOS 트랜지스터를 사용할 수도 있다.
감지 증폭부(SA)는 PMOS 감지 증폭부(PSA)와 NMOS 감지 증폭부(NSA)를 구비한다. PMOS 감지 증폭부(PSA)는 비트 라인(BL)과 반전 비트 라인(BLB) 사이에 크로스 커플 연결되고, 센스 인에이블 신호(LA)에 응답하여 활성화되는 2개의 PMOS 트랜지스터(PS1, PS2)를 구비한다. 그리고 NMOS 감지 증폭부(NSA)는 비트 라인(BL)과 반전 비트 라인(BLB) 사이에 크로스 커플 연결되고, 반전 센스 인에이블 신호(LAB)에 응답하여 활성화되는 2개의 NMOS 트랜지스터(NS1, NS2)를 구비한다. 여기서 2개의 PMOS 트랜지스터(PS1, PS2)의 전류 구동 능력은 동일하고, 2개의 NMOS 트랜지스터(NS1, NS2)의 전류 구동 능력 또한 동일하다. 감지 증폭부(SA)의 트랜지스터(PS1, PS2, NS1, NS1)는 비트 라인(BL)과 반전 비트 라인(BLB) 사이의 전압차를 용이하게 감지 증폭하기 위하여 셀 트랜지스터의 문턱 전압(예를 들면 0.7V)보다 낮은 문턱 전압(예를 들면 0.3V)을 갖는다.
2개의 비트 라인 게이트(BLG0, BLG1)는 칼럼 선택 신호(CSL)에 응답하여 활성화되어 각각 비트 라인(BL)과 입출력 라인(IO) 및 반전 비트 라인(BLB)과 반전 입출력 라인(IOB)을 연결하여 감지 증폭부(SA)에 의해 비트 라인 쌍(BL, BLB)에 증폭된 데이터를 입출력 라인 쌍(IO, IOB)으로 출력한다.
풀 VDD 비트라인 프리차지 스킴을 갖는 반도체 메모리 장치는 리드 동작 시에 선택된 메모리 셀(MC0)에 저장된 데이터가 "0" 인 경우에는 비트 라인 쌍(BL, BLB) 사이에 전압차가 발생하기 때문에 감지 증폭기(SA)가 데이터를 감지 증폭하기 용이하다. 그러나 선택된 메모리 셀(MC0)에 저장된 데이터가 "1" 인 경우에는 VDD 레벨로 프리차지된 비트 라인 쌍(BL, BLB) 사이에는 전압차가 없으므로 감지 증폭기(SA)가 데이터를 감지하기 어렵다.
도 1에 도시된 본 발명의 반도체 메모리 장치는 제1 및 제2 더미 메모리 셀 블록(DMB0, DMB1)의 복수개의 제1 및 제2 더미 메모리 셀(DMC0, DMC1) 중에서 각각 적어도 하나의 더미 메모리 셀을 데이터 "1"을 용이하게 감지하기 위한 제1 및 제2 미스매치 셀(MMC0, MMC1)로 사용한다. 제1 및 제2 미스매치 셀(MMC0, MMC1)의 셀 트랜지스터의 게이트는 각각 제1 및 제2 미스매치 인에이블 라인(ME0, ME1)에 연결된다. 제1 및 제2 미스매치 인에이블 라인(ME0, ME1)은 반도체 메모리 장치의 프리차지 동작 시나 리드 동작 시에 활성화 되는 라인으로, 제1 미스매치 인에이블 라인(ME0)은 제1 메모리 셀 블록(NMB0)의 제1 메모리 셀(MC0)이 선택되는 경우에 활성화되고, 제2 미스매치 인에이블 라인(ME1)은 제2 메모리 셀 블록(NMB1)의 제2 메모리 셀(MC1)이 선택되는 경우에 활성화되어 제1 및 제2 메모리 셀(MC0, MC1)과 함께 제1 및 제2 미스매치 셀(MMC0, MMC1)을 선택한다. 즉 제1 및 제2 노멀 메모리 셀 블록(NMB0, NMB1)의 복수개의 메모리 셀 중 하나의 메모리 셀(MC0, MC1)이 선택될 때, 해당 메모리 셀 어레이(MA0, MA1)의 미스매치 셀(MMC0, MMC1)이 동시에 선택되어 비트 라인(BL)과 반전 비트 라인(BLB)에 연결된 커패시턴스의 크기가 서로 다르도록 미스매치 커패시턴스를 유발한다.
도 2는 도 1의 반도체 메모리 장치의 동작의 일예를 설명하기 위한 도면이다.
먼저 반도체 메모리 장치의 제어부(미도시)는 프리차지 기간 동안 프리차지 인에이블 신호(PEQ)가 활성화되어 비트 라인 쌍(BL, BLB)을 VDD 레벨로 프리차지한다. 그리고 외부로부터 리드 명령과 함께 어드레스가 인가되면 반도체 메모리 장치의 어드레스 레지스터(미도시)는 어드레스를 로우 어드레스와 칼럼 어드레스로 구분하여 출력한다.
로우 디코더(미도시)는 로우 어드레스를 인가받아 디코딩하고 디코딩된 로우 어드레스가 제1 메모리 셀 어레이 블록(MA0)을 나타내면, 프리차지 기간 중에 제1 미스매치 인에이블 라인(ME0)을 활성화하여 제1 미스매치 셀(MMC0)에 데이터 "1"을 저장한다.
이후 로우 디코더는 프리차지 기간이 종료 된 이후에 로우 어드레스에 응답하여 복수개의 제1 워드 라인(WLi) 중 하나의 워드 라인을 활성화한다.
활성화된 워드 라인(WLi)에 의해 선택된 제1 메모리 셀(MC0)에 "1"의 데이터 가 저장되어 있으면, 비트 라인(BL)의 전압과 반전 비트 라인(BLB)의 전압은 모두 VDD 레벨을 유지하게 된다. 이후 센스 인에이블 신호(LA)와 반전 센스 인에이블 신호(LAB)가 활성화되면, 감지 증폭부(SA)의 PMOS 감지 증폭부(PSA)와 NMOS 감지 증폭부(NSA)가 활성화된다. 비트 라인 쌍(BL, BLB)의 전압 레벨이 모두 VDD 레벨이므로, 감지 증폭부(SA)는 비트 라인 쌍(BL, BLB) 사이의 전압차를 감지할 수 없다. 그러나 제2 메모리 셀 어레이(MA1)에는 활성화된 메모리 셀(MC0)이 없으므로 반전 비트 라인(BLB)에 연결되는 셀 커패시터가 없다. 반면 제1 메모리 셀 어레이(MA0)에는 제1 메모리 셀(MC0) 및 제1 미스매치 셀(MMC0)이 활성화되므로 2개의 셀 커패시터가 연결된다. 따라서 비트 라인 쌍(BL, BLB) 사이의 커패시턴스는 2개의 셀 커패시터에 의한 미스매치가 발생한다. 비트 라인(BL)의 커패시턴스가 반전 비트 라인(BLB)의 커패시턴스보다 크므로 감지 증폭부(SA)가 활성화되면, 비트 라인(BL)의 전압 레벨이 반전 비트 라인(BLB)의 전압 레벨보다 상대적으로 천천히 강하하게 된다. 따라서 PMOS 트랜지스터(PS1)와 NMOS 트랜지스터(NS1)를 통해 흐르는 전류보다 PMOS 트랜지스터(PS2)와 NMOS 트랜지스터(NS2)를 통해 더 많은 전류가 흐를 수 있게 되고, 반전 비트 라인(BLB)의 전압이 비트 라인(BL)의 전압보다 더 빨리 강하하게 된다. 따라서 비트 라인 쌍(BL, BLB) 사이에 전압 차가 발생하게 된다. 감지 증폭부(SA)는 비트 라인 쌍(BL, BLB) 사이의 전압차를 감지하여, 비트 라인(BL)을 VDD 레벨로 반전 비트 라인(BLB)을 VSS 레벨로 증폭한다. 즉 감지 증폭부(SA)의 트랜지스터(NS1, NS2, PS1, PS2)의 문턱 전압 문제 때문에 VDD 비트 라인 프리차지 스킴을 사용하는데, VDD 비트 라인 프리차지 스킴은 데이터 "1"리드 시에 비트 라인(BL)과 반전 비트 라인(BLB)의 전압 레벨이 VDD로 같아서 차지 쉐어링을 수행하지 않는다. 본 발명에서는 제1 메모리 셀(MC0)과 함께 제1 미스매치 셀(MMC0)을 활성화 시켜서 비트 라인(BL)과 반전 비트 라인(BLB) 사이에 커패시턴스 미스매치를 발생하고, 이로 인해 감지 증폭부(SA)가 동작할 때, 커패시턴스가 큰 쪽은 전압 레벨이 천천히 하강하고, 커패시턴스가 작은 쪽은 전압 레벨이 빨리 하강하여 데이터 "1"을 용이하게 감지 할 수 있도록 한다.
반면에 활성화된 워드 라인(WLi)에 의해 선택된 제1 메모리 셀(MC0)에 "0"의 데이터가 저장되어 있으면, 제1 메모리 셀(MC0)은 비트 라인(BL)과 차지 쉐어링(charge sharing)한다. VDD 레벨로 프리차지 되어 있는 비트 라인(BL)의 전압은 차지 쉐어링에 의해 VDD-ΔV 레벨로 하강하게 된다. 그러나 반전 비트 라인(BLB) VDD 레벨을 유지한다. 이후 센스 인에이블 신호(LA)와 반전 센스 인에이블 신호(LAB)가 활성화되면, 감지 증폭부(SA)의 PMOS 감지 증폭부(PSA)와 NMOS 감지 증폭부(NSA)는 각각 비트 라인 쌍(BL, BLB)의 전압차(ΔV)를 감지하고, 비트 라인(BL)을 VSS 레벨로, 반전 비트 라인(BLB)을 VDD 레벨로 증폭한다.
감지 증폭부(SA)에 의해 비트 라인 쌍(BL, BLB)의 전압차가 증폭된 후에 칼럼 디코더(미도시)는 칼럼 어드레스를 디코딩하여 칼럼 어드레스에 대응하는 칼럼 선택 라인(CSL)을 활성화하고, 비트 라인 게이트(BLG0, BLG1)는 활성화된 칼럼 선택 라인(CSL)에 응답하여 비트 라인 쌍(BL, BLB)의 전압을 입출력 라인 쌍(IO, IOB)으로 전달한다.
결과적으로 본 발명의 반도체 메모리 장치는 리드 동작 시에 선택되는 메모 리 셀(MC0, MC1)에 대응하는 미스매치 셀(MMC0, MMC1)의 데이터를 프리차지 동작 시에 미리 "1"로 저장하고, 리드 동작 시에 선택되는 메모리 셀(MC0, MC1)과 함께 미스매치 셀(MMC0, MMC1)을 선택한다. 따라서 리드 동작 시에 선택된 메모리 셀(MMC0, MMC1)과 함께 미스매치 셀(MMC0, MMC1)이 비트 라인 쌍(BL, BLB)의 커패시턴스 차를 크게 하여 선택된 메모리 셀(MC0, MC1)의 데이터가 "1"인 경우에 감지 증폭부(SA)가 데이터를 용이하게 감지 증폭 할 수 있도록 한다.
도 3은 도 2는 도 1의 반도체 메모리 장치의 동작의 다른 예를 설명하기 위한 도면이다.
도 2에서는 미스매치 인에이블 라인(ME0, ME1)이 리드 동작 이전 프리차지 기간부터 활성화되어, 리드 동작 종료 시에 워드 라인(WLi, WLj)과 함께 비활성화되는 것으로 도시하였다. 그러나 미스매치 인에이블 라인(ME0, ME1)은 도 3에 도시된 바와 같이 리드 동작 시에 워드 라인(WLi, WLj)과 함께 인에이블 되고, 리드 동작 종료 후 프리차지 기간까지 활성화된 이후에 비활성화 되어도 무방하다. 즉 리드 동작 시에 미스매치 셀(MMC0, MMC1)에 데이터 "1"이 저장될 수 있으면 된다.
그리고 미스매치 셀(MMC0, MMC1)은 비트 라인 쌍(BL, BLB) 사이에 커패시턴스 차이를 유발하기 위한 메모리 셀이며 데이터를 저장하기 위한 메모리 셀이 아니므로 누설 전류에 의한 데이터 손실을 우려할 필요가 없다. 그리고 미스매치 셀(MMC0, MMC1)의 셀 커패시터의 커패시턴스가 비트 라인 쌍(BL, BLB)에 용이하게 전달되는 것이 바람직하다. 따라서 미스매치 셀(MMC0, MMC1)의 셀 트랜지스터는 감지 증폭부(SA)의 트랜지스터(NS1, NS2, PS1, PS2)와 같이 낮은 문턱 전압을 갖도 록 형성될 수 있다. 또한 미스매치 셀(MMC0, MMC1)의 셀 트랜지스터가 낮은 문턱 전압을 갖게 되면 승압 전압을 인가받아 활성화되는 워드 라인(WLi, WLj)보다 낮은 전압을 인가하여 미스매치 셀(MMC0, MMC1)을 활성화할 수 있으므로, 반도체 메모리 장치의 승압 전압 발생 능력에 추가적인 부담을 주지 않는다.
미스매치 셀(MMC0, MMC1)의 문턱 전압은 메모리 셀 어레이(MA0, MA1)의 메모리 셀(MC0, MC1)의 문턱 전압을 조절하기 위한 이온주입 공정 시에 감지 증폭부(SA)와 함께 마스킹(Masking)을 이용하여 조절이 가능하다. 더미 메모리 셀 블록(DMB0, DMB1)이 감지 증폭부(SA)에 인접하여 배치되어 있으며, 더미 메모리 셀(DMC0, DMC1)은 사용하지 않는 메모리 셀이므로 미스매치 셀(MMC0, MMC1)을 포함하는 더미 메모리 셀 블록(DMB0, DMB1)을 마스킹하여 공정의 편의를 도모할 수 있다.
경우에 따라서는 미스매치 셀(MMC0, MMC1)을 메모리 셀 어레이(MA0, MA1) 영역이 아닌 감지 증폭부(SA)영역에 형성할 수도 있다.
도 4는 본 발명에 따른 VDD 비트 라인 프리차지 스킴을 갖는 반도체 메모리 장치의 다른 예를 나타내는 도면이다. 도 4의 반도체 메모리 장치도 도 1의 반도체 메모리 장치와 같이 미스매치 셀(MMC0, MMC1)을 사용한다. 그러나 도 4의 반도체 메모리 장치는 도 1의 반도체 메모리 장치와 감지 증폭부(TSA)의 구성이 다르다. 도 4의 반도체 메모리 장치에서 감지 증폭부(TSA)를 제외한 나머지 구성은 도 1의 반도체 메모리 장치와 동일하므로 별도로 설명하지 않는다.
도 4에서 감지 증폭기(TSA)는 하나의 PMOS 감지 증폭부(PSA)와 2개의 NMOS 감지 증폭부(NSA1, NSA2)를 구비한다. PMOS 감지 증폭부(PSA)는 도 1의 PMOS 감지 증폭부와 마찬가지로 비트 라인(BL)과 반전 비트 라인(BLB) 사이에 크로스 커플 연결되고, 센스 인에이블 신호(LA)에 응답하여 활성화되는 2개의 PMOS 트랜지스터(PS1, PS2)를 구비한다. 그리고 2개의 PMOS 트랜지스터(PS1, PS2)의 전류 구동 능력은 동일하게 설계된다.
2개의 NMOS 감지 증폭부(NSA0, NSA1)는 각각 비트 라인(BL)과 반전 비트 라인(BLB) 사이에 크로스 커플 연결되고, 제1 및 제2 반전 센스 인에이블 신호(LAB0, LAB1)에 응답하여 활성화되는 2개의 NMOS 트랜지스터((NS3, NS4), (NS5, NS6))를 구비한다. 그리고 제1 및 제2 NMOS 감지 증폭부(NSA0, NSA1) 각각의 2개의 NMOS 트랜지스터((NS3, NS4), (NS5, NS6))는 서로 전류 구동 능력이 다르게 설계된다. 제1 NMOS 감지 증폭부(NSA0)에서는 비트 라인(BL)을 구동하는 NMOS 트랜지스터(NS3)의 전류 구동 능력이 반전 비트 라인(BLB)을 구동하는 NMOS 트랜지스터(NS4)보다 작게 설계된다. 반면에 제2 NMOS 감지 증폭부(NSA1)에서는 비트 라인(BL)을 구동하는 NMOS트랜지스터(NS5)의 전류 구동 능력이 반전 비트 라인(BLB)을 구동하는 NMOS 트랜지스터(NS6)보다 크게 설계된다. 또한 제1 NMOS 감지 증폭부(NSA0)와 제2 NMOS 감지 증폭부(NSA1)는 제1 및 제2 반전 센스 인에이블 신호(LAB0, LAB1)에 응답하여 소정의 시간차를 갖고 순차적으로 활성화 된다. 제1 및 제2 NMOS 감지 증폭부(NSA0)의 활성화 순서는 로우 어드레스에 응답하여 선택되는 메모리 셀(MC0, MC1)에 따른다. 제1 노멀 메모리 셀 블록(NMB0)의 복수개의 제1 메모리 셀(MC0) 중 하나의 메모리 셀이 선택되면, 제1 NMOS 감지 증폭부(NSA0)가 제2 NMOS 감지 증폭부(NSA1)보다 먼저 활성화된다. 반면에 제2 노멀 메모리 셀 블록(NMB1)의 복수개의 제1 메모리 셀(MC1) 중 하나의 메모리 셀이 선택되면, 제2 NMOS 감지 증폭부(NSA1)가 제1 NMOS 감지 증폭부(NSA0)보다 먼저 활성화된다.
도 4의 반도체 메모리 장치의 리드 동작을 설명하면, 먼저 프리차지 동작 시에 비트 라인 쌍(BL, BLB)은 VDD 레벨로 프리차지된다. 그리고 도 1의 반도체 메모리 장치와 같이 프리차지 동작 중에 로우 어드레스에 대응하는 메모리 셀 어레이(MA0, MA1)의 미스매치 인에이블 라인(ME0, ME1)이 활성화된다. 로우 어드레스에 의해 지정되는 메모리 셀 어레이가 제1 메모리 셀 어레이(MA0)이면 제1 미스매치 인에이블 라인(ME0)이 프리차지 기간 중에 활성화되어 제1 미스매치 셀(MMC0)에 데이터 "1"을 저장한다. 이후 복수개의 제1 워드 라인(WLi) 중 하나의 워드 라인이 활성화되면, 활성화된 워드 라인의 제1 메모리 셀(MC0)은 비트 라인(BL)과 차지 쉐어링한다.
그리고 제1 메모리 셀(MC0)이 선택되었으므로, 제1 반전 센스 인에이블 신호(LAB0)가 먼저 활성화되고, 센스 인에이블 신호(LA)와 제2 반전 인에이블 신호(LAB1)가 이후에 활성화된다.
제1 메모리 셀(MC0)에 저장된 데이터가 "0"이면, 제1 NMOS 감지 증폭부(NSA0)의 NMOS 트랜지스터(NS3)의 전류 구동 능력이 NMOS 트랜지스터(NS4)의 전류 구동 능력보다 작아도 비트 라인 쌍(BL, BLB) 사이의 전압차로 인하여 NMOS 트랜지스터(NS3)로 흐르는 전류가 NMOS 트랜지스터(NS4)로 흐르는 전류보다 많아질 수 있게 되어 비트 라인 쌍(BL, BLB) 사이의 전압차를 증폭할 수 있게 된다.
반면, 제1 메모리 셀(MC0)에 저장된 데이터가 "1"이면, 비트 라인 쌍(BL,BLB) 사이의 전압 차는 없으나, 선택된 제1 메모리 셀(MC0)의 셀 커패시터와 미스매치 셀(MMC0)의 셀 커패시터에 의한 비트 라인 쌍(BL, BLB)사이에 커패시턴스의 차이가 유발됨과 함께, NMOS 트랜지스터(NS4)의 전류 구동 능력이 NMOS 트랜지스터(NS3)의 전류 구동 능력보다 크기 때문에 반전 비트 라인(BLB)의 전압 레벨의 강하가 비트 라인(BL)보다 더 빠르게 발생한다. 따라서 비트 라인 쌍(BL, BLB) 사이의 전압차를 발생하고 증폭할 수 있게 된다.
이후 센스 인에이블 신호(LA)와 제2 반전 인에이블 신호(LAB1)가 이후에 활성화되어 비트 라인 쌍(BL, BLB) 사이의 전압차를 더욱 증폭하게 된다.
도 5는 본 발명에 따른 VDD 비트 라인 프리차지 스킴을 갖는 반도체 메모리 장치의 또 다른 예를 나타내는 도면이다.
도 4에서는 감지 증폭부(TSA)가 2개의 NMOS 감지 증폭부(NSA0, NSA1)를 구비하는 것으로 설명하였다. 그러나 도 5의 반도체 메모리 장치는 감지 증폭부(TSA)가 하나의 NMOS 감지 증폭부(NSA)와 2개의 PMOS 감지 증폭부(PSA0, PSA1)를 구비한다. 2개의 NMOS 트랜지스터(NS1, NS2)의 전류 구동 능력은 동일하게 설계된다. 그리고 제1 및 제2 PMOS 감지 증폭부(PSA0, PSA1) 각각의 2개의 NMOS 트랜지스터((PS3, PS4), (PS5, PS6))는 서로 전류 구동 능력이 다르게 설계된다. 제1 PMOS 감지 증폭부(PSA0)에서는 비트 라인(BL)을 구동하는 PMOS 트랜지스터(PS3)의 전류 구동 능력이 반전 비트 라인(BLB)을 구동하는 PMOS 트랜지스터(PS4)보다 크게 설계된다. 반면에 제2 PMOS 감지 증폭부(PSA1)에서는 비트 라인(BL)을 구동하는 PMOS 트랜지스터(PS5)의 전류 구동 능력이 반전 비트 라인(BLB)을 구동하는 PMOS 트랜지스터(PS6)보다 작게 설계된다. 또한 제1 PMOS 감지 증폭부(PSA0)와 제2 PMOS 감지 증폭부(PSA1)는 제1 및 제2 센스 인에이블 신호(LA0, LA1)에 응답하여 소정의 시간차를 갖고 순차적으로 활성화 된다.
또한 도시하지 않았으나 감지 증폭부(SA)는 NMOS 감지 증폭부와 PMOS 감지 증폭부를 각각 2개씩 구비할 수도 있다.
따라서 VDD 비트 라인 프리차지 스킴을 갖는 반도체 메모리 장치가 데이터 "1"을 용이하게 감지할 수 있다.
또한 상기에서는 오픈 비트 라인 구조의 반도체 메모리 장치를 도시하였으나, 폴디드 비트 라인 구조의 반도체 메모리 장치에도 적용할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명에 따른 VDD 비트 라인 프리차지 스킴을 갖는 반도체 메모리 장치의 일예를 나타내는 도면이다.
도 2는 도 1 의 반도체 메모리 장치의 동작의 일 예를 설명하기 위한 도면이다.
도 3은 도 1 의 반도체 메모리 장치의 동작의 다른 예를 설명하기 위한 도면이다.
도 4는 본 발명에 따른 VDD 비트 라인 프리차지 스킴을 갖는 반도체 메모리 장치의 다른 예를 나타내는 도면이다.
도 5는 본 발명에 따른 VDD 비트 라인 프리차지 스킴을 갖는 반도체 메모리 장치의 또 다른 예를 나타내는 도면이다.
Claims (8)
- 복수개의 비트 라인과 복수개의 제1 워드 라인 사이에 각각 연결되는 복수개의 제1 메모리 셀, 복수개의 반전 비트 라인과 복수개의 제2 워드 라인 사이에 각각 연결되는 복수개의 제2 메모리 셀, 상기 복수개의 비트 라인과 적어도 하나의 제1 미스매치 인에이블 라인 사이에 연결되는 복수개의 제1 미스매치 셀 및 상기 복수개의 반전 비트 라인과 적어도 하나의 제2 미스매치 인에이블 라인 사이에 연결되는 복수개의 제2 미스매치 셀을 구비하는 메모리 셀 어레이;센스 인에이블 신호에 응답하여 상기 비트 라인과 상기 반전 비트 라인의 전압차를 감지하고, 전원 전압 및 접지 전압 레벨로 증폭하는 복수개의 감지 증폭기를 구비하는 감지 증폭부; 및이퀄라이저 신호에 응답하여 비트 라인 쌍을 상기 전원 전압 레벨로 프리차지하는 프리차지부를 구비하고,상기 제1 및 제2 미스매치 메모리 셀은상기 비트 라인과 상기 반전 비트 라인의 커패시턴스 차를 크게 하기 위하여 상기 제1 및 제2 메모리 셀 중 대응하는 메모리 셀과 함께 선택되는 것을 특징으로 하는 반도체 메모리 장치.
- 제1 항에 있어서, 상기 제1 및 제2 미스매치 메모리 셀은리드 동작 시에, 상기 제1 및 제2 메모리 셀 중 대응하는 메모리 셀과 함께 선택되는 것을 특징으로 하는 반도체 메모리 장치.
- 제2 항에 있어서, 상기 제1 미스매치 인에이블 라인은 상기 제1 메모리 셀이 선택되기 이전 프리차지 기간에 활성화되고 상기 제1 워드 라인과 함께 비활성화되고,상기 제2 미스매치 인에이블 라인은 상기 제2 메모리 셀이 선택되기 이전 프리차지 기간에 활성화되고 상기 제2 워드 라인과 함께 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
- 제2 항에 있어서, 상기 제1 미스매치 인에이블 라인은 상기 제1 워드 라인과 함께 활성화되고 상기 제1 워드 라인이 비활성화된 이후 프리차지 기간에 비활성화되고,상기 제2 미스매치 인에이블 라인은 상기 제2 워드 라인과 함께 활성화되고 상기 제2 워드 라인이 비활성화된 이후 프리차지 기간에 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
- 제1 항에 있어서, 상기 감지 증폭기는상기 비트 라인과 상기 반전 비트 라인 사이에 크로스 커플 연결되고, 상기 센스 인에이블 신호에 응답하여 활성화되며, 전류 구동 능력이 동일한 2개의 PMOS 트랜지스터를 구비하는 PMOS 감지 증폭부; 및상기 비트 라인과 상기 반전 비트 라인 사이에 크로스 커플 연결되고, 반전 센스 인에이블 신호에 응답하여 활성화되며, 전류 구동 능력이 동일한 2개의 NMOS 트랜지스터를 구비하는 NMOS 감지 증폭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1 항에 있어서, 상기 감지 증폭기는상기 비트 라인과 상기 반전 비트 라인 사이에 크로스 커플 연결되고, 상기 센스 인에이블 신호에 응답하여 활성화되며, 전류 구동 능력이 동일한 2개의 PMOS 트랜지스터를 구비하는 PMOS 감지 증폭부;상기 비트 라인과 상기 반전 비트 라인 사이에 크로스 커플 연결되고, 제1 반전 센스 인에이블 신호에 응답하여 활성화되며, 전류 구동 능력이 서로 다른 2개의 NMOS 트랜지스터를 각각 구비하는 제1 NMOS 감지 증폭부; 및상기 비트 라인과 상기 반전 비트 라인 사이에 크로스 커플 연결되고, 제2 반전 센스 인에이블 신호에 응답하여 활성화되며, 전류 구동 능력이 서로 다른 2개의 NMOS 트랜지스터를 각각 구비하는 제2 NMOS 감지 증폭부를 구비하고,리드 동작 시에 상기 제1 메모리 셀이 선택되면 상기 제1 반전 센스 인에이블 신호가 상기 제2 반전 센스 인에이블 신호보다 먼저 활성화되고, 상기 제2 메모리 셀이 선택되면 상기 제2 반전 센스 인에이블 신호가 상기 제2 반전 센스 인에이블 신호보다 먼저 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
- 제1 항에 있어서, 상기 감지 증폭기는상기 비트 라인과 상기 반전 비트 라인 사이에 크로스 커플 연결되고, 반전 센스 인에이블 신호에 응답하여 활성화되며, 전류 구동 능력이 동일한 2개의 NMOS 트랜지스터를 구비하는 NMOS 감지 증폭부;상기 비트 라인과 상기 반전 비트 라인 사이에 크로스 커플 연결되고, 제1 센스 인에이블 신호에 응답하여 활성화되며, 전류 구동 능력이 서로 다른 2개의 PMOS 트랜지스터를 각각 구비하는 제1 PMOS 감지 증폭부; 및상기 비트 라인과 상기 반전 비트 라인 사이에 크로스 커플 연결되고, 제2 센스 인에이블 신호에 응답하여 활성화되며, 전류 구동 능력이 서로 다른 2개의 NMOS 트랜지스터를 각각 구비하는 제2 PMOS 감지 증폭부를 구비하고,리드 동작 시에 상기 제1 메모리 셀이 선택되면 상기 제1 센스 인에이블 신호가 상기 제2 센스 인에이블 신호보다 먼저 활성화되고, 상기 제2 메모리 셀이 선택되면 상기 제2 센스 인에이블 신호가 상기 제2 센스 인에이블 신호보다 먼저 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
- 제1 항에 있어서, 적어도 하나의 미스매치 셀은상기 반도체 메모리 장치의 승압 전압 발생 능력의 추가 부담을 줄이기 위하여 상기 제1 및 제2 메모리 셀의 문턱 전압보다 낮은 문턱 전압을 갖는 것을 특징으로 하는 반도체 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080112635A KR101461631B1 (ko) | 2008-11-13 | 2008-11-13 | 미스매치 셀을 이용하는 반도체 메모리 장치 |
| US12/591,196 US8199592B2 (en) | 2008-11-13 | 2009-11-12 | Semiconductor memory devices with mismatch cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080112635A KR101461631B1 (ko) | 2008-11-13 | 2008-11-13 | 미스매치 셀을 이용하는 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100053827A KR20100053827A (ko) | 2010-05-24 |
| KR101461631B1 true KR101461631B1 (ko) | 2014-11-20 |
Family
ID=42165092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080112635A KR101461631B1 (ko) | 2008-11-13 | 2008-11-13 | 미스매치 셀을 이용하는 반도체 메모리 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8199592B2 (ko) |
| KR (1) | KR101461631B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109065090B (zh) * | 2018-07-11 | 2023-09-08 | 长鑫存储技术有限公司 | 灵敏放大器及应用其的存储装置和时序控制方法 |
| CN112885400B (zh) * | 2021-03-25 | 2022-05-31 | 长鑫存储技术有限公司 | 感应放大器失配确定方法及装置、存储介质及电子设备 |
| CN112885401B (zh) | 2021-03-25 | 2022-05-27 | 长鑫存储技术有限公司 | 存储单元信号裕度确定方法及装置、存储介质及电子设备 |
| US11928355B2 (en) | 2021-03-25 | 2024-03-12 | Changxin Memory Technologies, Inc. | Method and apparatus for determining mismatch of sense amplifier, storage medium, and electronic equipment |
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2008
- 2008-11-13 KR KR1020080112635A patent/KR101461631B1/ko active IP Right Grant
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2009
- 2009-11-12 US US12/591,196 patent/US8199592B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7502270B2 (en) | 2006-03-24 | 2009-03-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US8199592B2 (en) | 2012-06-12 |
| KR20100053827A (ko) | 2010-05-24 |
| US20100118631A1 (en) | 2010-05-13 |
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