JP4470184B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、更に詳しくは、ビット線対間の電位差を増幅するセンスアンプを備える半導体記憶装置に関する。

一般に、半導体記憶装置は、マトリクス状に配置された複数のメモリ素子を有する。メモリ素子は、ビット線対（ＢＬ線、／ＢＬ線）に接続されており、情報の書込み及び読出しは、ビット線対を介して行われる。読出しに際しては、メモリ素子は、記憶データを、ビット線対に出力する。これにより、ビット線対の電位は、メモリ素子が記憶するデータ（“０”又は“１”）に応じて変化する。ビット線対の増幅には、センスアンプを用いる。センスアンプは、ビット線対間の微小電位差を増幅し、ビット線対ＢＬ、／ＢＬを、それぞれＨレベル又はＬレベルに確定させる。

図１６は、半導体記憶装置の一部を示している。通常、半導体記憶装置は複数のバンクを有する。図１６は、複数のバンクのうちの１つに対応する。各バンクは、複数のＭＡＴを有している。各ＭＡＴは、互いに直交するビット線対ＢＬ、／ＢＬと、ワード線ＷＬとの各交点付近に、メモリ素子を有する。ワード線ＷＬは、デコーダＸＤＥＣにより制御され、メモリ素子の選択に用いられる。ワード線が活性化されることで、活性化されたメモリ素子は、ビット線対ＢＬ、／ＢＬに接続され、記憶データが、ビット線対ＢＬ、／ＢＬに出力される。

センスアンプＳＡは、共有型（シェアード型）を例にとると、２つのマットに共通に用いられる。センスアンプＳＡ内のビット線対ＢＬ、／ＢＬと、各ＭＡＴ内のビット線対ＢＬ、／ＢＬとの間には、両者の接続を制御するシェアードトランジスタ（トランスファゲート）を有する。図１６では、図面の簡略化のために、ＭＡＴ０側のシェアードトランジスタＳＨＲ０のみを図示し、ＭＡＴ１側のシェアードトランジスタについては図示を省略している。メモリ素子からのデータの読出し／メモリ素子への書込みに際しては、活性化されたＭＡＴ側のシェアードトランジスタのみがオンに制御され、センスアンプＳＡ内のビット線対ＢＬ、／ＢＬと、活性化されたＭＡＴ内のビット線対ＢＬ、／ＢＬとが接続される。

図１７は、センスアンプＳＡ付近の回路構成を示している。センスアンプＳＡは、２つのＰｃｈトランジスタと、２つのＮｃｈチャネルトランジスタとを有し、ビット線対ＢＬ、／ＢＬ間の電位を差動増幅する。シェアードトランジスタＳＨＲ０、ＳＨＲ１は、ＭＡＴ内のビット線対ＢＬ、／ＢＬと、センスアンプ内のビット線対ＢＬ、／ＢＬとの接続を制御する。例えば、ＭＡＴ０側が選択された際には、シェアードトランジスタＳＨＲ０のみをオンにして、ＭＡＴ０側のビット線対ＢＬ、／ＢＬと、センスアンプＳＡ内のビット線対ＢＬ、／ＢＬとを接続する。プリチャージ／イコライズ回路２０１は、ＭＡＴ内のビット線対ＢＬ、／ＢＬを、ＶＡＲＹ／２レベルにプリチャージする際に用いられる。

センスアンプＳＡは、高電位側の電源線ＰＣＳと、低電位側の電源線ＮＣＳとに供給される電源で動作する。センスアンプＳＡの活性化時には、トランジスタＦＳＡＰＴ及びＦＳＡＥＴをオンにして、電源線ＰＣＳ及びＮＣＳに、それぞれ電源ＶＡＲＹ及びＶＳＳＳＡを供給する。センスアンプＳＡが、ビット線対ＢＬ、／ＢＬを差動増幅することにより、ビット線対ＢＬ、／ＢＬの一方はＶＡＲＹレベルに、他方はＶＳＳＳＡレベルになる。非活性化時には、トランジスタＦＳＡＰＴ及びＦＳＡＥＴをオフし、プリチャージ／イコライズ回路２０２により、電源線ＰＣＳ及びＮＣＳに、ＶＡＲＹ／２の電圧を供給し、ビット線対ＢＬ、／ＢＬの電位を、ＶＡＲＹ／２レベルにプリチャージする。

図１８は、従来の半導体記憶装置の各部を制御する制御信号の生成回路を示している。図１９は、従来の半導体記憶装置の各部の動作波形を示している。信号Ｒ１ＡＣＴは、バンク選択信号であり、信号ＲＦ９Ｔは、ＭＡＴ選択信号である。ＭＡＴ選択信号ＲＦ９Ｔ＜０＞、ＲＦ９Ｔ＜１＞は、何れか一方が活性化されるように制御される。図１９では、バンク選択信号Ｒ１ＡＣＴがＨレベルに立ち上がることで、バンクが選択状態となる。また、ＭＡＴ選択信号ＲＦ９Ｔ＜０＞がＨレベルに、信号ＲＦ９Ｔ＜１＞がＬレベルに制御されることで、ＭＡＴ０側が選択された状態となる。

信号ＢＬＥＱは、ＭＡＴ内のビット線対のプリチャージを行うプリチャージ／イコライズ回路２０１の制御信号である。バンク選択信号Ｒ１ＡＣＴがＨレベル、ＭＡＴ選択信号ＲＦ９Ｔ＜０＞がＨレベルとなることで、信号ＢＬＥＱ０はＬレベルとなり、ＭＡＴ０側のプリチャージ／イコライズ回路２０１は非活性化状態となる。また、バンク選択信号Ｒ１ＡＣＴはＨレベル、ＭＡＴ選択信号ＲＦ９Ｔ＜１＞はＬレベルなので、信号ＢＬＥＱ１はＨレベルとなり、ＭＡＴ１側のプリチャージ／イコライズ回路２０１は活性化状態となる。

信号ＳＨＲは、シェアードトランジスタＳＨＲ０、ＳＨＲ１の制御信号である。バンク選択信号Ｒ１ＡＣＴがＨレベルで、ＭＡＴ選択信号ＲＦ９Ｔ＜１＞がＬレベルとなることで、信号ＳＨＲ０はＨレベルとなり、ＭＡＴ０側のシェアードトランジスタＳＨＲ０はオンする。また、バンク選択信号Ｒ１ＡＣＴがＨレベルで、ＭＡＴ選択信号ＲＦ９Ｔ＜０＞がＨレベルとなることで、信号ＳＨＲ１はＬレベルとなり、ＭＡＴ１側のシェアードトランジスタＳＨＲ１はオフする。このとき、ＭＡＴ１側ではプリチャージ／イコライズ回路２０１が活性化されており、ＭＡＴ１側のビット線対ＢＬ、／ＢＬは、ＶＡＲＹ／２にプリチャージされる。

信号ＣＳＥＱは、センスアンプＳＡ内のビット線対をプリチャージするプリチャージ／イコライズ回路２０２の制御信号である。信号ＣＳＥＱは、当該バンクが選択され、かつ、何れかのＭＡＴが選択されるとＬレベルとなる。信号ＣＳＥＱがＬレベルとなることでプリチャージ／イコライズ回路２０２は非活性化状態となり、電源線ＰＣＳ及びＮＣＳはフローティング状態となる。また、センスアンプＳＡ内のビット線対ＢＬ、／ＢＬのプリチャージが解除される。その後、ワード線ＷＬが活性化され、ワード線ＷＬに接続されたメモリ素子がビット線対に接続される。これにより、ＭＡＴ内及びセンスアンプＳＡ内のビット線対ＢＬ、／ＢＬの電位は、記憶データに応じて変化する。

信号ＲＳＡＥＴ及びＲＳＡＰＴは、それぞれセンスアンプの低電位側及び高電位側の活性化信号である。何れかのＭＡＴが選択された状態で、信号ＲＳＡＥＴがＨレベルとなると、信号ＦＳＡＥＴがＨレベルとなる。信号ＦＳＡＥＴがＨレベルとなることでトランジスタＦＳＡＥＴがオンし、電源線ＮＣＳにＶＳＳＳＡが供給される。また、何れかのＭＡＴが選択された状態で、信号ＲＳＡＰＴがＨレベルとなると、信号ＦＳＡＰＴがＨレベルとなる。信号ＦＳＡＰＴがＨレベルとなることでトランジスタＦＳＡＰＴがオンし、電源線ＰＣＳにＶＡＲＹが供給される。

ワード線ＷＬが活性化され、記憶データがビット線対に出力された後に、センスアンプＳＡが活性化される。センスアンプＳＡの活性化では、まず、信号ＲＳＡＥＴがＨレベルに制御され、信号ＦＳＡＥＴがＨレベルとなって、トランジスタＦＳＡＥＴがオンする。トランジスタＦＳＡＥＴがオンすることで、センスアンプＳＡの低電位側の電源線ＮＣＳの電位は、ＶＡＲＹ／２レベルからＶＳＳＳＡレベルに低下する。電源線ＮＣＳの電位がＶＳＳＳＡとなることで、センスアンプＳＡ内の２つのＮｃｈトランジスタのうちの一方がオンし、ビット線対ＢＬ、／ＢＬのうちの電位の低い方の電位が、ＶＳＳＳＡレベルまで低下する。

次いで、信号ＲＳＡＰＴがＨレベルに制御され、信号ＦＳＡＰＴがＨレベルとなって、トランジスタＦＳＡＰＴがオンする。トランジスタＦＳＡＰＴがオンすることで、センスアンプの高電位側の電源線ＰＣＳの電位は、ＶＡＲＹ／２からＶＡＲＹに上昇する。電源線ＰＣＳの電位がＶＡＲＹとなることで、センスアンプＳＡ内の２つのＰｃｈトランジスタのうちの一方がオンし、ビット線対ＢＬ、／ＢＬのうちの電位の高い方の電位が、ＶＡＲＹレベルまで上昇する。このようなセンスアンプＳＡの動作により、ビット線対ＢＬ、／ＢＬの電位は、ＶＡＲＹ又はＶＳＳＳＡに確定する。

センスアンプＳＡによるセンス完了後、メモリアレイに対するリードコマンドなどが実行され、その後、プリチャージコマンドが発行される。プリチャージコマンドの発行後、ワード線ＷＬがＬレベルに非活性化され、信号ＲＳＡＥＴ及びＲＳＡＰＴがＬレベルに変化して、トランジスタＦＳＡＥＴ及びＦＳＡＰＴがそれぞれオフし、電源線ＰＣＳ及びＮＣＳに対する電源供給が停止される。また、ＨレベルであったＭＡＴ選択信号ＲＦ９Ｔ＜０＞及びバンク選択信号Ｒ１ＡＣＴがＬレベルに制御され、信号ＢＬＥＱ０、信号ＳＨＲ１、及び、信号ＣＳＥＱがＬレベルからＨレベルに変化する。信号ＢＬＥＱ１及び信号ＳＨＲ０については、既にＨレベルであり、Ｈレベルのまま変化しない。

ＭＡＴ０側では、信号ＢＬＥＱ０がＨレベルとなることで、ＭＡＴ０側のプリチャージ／イコライズ回路２０１が活性化され、ＭＡＴ０内のビット線対が、ＶＡＲＹ／２レベルにプリチャージされる。また、センスアンプＳＡでは、信号ＣＳＥＱがＨレベルとなることでプリチャージ／イコライズ回路２０２が活性化され、センスアンプＳＡ内のビット線対が、ＶＡＲＹ／２レベルにプリチャージされる。ＭＡＴ１側では、信号ＳＨＲ１がＨレベルに変化することでシェアードトランジスタＳＨＲ１はオンし、ＭＡＴ１内のビット線対と、センスアンプＳＡ内のビット線対とが接続される。このような動作により、各ＭＡＴ内のビット線対、及び、センスアンプＳＡ内のビット線対が、ＶＡＲＹ／２レベルにプリチャージされる。

ところで、図１９に示す動作において、センスアンプＳＡによるセンス完了から、プリチャージコマンドの発行までの期間は、アクティブスタンドバイ期間と呼ばれる。このアクティブスタンドバイ期間は、スペック上、例えば最大７０μｓと規定されており、この期間にリードコマンド／ライトコマンド等を発行して、データ読出し、書込み等が行われる。

近年、ＤＲＡＭ等の半導体記憶装置では、電源電圧（ＶＤＤ）が例えば３．３Ｖから２．５Ｖ、１．８Ｖへと低下しており、アレイ部の内部降圧電源ＶＡＲＹも２．４Ｖから１．８Ｖ、１．４Ｖへと低下してきている。ＶＡＲＹの低電圧化に伴い、センスアンプＳＡの感度を上げるために、これに伴い、センスアンプＳＡを構成するトランジスタのしきい値は、０．６Ｖから０．４５Ｖ、０．３Ｖへと低下してきている。従来の半導体記憶装置では、トランジスタのしきい値低下により、センスアンプＳＡの活性化時に、オフ側のトランジスタが完全にオフしないことで流れるリーク電流が増加するという問題がある。

図２０は、活性化状態のセンスアンプＳＡを示している。トランジスタＦＳＡＰＴ及びＦＳＡＥＴは、それぞれオンしており、電源線ＰＣＳ及びＮＣＳには、それぞれＶＡＲＹ及びＶＳＳＳＡが供給されている。図２０では、ＢＬ線がＨレベルで、／ＢＬ線がＬレベルとなっており、センスアンプＳＡでは、ＰｃｈトランジスタＰ２０１及びＮｃｈトランジスタＮ２０２がオン、ＰｃｈトランジスタＰ２０２及びＮｃｈトランジスタＮ２０１がオフしている。この状態では、図２０に示す電流経路１のリーク電流、すなわち、電源線ＰＣＳから、オフしたＰｃｈトランジスタＰ２０２、オンのＮｃｈトランジスタＮ２０２を介して、電源線ＮＣＳに向けて流れるリーク電流、及び、電流経路２のリーク電流、すなわち、電源線ＰＣＳから、オンしたＰｃｈトランジスタＰ２０１、オフのＮｃｈトランジスタＮ２０１を介して、電源線ＮＣＳに向けて流れるリーク電流が存在する。従来の半導体記憶装置では、アクティブスタンドバイ期間中はセンスアンプＳＡが活性化状態に保たれるため、このリーク電流により、待機系の消費電力が増加するという問題があった。

センスアンプにおけるリーク電流（貫通電流）を低減する技術としては、特許文献１に記載された技術がある。特許文献１では、センスアンプなどの回路を複数のブロックに分け、それらの電源供給線及びＧＮＤ供給線に、ブロックごとに個別に選択可能なスイッチを設け、選択される出力線を含むブロックのみ、スイッチをオンに制御する。特許文献１には、非使用のセンスアンプの電源を切断することで、センスアンプ内の貫通電流を削減し、消費電力の低減を図ることができると記載されている。
特開２００１−６３６４号公報

通常、半導体記憶装置は、センスアンプを多数有している。従来の半導体記憶装置では、アクティブスタンドバイ期間中は、センスアンプを活性化状態に保っていたため、センスアンプの活性化状態におけるリーク電流により、特に、ＩＤＤ３（Active standby current又はActive power-down standby current）の規格を満足できないおそれがある。特許文献１では、非使用のブロックの電源線を切断し、センスアンプを非活性化状態としている。しかし、ＤＲＡＭでは、選択セルのデータは、増幅後、必ず再書込みをする必要があり、本来、自由にセンスアンプを停止することはできない。特許文献１には、この点についての記載が全くなく、特許文献１では、半導体記憶装置における上記問題を解消することは期待できない。

本発明の半導体記憶装置は、上記従来技術の問題点を解消し、アクティブスタンドバイ時の消費電力を低減できる半導体記憶装置を提供することを目的とする。

上記目的を達成するために、本発明の半導体記憶装置は、ビット線対に接続された複数のメモリ素子を有し、該複数のメモリ素子のうちで選択されたメモリ素子の記憶データを前記ビット線対に出力するメモリセルアレイと、ビット線対間の電位差を増幅するセンスアンプと、前記センスアンプ内のビット線対と、前記メモリセルアレイ内のビット線対との接続を制御するトランスファゲートとを有する半導体記憶装置において、前記センスアンプを活性化させてビット線対の電位を増幅した後に、前記トランスファゲートにより前記センスアンプ内のビット線対と前記メモリセルアレイ内のビット線対とを切断し、前記センスアンプを非活性化することを特徴とする。

本発明の半導体記憶装置では、センスアンプを活性化させて、ビット線対の電位差を所定の電位差まで増幅した後に、トランスファゲートをオフして、センスアンプ内のビット線と、メモリセルアレイ内のビット線対とを分離し、センスアンプを非活性化させる。センスアンプを活性化状態に保つと、センスアンプを構成するトランジスタのうちのオフしたトランジスタを通じてリーク電流が流れ、このリーク電流によって動作電流が増加する。本発明では、ビット線対間の電位差の増幅後にセンスアンプを非活性化させることで、リーク電流を削減することができ、消費電力を低減することができる。また、リーク電流を気にせずにトランジスタのしきい値を下げることができ、これにより、活性化時のセンスアンプの動作を高速化することができる。

本発明の半導体記憶装置では、前記メモリ素子の選択終了に際して、前記トランスファゲートにより前記センスアンプ内のビット線対と前記メモリセルアレイ内のビット線対とを接続し、前記センスアンプを活性化させて前記ビット線対の電位を再増幅し、前記ビット線対を介して前記メモリ素子に記憶データを書き込む構成を採用できる。メモリ素子の選択終了に際しては、メモリ素子に、データを書き戻すことが必要となる。センスアンプが非活性化の状態で選択終了となるときには、選択終了に際して、トランスファゲートをオンにしてセンスアンプ内のビット線対とメモリセルアレイ内のビット線対と接続し、センスアンプを活性化させてビット線対間の電位差を増幅し、メモリ素子に、データを書き込むとよい。

本発明の半導体記憶装置では、前記センスアンプの活性化開始後、所定時間以内にリード、ライト、又は、プリチャージコマンドが入力されないと、前記トランスファゲートにより前記センスアンプ内のビット線対と前記メモリセルアレイ内のビット線対とを切断し、前記センスアンプを非活性化する構成を採用できる。メモリ素子の選択後、メモリ素子に対するリード、ライト、又は、プリチャージコマンドが発生しないときには、センスアンプを活性化状態に保つ必要がなく、その状況が続くときに、センスアンプを非活性化することで、動作電流の低減を図ることができる。また、センスアンプを活性化させてから、ビット線対間の電位差の増幅が完了するまでには、ある程度の時間がかかる。そこで、センスアンプの活性化から所定の時間が経過するまでは、保護期間として、センスアンプを非活性化しないように制御する。このようにすることで、ビット線対の電位差の増幅が完了する前に、センスアンプが非活性化することを避けることができる。

本発明の半導体記憶装置では、前記センスアンプの非活性化後、前記センスアンプ内のビット線対が、所定のレベルにプリチャージされる構成を採用できる。この場合、前記所定のレベルとして、メモリセルアレイ内の内部降圧電圧の２分の１、又は、メモリセルアレイ内の内部降圧電圧を採用することができる。

本発明の半導体記憶装置では、前記センスアンプの非活性化後は、前記メモリセルアレイ内のビット線対で、前記記憶データを保持する構成を採用できる。センスアンプの非活性化後は、センスアンプ内のビット線対では、記憶データが失われた状態となる。このとき、メモリセルアレイ内のビット線対は、フローティング状態となっており、このフローティング状態のビット線対により、記憶データを保持できる。センスアンプを非活性化状態から活性化状態に戻したときには、メモリセルアレイ内のビット線対が保持する記憶データを用いてビット線対を再増幅することで、ビット線対の電位を、センスアンプを非活性化する前の状態に戻すことができる。

本発明の半導体記憶装置は、前記センスアンプの非活性化後、リード、ライト、又は、プリチャージコマンドが入力されると、前記トランスファゲートにより前記センスアンプ内のビット線対と前記メモリセルアレイ内のビット線対とを接続し、前記センスアンプを再活性化する構成を採用できる。センスアンプの非活性化後に、リード、ライト、又は、プリチャージコマンドが発行されたときには、トランスファゲートをオンにし、センスアンプを活性化させて、メモリ素子に対するリード／ライト等を行える状態にすればよい。

本発明の半導体記憶装置は、前記センスアンプの再活性化後、所定時間以内にリード、ライト、又は、プリチャージコマンドが入力されないと、前記トランスファゲートにより前記センスアンプ内のビット線対と前記メモリセルアレイ内のビット線対とを切断し、前記センスアンプを非活性化する構成を採用することができる。センスアンプの再活性化後、リード／ライト等が連続して発行されたときには、センスアンプを活性化状態に保って、リード／ライト等を行えばよい。その後、前回のリード、ライト、又は、プリチャージコマンドの発行から所定時間以内にリード、ライト、又は、プリチャージコマンドが発行されなければ、センスアンプを非活性化状態にして、動作電流を削減すればよい。

本発明の半導体記憶装置は、前記ビット線対のデータを保持するフリップフロップを更に備え、前記センスアンプによる増幅完了後に、前記フリップフロップに前記ビット線対のデータを書き込み、前記メモリ素子の選択終了に際して、前記フリップフロップから、前記ビット線対を介して、前記メモリ素子にデータを書き込む構成を採用することができる。この場合、本発明の半導体記憶装置では、リード／ライトを、前記フリップフロップが記憶するデータに対して行う構成を採用できる。また、前記センスアンプを、前記フリップフロップへのデータ書込み後、前記フリップフロップから前記メモリ素子にデータが書込みを行うまで間、非活性化状態に保つ構成を採用することができる。センスアンプを、非活性化状態から活性化状態へと頻繁に変化させると、その際の動作電流により、消費電力が増加することが考えられる。フリップフロップを用い、リード／ライトはフリップフロップに対して行い、センスアンプを非活性化状態に保つことで、散発的なリード／ライトに対して、消費電力を低減できる。

本発明の半導体記憶装置では、前記フリップフロップが、２つのＰｃｈトランジスタと、２つのＮｃｈトランジスタとを含み、前記２つのＰｃｈトランジスタは、ソースが高電位側電源線に接続され、ドレインがゲートトランジスタを介してビット線対のうちの一方に接続され、ゲートが互いのドレインに接続されており、前記２つのＮｃｈトランジスタは、ソースが低電位電源線に接続され、ドレインがゲートトランジスタを介してビット線対のうちの一方に接続され、ゲートが互いのドレインに接続される構成を採用できる。

本発明の半導体記憶装置では、前記センスアンプは、２つのＮｃｈトランジスタで構成され、該２つのＮｃｈトランジスタは、ソースが低電位電源線に接続され、ドレインがビット線対のうちの一方に接続され、ゲートが互いのドレインに接続されている構成を採用できる。

本発明の半導体記憶装置では、前記センスアンプの非活性化時には、前記センスアンプ内のビット線対がメモリセルアレイ内の内部降圧電圧にプリチャージされており、前記フリップフロップから前記メモリ素子へのデータ書込みに際して、前記ビット線対のうちのＬレベルのデータに対応する側の電位を前記センスアンプのＮｃｈトランジスタによって低下させると共に、Ｈレベルのデータに対応する側の電位を、前記フリップフロップのＰｃｈトランジスタにより前記内部降圧電圧に維持する構成を採用できる。この場合、センスアンプに、ビット線対の電位をＨレベルに引き上げるためのＰｃｈトランジスタを配置する必要がなくなる。

本発明の半導体記憶装置では、センスアンプを活性化させて、ビット線対の電位差を所定の電位差まで増幅した後に、トランスファゲートをオフして、センスアンプ内のビット線と、メモリセルアレイ内のビット線対とを分離し、センスアンプを非活性化させる。このようにすることで、センスアンプを活性化状態に保つことで発生するリーク電流を削減することができ、消費電力を低減することができる。また、リーク電流を気にせずにトランジスタのしきい値を下げることができ、これにより、活性化時のセンスアンプの動作を高速化することができる。

以下、図面を参照し、本発明の実施の形態を詳細に説明する。図１は、本発明の第１実施形態の半導体装置のセンスアンプ付近の回路構成を示している。本実施形態の半導体記憶装置１００のセンスアンプ付近の回路構成は、図１７に示す従来の半導体記憶装置のセンスアンプ付近の回路構成と同様である。シェアードトランジスタＳＨＲ０、ＳＨＲ１は、ＭＡＴ内のビット線対ＢＬ、／ＢＬと、センスアンプ内のビット線対ＢＬ、／ＢＬとの接続を制御する。プリチャージ／イコライズ回路１０１は、ＭＡＴ内のビット線対ＢＬ、／ＢＬを、ＶＡＲＹ／２レベルにプリチャージする際に用いられる。

センスアンプＳＡは、２つのＰｃｈトランジスタと、２つのＮｃｈチャネルトランジスタを有する。Ｐｃｈトランジスタは、ソースが電源線ＰＣＳに接続され、ドレインがＢＬ線又は／ＢＬ線に接続される。また、Ｐｃｈトランジスタのゲートは、互いのトランジスタのドレインに接続される。Ｎｃｈトランジスタは、ソースが電源線ＮＣＳに接続され、ドレインがＢＬ線又は／ＢＬ線に接続される。また、Ｎｃｈトランジスタのゲートは、互いのトランジスタのドレインに接続される。

トランジスタＦＳＡＰＴ及びＦＳＡＥＴは、電源線ＰＣＳ及びＮＣＳと、ＶＡＲＹ電源線及びＶＳＳＳＡ電源線との接続を制御する。トランジスタＦＳＡＰＴ及びＦＳＡＥＴは、センスアンプＳＡの活性化時には、それぞれオンに制御され、電源線ＰＣＳ及びＮＣＳと電源ＶＡＲＹ及びＶＳＳＳＡとを接続する。プリチャージ／イコライズ回路１０２は、センスアンプの非活性化時に、電源線ＰＣＳ及びＮＣＳに、ＶＡＲＹ／２の電圧を供給し、ビット線対ＢＬ、／ＢＬの電位を、ＶＡＲＹ／２にプリチャージする。

図２は、制御信号を生成する部分の回路構成を示している。図１８に示す従来の回路構成との相違点は、信号φが追加され、信号φによって制御信号ＳＨＲ０、ＳＨＲ１を制御し、所望のタイミングで、シェアードトランジスタＳＨＲ０、ＳＨＲ１をオフにできるように構成した点である。また、信号φによって、信号ＣＳＥＱ、ＦＳＡＥＴ、及び、ＦＳＡＰＴを制御し、所望のタイミングで、トランジスタＦＳＡＰＴ及びＦＳＡＥＴを切断してセンスアンプＳＡを非活性化状態として、センスアンプ内のビット線対ＢＬ、／ＢＬをプリチャージできるように構成した点である。

図３は、信号φを生成する部分の構成を示している。コマンドデコーダ１１０は、／ＣＳや、／ＲＡＳ、／ＣＡＳなどの外部ピンから入力されるコマンドをデコードし、メモリ素子に対するデータの読出しや書込み（リード／ライト）などを制御するコマンドを発行する。アレイコントローラ１１１は、コマンドデコーダ１１０からの指示に基づいて、バンク、ＭＡＴの選択や、センスアンプの活性化等を行う。アレイコントローラ１１１は、センスアンプの活性化を制御する信号ＲＳＡＰＴを、φ生成回路１１３に伝える。ＯＲ回路１１２は、コマンドデコーダ１１０から、リード、ライト、プリチャージの何れかが発生すると、その旨を、信号ＣＭＤ＿ＯＲによりφ生成回路１１３に伝える。

φ生成回路１１３は、アクティブスタンドバイ期間中に、リード、ライト、プリチャージの何れのコマンドも発生していない状況が所定時間続くと、信号φを、例えばＨレベルからＬレベルに反転する。具体的には、φ生成回路１１３は、アレイコントローラ１１１から入力する信号ＲＳＡＰＴがＨレベルとなってセンスアンプＳＡが活性化されてから、所定時間が経過するまでに、ＯＲ回路１１２から、リード、ライト、プリチャージの何れかが発生した旨の信号を入力しないと、信号φをＬレベルに変化させる。また、φ生成回路１１３は、信号φをＬレベルとした後に、リード、ライト、プリチャージの何れかが発生すると、信号φをＨレベルに戻す。

図４は、半導体記憶装置１００の各部の動作波形を示している。信号Ｒ１ＡＣＴによるバンクの選択、信号ＲＦ９ＴによるＭＡＴの選択から、ワード線ＷＬを活性化させてメモリ素子の記憶データをビット線対ＢＬ、／ＢＬに出力し、センスアンプＳＡを活性化させてビット線対ＢＬ、／ＢＬをＶＡＲＹ又はＶＳＳＳＡに確定させるまでの動作については、図１９に示す従来の半導体記憶装置の動作と同様である。φ生成回路１１３（図３）は、信号ＲＳＡＰＴがＨレベルとなって、センスアンプＳＡが活性化され、ビット線対ＢＬ、／ＢＬの電位がＶＡＲＹ又はＶＳＳＳＡに確定した後、センスアンプの活性化タイミングから所定の期間が経過するまでに、コマンドデコーダ１１０によってリード、ライト、プリチャージの何れのコマンドも発行されなかったときには、信号φをＨレベルからＬレベルに変化させる。

図２を参照すると、信号φがＬレベルとなることで、Ｈレベルであった信号ＳＨＲ０がＬレベルに変化し、シェアードトランジスタＳＨＲ０がオフする。また、Ｈレベルであった信号ＦＳＡＰＴ及びＦＳＡＥＴが、共にＬレベルに変化し、トランジスタＦＳＡＰＴ及びＦＳＡＥＴがオフして、電源線ＰＣＳ及びＮＣＳと、電源ＶＡＲＹ及びＶＳＳＳＡとが切断される。更に、Ｌレベルであった信号ＣＳＥＱがＨレベルに変化することで、プリチャージ／イコライズ回路１０２が活性化し、電源線ＰＣＳ及びＮＣＳの電位がＶＡＲＹ／２となって、センスアンプＳＡ内のビット線対ＢＬ、／ＢＬが、ＶＡＲＹ／２レベルにプリチャージされる。

センスアンプＳＡでは、センスアンプＳＡが非活性化され、ビット線対ＢＬ、／ＢＬがＶＡＲＹ／２レベルにプリチャージされることで、高電位側の電源線ＰＣＳから、センスアンプＳＡ内のオフしたトランジスタを介して低電位側の電源線ＮＣＳに向けて流れるオフリーク電流がなくなる。従って、アクティブスタンドバイ期間中の消費電力が削減される。このとき、シェアードトランジスタＳＨＲ０はオフしているので、ＭＡＴ内のビット線対ＢＬ、／ＢＬは、センスアンプＳＡ内のビット線対ＢＬ、／ＢＬからは切り離されている。ビット線対に出力されたメモリ素子の記憶データは、フローティング状態のＭＡＴ内のビット線対ＢＬ、／ＢＬによって保持される。

コマンドデコーダ１１０により、リード、ライト、プリチャージの何れかのコマンドが発行されると、φ生成回路１１３は、信号φを、Ｈレベルに戻す。これにより、プリチャージ／イコライズ回路１０２は非活性化状態となりセンスアンプＳＡ内のビット線対のプリチャージが解除される。また、シェアードトランジスタＳＨＲ０がオンして、センスアンプＳＡ内のビット線対ＢＬ、／ＢＬと、ＭＡＴ内のビット線対ＢＬ、／ＢＬとが接続される。更に、トランジスタＦＳＡＰＴ及びＦＳＡＥＴがオンすることで、電源線ＰＣＳ及びＮＣＳに、それぞれ電源ＶＡＲＹ及びＶＳＳＳＡが供給され、センスアンプＳＡが活性化される。

センスアンプＳＡは、活性化されると、ＭＡＴ内のビット線対ＢＬ、／ＢＬの電位に応じて、ビット線対を差動増幅する。これにより、センスアンプＳＡ内のビット線対ＢＬ、／ＢＬ、及び、ＭＡＴ内のビット線対ＢＬ、／ＢＬの電位は、信号φがＬレベルに変化してセンスアンプＳＡが非活性化される前の状態に戻る。その後の、ワード線ＷＬを非活性させ、ＭＡＴ選択信号ＲＦ９Ｔ＜０＞及びバンク選択信号Ｒ１ＡＣＴをＬレベルにして、センスアンプを非活性化させると共に、選択されなかったＭＡＴ側のシェアードトランジスタＳＨＲ１をオンし、センスアンプ内のビット線対及び各ＭＡＴ内のビット線対をプリチャージする動作については、図１９と同様である。

ここで、信号φによってシェアードトランジスタＳＨＲ０、ＳＨＲ１をオフし、センスアンプ内のビット線対ＢＬ、／ＢＬをＶＡＲＹ／２にプリチャージする際の保護期間について説明する。図５は、図３に示す信号φを生成する部分の動作波形を示している。ワード線ＷＬが立ち上がり、その後、信号ＲＳＡＰＴがＨレベルに立ち上がってセンスアンプＳＡが活性化される。センスアンプＳＡが動作を開始し、ビット線対の電位がＶＡＲＹ、ＶＳＳＳＡに確定する前にセンスアンプＳＡを非活性化しないように、信号ＲＳＡＰＴがＨレベルに変化してビット線対のセンスが開始されてから所定の期間（ｔ１）を保護期間とし、その期間が経過するまで、信号φをＬレベルにしてセンスアンプＳＡを非活性化さないようにする。言い換えれば、φ生成回路１１３は、信号ＲＳＡＰＴがＨレベルに立ち上がってから、所定の期間（ｔ１）が経過するまでにリード／ライドなどが発生しないときには、所定の期間（ｔ１）の経過後に信号φをＬレベルに変化させて、センスアンプＳＡを非活性化させる。

φ生成回路１１３は、センスアンプＳＡの非活性期間に、リード／ライトなどのコマンドが発生すると、信号φをＨレベルに戻して、センスアンプＳＡを活性化状態とする。この状態で、連続してリード／ライトなどが発生すれば、信号φをＨレベルに保ち、リード／ライトが発生しないときには、信号φをＬレベルにしてセンスアンプを非活性化させる。センスアンプの活性化後、セルのリストア保護と、連続リード／ライト動作時の保護として、保護期間ｔ２を設ける。すなわち、φ生成回路１１３は、ＯＲ回路１１２の出力ＣＭＤ＿ＯＲがＨレベルとなって、センスアンプＳＡが非活性化状態から活性化状態に変化した後に、保護期間ｔ２が経過するまでは、信号φをＬレベルに変化させない。保護期間ｔ２が経過するまでにリード／ライトなどが発生し、信号ＣＭＤ＿ＯＲがＨレベルとなったときには、信号φをＨレベルに保つ。もう一つの保護期間は、プリチャージコマンド発行後のセルのリストア保護期間（ｔ３）である。この期間にセンスアンプＳＡを非活性化させないようにして、リストアが充分に行われるようにする。

図６（ａ）は、メモリ素子が有するトランジスタの断面を示している。センスアンプＳＡの非活性化後では、ＭＡＴ内のビット線対ＢＬ、／ＢＬは、センスアンプＳＡ内のビット線対ＢＬ、／ＢＬと分離されて、フローティング状態で、記憶データを保持することになる。このとき、ビット線対のうちのＨレベルを保持する側、例えば、／ＢＬ線側では、メモリセルのトランジスタの拡散層にリーク経路があることにより、センスアンプが再活性化されるまで、電位が、図６（ｂ）に示すように時間経過と共に徐々に低下していく。

メモリセル１つの容量をＣｓ、ビット線１本の容量をＣｄとして、Ｃｓ＝２５ｆＦ、Ｃｄ＝４５ｆＦとし、リフレッシュ周期ｔＲＥＦは容量に比例し、メモリ素子のリーク電流とほぼ同等とすると、ビット線１本あたり２５６Ｂｉｔのメモリ素子がある場合には、／ＢＬ線には、各メモリ素子におけるリーク電流の２５６倍のリーク電流があることになる。しかし、ｔＲＥＦ＝６４ｍｓとすると、フローティングとなっている／ＢＬ線のデータ保持時間は、６４ｍｓ×４５ｆＦ／２５ｆＦ／２５６＝４５０μｓであり、一方、フローティング状態は、スペック上、最大で７０μｓと既定されているアクティブスタンドバイ期間よりも短く、データ損失の心配はない。リークが著しく大きい、或いは、将来的に、アクティブスタンドバイ期間のスペックが長くなった場合には、図７に示すように、タイマーにより周期的にパルス信号を出力させ、これに基づいて、信号φをＨレベルに変化させて、アクティブスタンドバイ期間中に、センスアンプの非活性化状態が長く続かないように制御すればよい。

本実施形態では、アクティブスタンドバイ期間中に、シェアードトランジスタＳＨＲ０、ＳＨＲ１をオフしてセンスアンプ内のビット線対とＭＡＴ内のビット線対とを切断し、センスアンプを非活性化状態にしてセンスアンプ内のビット線対をＶＡＲＹ／２レベルにプリチャージする。このようにすることで、センスアンプＳＡを構成するトランジスタを通じて、高電位側の電源線ＰＣＳから低電位側の電源線ＮＣＳに向けて流れるオフリーク電流を削減することができ、アクティブスタンドバイ期間中の消費電力を低減することができる。従って、リーク電流を気にせずに、センスアンプにしきい値の低いトランジスタを用いることができ、センスアンプの動作を高速化できる。センスアンプが非活性化した状態では、センスアンプ内のビット線対では、ビット線対に出力されたメモリ素子のデータが消失した状態となるが、データは、フローティング状態のＭＡＴ内のビット線対で保持され、復帰時に、シェアードトランジスタＳＨＲ０又はＳＨＲ１のうちの選択されたＭＡＴ側をオンしてビット線対のデータをセンスアンプにて再増幅することで、データ読出し等には支障はない。

図８は、本発明の第２実施形態の半導体記憶装置の構成を示している。本実施形態の半導体記憶装置１００ａは、ＶＡＲＹ／２プリチャージに代えて、ＶＡＲＹプリチャージを採用する点で、第１実施形態の半導体記憶装置１００と相違する。今後、半導体記憶装置の低電圧化が更に進むと、センスアンプを構成するトランジスタのしきい値はそれに併せて低くさせる必要があるため、ＶＡＲＹ／２プリチャージでは厳しくなってくることが予想される。本実施形態では、プリチャージ時に、ビット線対を、ＶＡＲＹレベルにプリチャージする方式を採用する。

本実施形態の半導体記憶装置１００ａは、図１に示す構成に加えて、Ｒｅｆ生成回路１０３を有する。Ｒｅｆ生成回路１０３は、例えば、メモリ素子の容量の半分程度の容量を有し、ワード線の活性化時に、ビット線対ＢＬ、／ＢＬのうちで、メモリ素子が接続されていない方に、“０”に対応したデータを出力する。例えば、メモリ素子はＢＬ線に接続されているとする。メモリ素子の容量が１０ｆＦであれば、Ｒｅｆ生成回路１０３は、５ｆＦ程度の容量を有する。メモリ素子がＢＬ線に“０”に対応するデータを出力すると、ＢＬ線の電位は、プリチャージ電位であるＶＡＲＹから少し低下する。このとき、Ｒｅｆ生成回路１０３が／ＢＬ線に“０”に対応するデータを出力すると、／ＢＬ線も電位がＶＡＲＹから少し下がるが、メモリ素子の容量がＲｅｆ生成回路１０３の容量よりも大きいため、／ＢＬ線の電位低下は、ＢＬ線の電位低下に比して小さくなる。この電位差を、センスアンプＳＡにて増幅することで、ビット線対の電位を、記憶データに応じて、ＶＡＲＹ又はＶＳＳＳＡに確定させることができる。

図９は、半導体記憶装置の動作波形を示している。本実施形態では、ＶＡＲＹプリチャージ方式を採用するため、はじめは、センスアンプの電源線ＰＣＳ及びＮＳＣ、並びに、ビット線対ＢＬ、／ＢＬの電位は、ＶＡＲＹレベルとなっている。ワード線ＷＬ（図９では図示せず）が立ち上がり、メモリ素子の記憶データがビット線対ＢＬ、／ＢＬに出力される。信号ＲＳＡＥＴにより、電源線ＮＣＳに電圧ＶＳＳＳＡが供給され、センスアンプＳＡが活性化されることで、ビット線対ＢＬ、／ＢＬのうちの電位が低い方は、電位がＶＳＳＳＡまで低下し、電位が高い方は、電位がＶＡＲＹまで上昇する。

φ生成回路１１３（図３）は、リード／ライトなどが発生しない期間が所定の時間以上続くと、信号φをＬレベルに変化させ、シェアードトランジスタＳＨＲ０、ＳＨＲ１をオフし、センスアンプＳＡを非活性化して、センスアンプＳＡ内のビット線対ＢＬ、／ＢＬの電位をＶＡＲＹレベルにプリチャージする。その後、φ生成回路１１３は、ライト／リードなどのコマンド発行を受け、信号φをＨレベルに戻し、シェアードトランジスタＳＨＲ０又はＳＨＲ１のうちの選択されたＭＡＴ側をオンし、センスアンプＳＡを活性化させて、センスアンプＳＡ内のビット線対を、ＭＡＴ内のビット線対が保持するデータで差動増幅させる。このように、プリチャージ電位をＶＡＲＹ／２からＶＡＲＹに変更した場合でも、各部の動作は第１実施形態と同様であり、本実施形態においても、第１実施形態と同様な効果を得ることができる。

図１０は、本発明の第３実施形態の半導体記憶装置の構成を示している。本実施形態の半導体記憶装置１００ｂは、図１に示す第１実施形態の半導体記憶装置１００の構成に加えて、ＦＦ１０６を有する。本実施形態では、センスアンプＳＡを活性化させてビット線対ＢＬ、／ＢＬをＶＡＲＹレベル又はＶＳＳＳＡレベルに確定させた後、ＦＦ１０６に、ビット線対ＢＬ、／ＢＬのデータを書き込む。その後、センスアンプＳＡ内及びＭＡＴ内のビット線対ＢＬ、／ＢＬをＶＡＲＹ／２レベルにプリチャージし、データのリード／ライトは、ＦＦ１０６に取り込んだデータを利用して行う。

図１１は、ＦＦ１０６付近を拡大して示している。ＦＦ１０６は、２つのＰｃｈトランジスタＰ１１、Ｐ１２、２つのＮｃｈトランジスタＮ１１、Ｎ１２と、ゲートトランジスタＮＧＡＴＥとを有する。ＰｃｈトランジスタＰ１１、Ｐ１２は、ソースが電源線ＶＦＦに接続され、ドレインがゲートトランジスタＮＧＡＴＥを介してＢＬ線又は／ＢＬ線に接続される。また、ＰｃｈトランジスタＰ１１、Ｐ１２のゲートは、互いのトランジスタのドレインに接続される。ＮｃｈトランジスタＮ１１、Ｎ１２は、ソースが電源線ＶＳＳＳＡに接続され、ドレインがゲートトランジスタＮＧＡＴＥを介してＢＬ線又は／ＢＬ線に接続される。また、ＮｃｈトランジスタＮ１１、Ｎ１２のゲートは、互いのトランジスタのドレインに接続される。トランジスタＰ１１、Ｐ１２、Ｎ１１、Ｎ１２は、フリップフロップを構成する。

ゲートトランジスタＮＧＡＴＥは、ビット線対ＢＬ、／ＢＬと、トランジスタＰ１１、Ｐ１２、Ｎ１１、Ｎ１２のドレインとの接続を制御する。ゲートトランジスタＮＧＡＴＥは、信号ＶＧＡＴＥに従って、オン／オフが制御される。ＦＦ１０６では、ゲートトランジスタＮＧＡＴＥがオンすることで、ビット線対ＢＬ、／ＢＬのデータを取り込む。或いは、ビット線対ＢＬ、／ＢＬにデータを出力する。トランジスタＰ１１とＮ１１との接続ノード、及び、トランジスタＰ１２とＮ１２との接続ノードは、それぞれ、トランジスタＹＳＷを介して、データの入出力に用いるＬＩＯ線対に接続されている。

ＦＦ１０６と、センスアンプＳＡとは、構成が類似しているが、ＦＦ１０６は、ビット線対間の電位差を差動増幅せず、データを保持するのみであるので、ＦＦ１０６を構成するトランジスタのしきい値Ｖｔは、センスアンプを構成するトランジスタのしきい値Ｖｔよりも高くてよい。また、ＦＦ１０６のトランジスタには、センスアンプ内のトランジスタに比して、サイズの小さいトランジスタを用いることができる。ＦＦ１０６は、電源ＶＦＦとＶＳＳＳＡとで動作する。電源ＶＦＦの電源電圧は、ＶＡＲＹと同じか、或いは、ＶＡＲＹよりも高い電圧とする。特に、ＶＡＲＹが低電圧のときには、電源ＶＦＦの電源電圧をＶＡＲＹよりも高くして、トランジスタの動作を補償するとよい。

図１２は、制御信号を生成する部分の回路構成を示している。本実施形態の半導体記憶装置１００ｂにおける制御信号の生成部分は、図２に示す第１実施形態における制御信号の生成部分とは、ＭＡＴ内のビット線対のプリチャージ／イコライズを制御する信号ＢＬＥＱ０、ＢＬＥＱ１の制御に、信号φを用いる点で相違する。すなわち、信号φをＬレベルに制御してシェアードトランジスタＳＨＲ０、ＳＨＲ１をオフし、センスアンプを非活性化させて、信号ＣＳＥＱによりセンスアンプ内のビット線対をプリチャージすると同時に、信号ＢＬＥＱ０、ＢＬＥＱ１をＨレベルに制御し、ＭＡＴ内のビット線対についても、ＶＡＲＹ／２にプリチャージする。

図１３は、半導体記憶装置１００ｂにおける各部の動作波形を示している。ワード線ＷＬの活性化から、センスアンプＳＡを活性化させて、ビット線対ＢＬ、／ＢＬの電位をＶＡＲＹ又はＶＳＳＳＡに確定させるまでの動作は、第１実施形態における動作（図４）と同様である。センスアンプの活性化後、信号ＶＧＡＴＥにより、ＦＦ１０６内のゲートトランジスタＮＧＡＴＥをオンにして、ビット線対ＢＬ、／ＢＬの電位（データ）を、ＦＦ１０６に書き込む。その後、信号φをＬレベルに変化させ、シェアードトランジスタＳＨＲ０をオフにし、センスアンプＳＡを非活性化させて、センスアンプＳＡ内のビット線対をＶＡＲＹ／２レベルにプリチャージさせる。このとき、本実施形態では、センスアンプＳＡ内のビット線のプリチャージ／イコライズを制御する信号ＣＳＥＱ（図１３では図示せず）と同様に、信号ＢＬＥＱをＨレベルに変化させて、ＭＡＴ内のビット線対についても、ＶＡＲＹ／２にプリチャージさせる。

ＦＦ１０６は、信号ＶＧＡＴＥがＨレベルとなったタイミングで取り込んだデータを、４つのトランジスタＰ１１、Ｐ１２、Ｎ１１、Ｎ１２で保持する。コマンドデコーダ（図３）に対して、リード／ライトのコマンドが発行されたときには、ＦＦ１０６から、ＬＩＯ線対にデータを入出力して、リード／ライトを実行する。φ生成回路１１３は、プリチャージコマンドが発行されると、信号φをＨレベルに戻す。これにより、シェアードトランジスタＳＨＲ０が再びオンし、センスアンプＳＡが再活性化され、ビット線対ＢＬ、／ＢＬのプリチャージ／イコライズが解除される。また、信号ＶＧＡＴＥがＨレベルに制御され、ＦＦ１０６が保持するデータが、センスアンプＳＡ内のビット線対ＢＬ、／ＢＬに出力される。その結果、センスアンプＳＡ内のビット線対、及び、ＭＡＴ内のビット線対ＢＬ、／ＢＬには、信号φがＬレベルに制御される前のデータが書き込まれ、メモリ素子に、データが書き戻される。

本実施形態では、センスアンプＳＡによるビット線対の差動増幅の完了後、ＦＦ１０６にビット線対のデータを書込み、信号φをＬレベルに変化させることで、センスアンプＳＡを非活性化させて、センスアンプＳＡ内及びＭＡＴ内のビット線対を、ＶＡＲＹ／２レベルにプリチャージさせる。また、ワード線を非活性化させる前に、信号φをＨレベルに戻し、ＦＦ１０６から、ビット線対を介して、メモリ素子に、記憶データを書き戻す。本実施形態では、リード／ライトをＦＦ１０６に対して行うため、センスアンプを非活性化状態へと移行させた後に、リード／ライトに対応してセンスアンプＳＡを活性化させる必要がなく、センスアンプＳＡを非活性化状態に保つことができる。

第１実施形態では、センスアンプを非活性化させた後に、リード／ライトが発生すると、そのたびに、センスアンプを活性化させる必要がある。このため、散発的にリード／ライトが発生すると、センスアンプの動作電流及びシェアードトランジスタＳＨＲの動作電流によって、消費電力が増加する。本実施形態では、リード／ライトはＦＦ１０６に対して行い、センスアンプＳＡの活性化は、ワード線が非活性化される前に一度だけ行えばよい。このため、散発的にリード／ライトが発生する状況でも、消費電力は増加しない。また、リード／ライト時に、ビット線対のリフレッシュ動作が不要で、ライト動作が速いため、ライト時に印加する信号ＹＳＷのパルス幅を狭くすることができるというメリットもある。

図１４は、本発明の第４実施形態の半導体記憶装置の構成を示している。本実施形態の半導体記憶装置１００ｃは、第２実施形態と第３実施形態とを組み合わせ、ＦＦ１０６を用いる構成にて、ＶＡＲＹプリチャージ方式を採用する。本実施形態では、センスアンプＳＡは、２つのＮｃｈトランジスタＮ２１、Ｎ２２で構成される。電源線ＮＣＳは、トランジスタＦＳＡＥＴを介してＶＳＳＳＡに接続され、トランジスタＣＳＥＱを介して、ＶＡＲＹに接続される。

図１５は、半導体記憶装置１００ｃの各部の動作波形を示している。本実施形態の半導体記憶装置１００ｃでは、ワード線の活性化後、信号ＦＳＡＥＴがＨレベルとなって、センスアンプＳＡの電源線ＮＣＳが、電源ＶＳＳＳＡに接続される。センスアンプＳＡは、ビット線対ＢＬ、／ＢＬのうちで、電位が低い方の電位を、トランジスタＮ２１、Ｎ２２によりＶＳＳＳＡまで引き下げる。このとき、センスアンプＳＡでは、電源線ＰＣＳ（図１）が省略されているため、ビット線対ＢＬ、／ＢＬのうちの電位が高い方の電位については、ＶＡＲＹへの引き上げ動作は実施されない。

センスアンプＳＡの活性化後、信号ＶＧＡＴＥにより、ＦＦ１０６内のゲートトランジスタＮＧＡＴＥをオンにして、ビット線対ＢＬ、／ＢＬの電位（データ）を、ＦＦ１０６に書き込む。その後、信号φをＬレベルに変化させ、シェアードトランジスタＳＨＲ０をオフにし、センスアンプＳＡを非活性化させ、電源線ＮＣＳを電源ＶＡＲＹに接続して、センスアンプＳＡ内のビット線対を、ＶＡＲＹレベルにプリチャージさせる。また、信号ＢＬＥＱをＨレベルに変化させて、ＭＡＴ内のビット線対についても、ＶＡＲＹレベルにプリチャージさせる。

ＦＦ１０６は、信号ＶＧＡＴＥがＨレベルとなったタイミングで取り込んだデータを、４つのトランジスタＰ１１、Ｐ１２、Ｎ１１、Ｎ１２で保持する。コマンドデコーダ（図３）に対して、リード／ライトのコマンドが発行されたときには、第３実施形態と同様に、ＦＦ１０６から、ＬＩＯ線対にデータを入出力して、リード／ライトを実行する。φ生成回路１１３は、プリチャージコマンドが発行されると、信号φをＨレベルに戻す。これにより、トランジスタＦＳＡＥＴがオンして電源線ＮＣＳが電源ＶＳＳＳＡに接続される。また、ビット線対のプリチャージが解除される。

また、信号ＶＧＡＴＥがＨレベルに制御され、ＦＦ１０６が保持するデータが、センスアンプＳＡ内のビット線対ＢＬ、／ＢＬに出力される。このとき、信号ＶＧＡＴＥがＨレベルとなる期間は、第３実施形態におけるＶＧＡＴＥのＨレベル期間（図１３）に比して長く制御する。これは、ビット線対ＢＬ、／ＢＬのうちで、Ｈレベルに対応する側の電位を、ＦＦ１０６内のＰｃｈトランジスタＰ１１、Ｐ１２（図１１）によって保持させるためである。その後、シェアードトランジスタＳＨＲ０をオンにして、ＭＡＴ内のビット線対ＢＬ、／ＢＬを介して、メモリ素子に、データを書き戻す。

本実施形態では、ＦＦ１０６を用い、センスアンプを非活性化させた後に、リード／ライトを、ＦＦ１０６に対して行う。このため、第３実施形態と同様な効果を得ることができる。また、本実施形態では、メモリ素子へのデータの書き戻しに際して、ビット線対のうちのＨレベル側を、ＦＦ１０６内のＰｃｈトランジスタＰ１１、Ｐ１２を用いて、ＶＡＲＹ（ＶＦＦ）レベルに引き上げる。このようにすることで、センスアンプＳＡ内で、ビット線対のうちのＨレベル側をＶＡＲＹレベルまで引き上げるためのＰｃｈトランジスタを省略することができる。また、センスアンプＳＡの高電位側の電源線ＰＣＳが不要なため、電源線ＰＣＳ用のトランジスタＦＳＡＰＴ（図１）を省略することができる。

以上、本発明をその好適な実施形態に基づいて説明したが、本発明の半導体記憶装置は、上記実施形態にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

本発明の第１実施形態の半導体装置のセンスアンプ付近の構成を示す回路構成図。 制御信号を生成する部分の回路構成を示す図。 信号φを生成する部分の構成を示す図。 半導体記憶装置の各部の動作波形を示す波形図。 図３に示す信号φを生成する部分の動作波形を示す波形図。 （ａ）は、メモリ素子が有するトランジスタの断面を示す断面図、（ｂ）は、ビット線対の電位変化の様子を示す波形図。 信号φとビット線対電位との変化の様子を示す波形図。 本発明の第２実施形態の半導体記憶装置の構成を示す回路構成図。 第２実施形態の半導体記憶装置の動作波形を示す波形図。 本発明の第３実施形態の半導体記憶装置の構成を示す回路構成図。 ＦＦ付近を拡大して示す回路構成図。 第３実施形態の半導体記憶装置における制御信号を生成する部分の回路構成を示す図。 第３実施形態の半導体記憶装置における各部の動作波形を示す波形図。 本発明の第４実施形態の半導体記憶装置の構成を示す回路構成図。 第４実施形態の半導体記憶装置の各部の動作波形を示す波形図。 半導体記憶装置の一部を示すブロック図。 センスアンプＳＡ付近の回路構成を示す図。 従来の半導体記憶装置の各部を制御する制御信号の生成回路の回路構成を示す図。 従来の半導体記憶装置の各部の動作波形を示す波形図。 センスアンプＳＡの回路構成を示す図。

符号の説明

１０１、１０２：プリチャージ／イコライズ回路
１０３：Ｒｅｆ生成回路
１０６：ＦＦ
１１０：コマンドデコーダ
１１１：アレイコントローラ
１１２：ＯＲ回路
１１３：φ生成回路
ＳＡ：センスアンプ
ＰＣＳ、ＮＣＳ：センスアンプ電源線
ＳＨＲ：シェアードトランジスタ
ＦＳＡＰＴ、ＦＳＡＥＴ：トランジスタ
Ｐ１１、Ｐ１２、Ｎ１１、Ｎ１２：トランジスタ
Ｎ２１、Ｎ２２、ＮＧＡＴＥ：トランジスタ

Claims (9)

1. ビット線対に接続された複数のメモリ素子を有し、該複数のメモリ素子のうちで選択されたメモリ素子の記憶データを前記ビット線対に出力するメモリセルアレイと、
   ビット線対間の電位差を増幅するセンスアンプと、
   前記センスアンプ内のビット線対と、前記メモリセルアレイ内のビット線対との接続を制御するトランスファゲートと、
   制御回路とを有する半導体記憶装置において、
   前記制御回路は、前記センスアンプを活性化させてビット線対の電位を増幅した後に、アクティブスタンバイ期間に、前記ビット線対間の電位差を増幅した状態で前記トランスファゲートにより前記センスアンプ内のビット線対と前記メモリセルアレイ内のビット線対とを切断し前記メモリセルアレイ内のビット線対でデータを保持させつつ、前記センスアンプを非活性化することを特徴とする半導体記憶装置。
2. 前記メモリ素子の選択終了に際して、前記制御回路は、前記トランスファゲートにより前記センスアンプ内のビット線対と前記メモリセルアレイ内のビット線対とを接続し、前記センスアンプを活性化させて前記ビット線対の電位を再増幅し、前記ビット線対を介して前記メモリ素子に記憶データを書き込む、請求項１に記載の半導体記憶装置。
3. 前記センスアンプの活性化開始後、所定時間以内にリード、ライト、又は、プリチャージコマンドが入力されないと、前記制御回路は、前記トランスファゲートにより前記センスアンプ内のビット線対と前記メモリセルアレイ内のビット線対とを切断し、前記センスアンプを非活性化する、請求項１又は２に記載の半導体記憶装置。
4. 前記センスアンプの非活性化後、前記センスアンプ内のビット線対が、所定のレベルにプリチャージされる、請求項１〜３の何れか一に記載の半導体記憶装置。
5. 前記所定のレベルが、メモリセルアレイ内の内部降圧電圧の２分の１である、請求項４に記載の半導体記憶装置。
6. 前記所定のレベルが、メモリセルアレイ内の内部降圧電圧である、請求項４に記載の半導体記憶装置。
7. 前記センスアンプの非活性化後は、前記メモリセルアレイ内のビット線対で、前記記憶データを保持する、請求項１〜６の何れか一に記載の半導体記憶装置。
8. 前記センスアンプの非活性化後、リード、ライト、又は、プリチャージコマンドが入力されると、前記制御回路は、前記トランスファゲートにより前記センスアンプ内のビット線対と前記メモリセルアレイ内のビット線対とを接続し、前記センスアンプを再活性化する、請求項７に記載の半導体記憶装置。
9. 前記センスアンプの再活性化後、所定時間以内にリード、ライト、又は、プリチャージコマンドが入力されないと、前記制御回路は、前記トランスファゲートにより前記センスアンプ内のビット線対と前記メモリセルアレイ内のビット線対とを切断し、前記センスアンプを非活性化する、請求項８に記載の半導体記憶装置。

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