JP2000285676A

JP2000285676A - オーバードライブ方式のセンスアンプを有するメモリデバイス

Info

Publication number: JP2000285676A
Application number: JP8451099A
Authority: JP
Inventors: Koichi Nishimura; 幸一西村; Atsushi Hatakeyama; 淳畠山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-03-26
Filing date: 1999-03-26
Publication date: 2000-10-13

Abstract

(57)【要約】【課題】センスアンプのオーバードライブ動作の制御を
適切なタイミングで行う。【解決手段】本発明は、センスアンプの駆動電源Viid
を、第１の電位を有する第１の電源Vddから第１の電位
より低い第２の電源Viicに切り替えることにより、セン
スアンプを少なくとも最初の期間オーバードライブす
る。そして、その第１の電源から第２の電源に切り替え
るタイミングを、モニタ用センスアンプMSAにより駆動
されるダミービット線DBLの電位に従って制御する。即
ち、Ｈレベルのダミービット線の電位が、前記第２の電
源の電位に達するタイミングＴ２で、センスアンプの駆
動電源Viidを第１の電源Vddから第２の電源Viicに切り
替える。第１の電源の電位が変動してオーバードライブ
方式のセンスアンプの駆動速度が変動しても、常に適切
なタイミングでセンスアンプの駆動電源を第２の電源に
切り替えることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、DRAMなどのメモリ
デバイスに関し、特にオーバードライブ方式のセンスア
ンプを有するメモリデバイスに関する。

【０００２】

【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（DRAM）は、大容量化と共に低消費電力化及び高速
化の要求が大きくなっている。低消費電力化の為に、最
近のDRAMは、外部電源より低い内部電源を生成し、その
降圧した内部電源をメモリセルの電源として利用する。
即ち、センスアンプの駆動電源、即ちビット線のＨレベ
ルをこの降圧した内部電源のレベルにすることにより、
ビット線の駆動電力とメモリセル内の電圧を抑えること
ができる。

【０００３】しかしながら、この内部電源Ｖiicを低く
してもセンスアンプ等のトランジスタの閾値電圧は従来
とそれほど違わず、従って、内部電源Ｖiicの低下に対
応してセンスアンプの駆動能力が不十分になり、高速化
の要請に応えられないという問題が生じる。かかる問題
を解決するものとして、オーバードライブ方式のセンス
アンプが提案されている。

【０００４】図1は、DRAMの一般的な構成例を示す図で
ある。ワード線WLとビット線BL、/BLの交点に、NMOSト
ランジスタＱｓとコンデンサＣｓからなるメモリセルＭ
Ｃが配置される。センスアンプＳＡは、メモリセルの読
み出し又は書き込み動作時に、ビット線BL、/BLの微少
電位差を検出して増幅する。そして、前述の通り、セル
電源の低電圧化とメモリ動作の高速化が要求されている
ため、センスアンプの駆動方式としてオーバードライブ
センスアンプ方式が提案されている。

【０００５】図２は、オーバードライブセンスアンプ方
式の原理を示すタイミングチャート図である。メモリが
スタンバイ状態のとき、ビット線のプリチャージ動作が
行われる。ビット線プリチャージ動作は、ビット線制御
信号brsを活性化（Ｈレベル）することにより、トラン
ジスタＮ６を介してビット線BL、/BLを短絡し、同時に
トランジスタＮ４，Ｎ５を介してプリチャージ電圧V_PR
をビット線対に印加する。この例におけるプリチャージ
電圧V_PRは、セル用電源電圧Viicの１／２に設定されて
いる(1/2Viic)。

【０００６】メモリがアクティブ状態になると、ビット
線制御信号brsが非活性（Ｌレベル）となり、トランス
ファゲート制御信号btlが活性化（Ｈレベル）される。
その後、ワード線WLが立ち上がり、メモリセルMCに保持
されているデータに応じた電圧が、ビット線BL、/BLに
印加され、ビット線間に微少電位差が発生する。

【０００７】ビット線BL、/BL間に電位差が生じるタイ
ミングで、センスアンプ活性化信号lep、lenが活性化
（それぞれＬ、Ｈレベル）され、センスアンプＳＡに駆
動電圧Viidが印加される。このときの駆動電圧Viidは、
セル用電源電圧Viicより高い外部電源電圧Vddに設定さ
れている。従って、センスアンプＳＡは、高い外部電源
電圧Vddにより、高速に駆動され、ビット線BL、/BLに生
じた微少電位差を高速に検出し増幅する。

【０００８】センスアンプの駆動電圧Vddは、ビット線B
L、/BLのHレベル側の電位がViicになったタイミング(a)
で、外部電源電圧Vddからセル用電源電圧Viicに切り換
えられる。図２に示すように、オーバードライブしない
場合（図中NODの波形）に比べ、オーバードライブした
場合（図中ODの波形）の方が、ビット線BL、/BLの立ち
上がりと立ち下がり時間が短くなるため、メモリの読み
出し及び書込動作を高速に行うことができる。

【０００９】

【発明が解決しようとする課題】オーバードライブ方式
のセンスアンプにおいては、ビット線BL、/BLのHレベル
側の電位がセル用電源Viicになるタイミング(図２中の
(a)のタイミング)で、センスアンプの駆動電源を低くし
て、センスアンプのオーバードライブ動作を停止する必
要がある。従来技術においては、CR遅延回路などにより
生成されるタイミング信号を用いて、オーバードライブ
を停止するタイミングを制御している。

【００１０】図３は、従来技術の問題点を示すタイミン
グチャート図である。内部で降圧され電圧レベルが安定
したセル用電源電圧Viicと異なり、オーバードライブ電
圧として用いられる外部電源電圧Vddは、その電位変動
が大きい。そのため、外部電源電圧Vddが高くなってい
る状態でセンスアンプをオーバードライブする場合、遅
延回路による時間制御でオーバードライブを停止する従
来の方式では、図３に示すようにオーバードライブがか
かりすぎてしまい、センスアンプの過剰な駆動動作によ
り、ビット線のＨレベルが破線のようになる可能性があ
る。

【００１１】そのような場合、ビット線のHレベル側の
電位が高くなった状態で次のプリチャージ動作に入るこ
とになる。プリチャージ動作では、図１に示したビット
線プリチャージ回路BLPRが動作し、ビット線対を短絡す
ると共に、プリチャージ電圧Ｖ_PRに接続される。ビット
線BL、/BLのHレベル側の電位が高めに設定されていて
も、ある程度の増加分は図示しないプリチャージ電圧V
_PR発生器で吸収することができる。しかし、電圧の増加
分がプリチャージ電圧V_PR発生器の吸収能力を超えた場
合、ビット線BL、/BLに設定されるプリチャージレベル
が図３中のＶ１の如くViic／２よりも高くなってしま
う。その結果、その後の読み出し動作でのＨレベル側の
ビット線電位の上昇電位が小さくなり、Hレベルのデー
タのリード動作が正確にできなくなるという問題が発生
する。

【００１２】そこで、本発明の目的は、オーバードライ
ブ方式のセンスアンプの駆動制御を適切に行うことがで
きるメモリデバイスを提供することにある。

【００１３】更に、本発明の目的は、外部電源の電位が
変動しても、適切なタイミングでオーバードライブ方式
のセンスアンプを駆動制御することができるメモリデバ
イスを提供することにある。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、センスアンプの駆動電源を、第１の電
位を有する第１の電源から第１の電位より低い第２の電
源に切り替えることにより、センスアンプを少なくとも
最初の期間オーバードライブする。そして、その第１の
電源から第２の電源に切り替えるタイミングを、モニタ
用センスアンプにより駆動されるダミービット線の電位
に従って制御する。即ち、Ｈレベルのダミービット線の
電位が、前記第２の電源の電位に達するタイミングで、
上記のセンスアンプの駆動電源を第１の電源から第２の
電源に切り替える。第１の電源の電位が変動してオーバ
ードライブ方式のセンスアンプの駆動速度が変動して
も、常に適切なタイミングでセンスアンプの駆動電源を
第２の電源に切り替えることができる。

【００１５】更に、上記の目的を達成するために、本発
明は、第１の電源と、該第１の電源より低い第２の電源
と、メモリセルにビット線を介して接続され前記ビット
線電位を増幅するセンスアンプを有するメモリデバイス
において、前記センスアンプが活性化された時、前記セ
ンスアンプに対して第１の期間に前記第１の電源を供給
し、その後の第２の期間に前記第２の電源を供給するセ
ンスアンプ制御回路を有し、前記センスアンプ制御回路
は、前記センスアンプの活性化とほぼ同じタイミングで
ダミービット線を増幅するモニタ用センスアンプとを有
し、前記センスアンプが活性化された時、前記ダミービ
ット線の電位に応じて、前記第１の電源から第２の電源
への切り替えを行うことを特徴とする。

【００１６】更に、上記の目的を達成するために、本発
明は、第１の電源と、該第１の電源より低い第２の電源
と、メモリセルにビット線を介して接続され前記ビット
線電位を増幅するセンスアンプを有するメモリデバイス
において、アクティブ期間中に前記センスアンプが活性
化された時、前記センスアンプに対して第１の期間に前
記第１の電源を供給し、その後の第２の期間に前記第２
の電源を供給するセンスアンプ制御回路を有し、前記セ
ンスアンプ制御回路は、前記アクティブ期間終了後のス
タンバイ期間において、前記センスアンプの電源に前記
第１の電源を供給することを特徴とする。

【００１７】上記の発明によれば、スタンバイ期間にお
いて、センスアンプの電源を第２の電源に維持する必要
がなく、外部電源などを利用した高い第１の電源に維持
するだけであるので、その間の消費電力を低く抑えるこ
とができる。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。

【００１９】以下の説明において、センスアンプの電源
Ｖiidをセル用電源として説明する場合がある。図１の
メモリ回路から明らかな通り、センスアンプSAは、その
電源Viidによってビット線を駆動し、一方のビット線の
電位を電源Viidレベルまで増幅する。そして、その増幅
されたビット線電位Viidが、メモリセルMC内のキャパシ
タに記憶される。従って、センスアンプの電源Viidは、
再書込時にはセル用の電源となるのである。また、以下
の回路の説明で、ＰチャネルMOSトランジスタはＰで始
まる引用番号を与え、ＮチャネルMOSトランジスタはＮ
で始まる引用番号を与える。また、制御信号の活性化レ
ベルは、Ｈレベルである場合とＬレベルである場合とが
あり、必要に応じていずれのレベルであるかを示した。

【００２０】図４は、本実施の形態例におけるメモリデ
バイスの概略構成図である。この例は、外部クロックCL
Kに同期して動作する同期型DRAM（SDRAM）である。図４
のメモリデバイスは、４つの制御信号/RAS、/CAS、/W
E、/CSの組み合わせからなるコマンドを供給されて、そ
れをデコードし、各種の内部制御信号を生成するコマン
ドデコーダ１０と、アドレス信号ADDを供給されるアド
レスバッファ１２と、リフレッシュ動作時にリフレッシ
ュ用のアドレスを生成してアドレスバッファ１２に供給
するリフレッシュ・アドレス・カウンタ１４等を有す
る。更に、メモリデバイスは、それぞれコア回路１８を
有するメモリバンク１６を複数有する。各メモリバンク
１６は、プリデコーダ２０、ラス（RAS）系制御回路及
びワードデコーダ回路２２、キャス（CAS）系制御回路
及びコラムデコーダ回路２４を有し、それらの回路によ
ってコア回路内の図示しないワード線、ビット線、メモ
リセル、センスアンプなどが駆動される。コア回路１８
内のメモリ回路は、図１に示した通りである。

【００２１】各メモリバンク１６内であって、コア回路
１８の外部にオーバードライブ・センスアンプ制御回路
３０が設けられ、その制御回路３０は、コア回路１８内
にあるセンスアンプSA（図１参照）のオーバードライブ
動作を制御する。オーバードライブ・センスアンプ制御
回路３０は、コア回路を構成する各メモリバンク１６に
それぞれ設けられる。

【００２２】［オーバードライブ・センスアンプ制御回
路］図５は、オーバードライブ・センスアンプ制御回路
３０の構成例を示す図である。図９は、そのタイミング
チャート図である。メモリバンク１６がアクティブ状態
になると、そのメモリバンク内のオーバードライブ・セ
ンスアンプ制御回路３０が作動して、メモリバンク１６
中のセンスアンプのオーバードライブ動作を制御する。
オーバードライブ・センスアンプ制御回路３０は、ラス
（RAS）系ダミー回路３２と、制御信号Ｖgdを生成する
オーバードライブセンスアンプ制御信号発生回路３４
と、それが生成する制御信号Ｖgdに応答してセンスアン
プの電源Viidにオーバードライブ用電源として第１の電
源Ｖddを供給するオーバードライブ電圧発生回路ODG
と、制御信号Vgcを生成するセル用電源制御回路３６
と、それが生成する制御信号Vgcに応答してセンスアン
プの電源Viidに降圧されたセル用電源として第２の電源
Ｖiicを供給するセルアクティブ電源発生回路CEACGと、
アクティブ・スタンバイ切り替え信号mbrsに応答してス
タンバイ時に第１の電源Ｖddをセンスアンプの電源Viid
に供給するセルスタンバイ電源発生回路CESTGとを有す
る。

【００２３】上記のオーバードライブ電圧発生回路OD
G、セルアクティブ電源発生回路CEACG、及びセルスタン
バイ電源発生回路CESTGは、それぞれ第１、第２、第３
の電源発生回路に該当する。

【００２４】ラス系ダミー回路３２の構成および動作
は、基本的にはコア回路におけるラス（RAS）系制御回
路２２と同様であり、レイアウトも実際のラス系制御回
路２２と同じものを用いている。逆に言えば、コア回路
におけるラス系制御回路２２は、図５に示されるラス系
ダミー回路と同じ構成である。ラス系ダミー回路３２
は、コマンドデコーダ１０が出力したラス系コマンド信
号(balp, mbrs, wdr, ralp, le)から、ダミーのビット
線制御信号brsと、ダミーのワード線制御信号wdr、swl
と、ダミーのセンスアンプ活性化信号len・lepを生成
し、オーバードライブ・センスアンプ制御信号発生回路
３４に供給する。これら制御信号のタイミングの関係
は、後述する図９に示される。

【００２５】図９に示される通り、コマンドデコーダ１
０は、アクティブコマンドACTIVEに応答して、ワード線
リセット信号wdrを活性化（Ｈレベル）し、アクティブ
・スタンバイ切り替え信号mbrsをアクティブ状態（Ｈレ
ベル）にし、ブロック選択信号balpを活性化する。その
後、所定のタイミングで、ワード線駆動タイミング信号
ralpを活性化（Ｈレベル）し、更にその後の所定のタイ
ミングでセンスアンプ駆動タイミング信号leを活性化す
る。

【００２６】ワード線リセット信号wdrとアクティブ・
スタンバイ切り替え信号mbrsとに応答して、ワード線リ
セット回路４８は制御信号brs1とwdr1を生成する。ビッ
ト線活性化信号発生回路４４は、制御信号brs1とブロッ
ク選択信号balpに応答して、ビット線活性化信号（又は
トランスファーゲート制御信号）bltを生成する。この
ビット線活性化信号bltに応答して、ビット線リセット
・ショート回路４６が、ビット線制御回路brsを非活性
化（Ｌレベル）にし、図１で示したビット線プリチャー
ジ回路BLPRの動作を非活性化する。

【００２７】ワード線駆動タイミング信号ralpに応答し
て、ブロック選択回路５０はブロック選択論理が入った
タイミング信号wdlpを活性化する。但し、このダミーの
ブロック選択回路５０には、ブロック選択信号の供給は
なく、常にブロック選択状態になっている。そして、こ
のタイミング信号wdlpに応答して、ワードデコーダ５２
がダミーのメインワード線mwlを駆動する。更に、この
メインワード線mwlに応答して、サブワードドライバ５
４が、ダミーのサブワード線swlを駆動する。

【００２８】更に、センスアンプ駆動タイミング信号le
に応答して、センスアンプ活性化信号発生回路が、活性
化信号len、lepを活性化（それぞれＬレベル、Ｈレベ
ル）にする。

【００２９】上記のそれぞれの回路は、全てダミーの回
路であり、実際のラス系制御回路２２と基本的に同じ回
路構成であり、それぞれのタイミング信号もほぼ同じタ
イミングで制御される。

【００３０】ラス系ダミー回路３２は、実際のラス系制
御回路２２とは、センスアンプ活性化信号発生回路５６
とオーバードライブ・センスアンプ制御信号発生回路３
４の経路上にダミー容量負荷５８が設置されている点が
異なる。実際のラス系制御回路２２では、このセンスア
ンプ活性化信号len、lepは、多くのセンスアンプ・ドラ
イバを駆動する必要があるのに対して、このラス系ダミ
ー回路３２においては、一つのセンスアンプ・ドライバ
だけを駆動すれば良い。従って、オーバードライブ・セ
ンスアンプ制御信号発生回路３４内に設けられたモニタ
用センスアンプ・ドライバ(図6参照)の動作タイミング
を、実際のセンスアンプ・ドライバの動作タイミングに
合わせるために、ダミー容量負荷５８が接続される。さ
らに、ラス系ダミー回路３２が、上記の通りバンク１６
内のブロック選択論理を取り込まない点も、実際のラス
系制御回路２２と異なる。これにより、バンク１６がア
クティブ状態の時、それに対応したオーバードライブ・
センスアンプ制御回路３０が常に作動する。

【００３１】図９に示された全体のタイミングチャート
図の通り、アクティブコマンドACTIVEが入力されて、ア
クティブ期間が始まる時間Ｔ１にて、ワード線リセット
信号wdrの活性化（Ｈレベル）に応答して、オーバード
ライブ・センスアンプ制御信号発生回路３４が、制御信
号Vgdを活性化（Ｌレベル）にし、オーバードライブ電
圧発生回路ODGを活性化し、センスアンプ用電源Viidに
外部電源（第１の電源）Vddを供給する。また、アクテ
ィブ・スタンバイ切り替え信号mbrsの活性化（Ｈレベ
ル）に応答して、第３の電源発生回路であるセルスタン
バイ電源発生回路CESTGが非活性化し、電源Vddの供給を
停止する。そして、アクティブ・スタンバイ切り替え信
号mbrsの活性化に応答して、セル用電源制御回路３６が
活性化され、第２の電源Ｖiicをセンスアンプ用電源Vii
dに供給可能な状態にする。但し、アクティブ期間の最
初の第１の期間中は、センスアンプ用電源Viidが外部電
源Ｖddレベルであるので、セル・アクティブ電源発生回
路CEACGは非活性状態である。

【００３２】アクティブ期間において、サブワード線sw
lが駆動されてビット線間に電位差が発生すると、モニ
タ用センスアンプMSAが活性化され、Ｈレベル側のダミ
ービット線DBLの電位が増幅される。そして、そのダミ
ービット線DBLの電位がセル用電源Viicに達するタイミ
ングが、オーバードライブ・センスアンプ制御信号発生
回路３４により検出され、制御信号Vgdが非活性化（Ｈ
レベル）にされ、オーバードライブ電圧発生回路ODGが
非活性化し、センスアンプ電源Viidへの外部電源Vddの
供給を停止する。この停止によって、セル用電源制御回
路３６は、制御信号Vgcを活性化（Ｌレベル）にし、セ
ルアクティブ電圧発生回路CEACGは降圧されたセル用電
源Viicをセンスアンプ用電源Viidに供給する。

【００３３】プリチャージコマンドPREに応答して、ア
クティブ・スタンバイ切り替え信号mbrsがスタンバイ状
態（Ｌレベル）になると、それに応答して、セル用電源
制御回路３６は非活性化して、セルアクティブ電源発生
回路CEACGによるセル用電源Viicの供給を停止する。更
に、セルスタンバイ電源発生回路CESTGが活性化され、
第１の電源Vddをセンスアンプ用電源Viidに供給し、セ
ンスアンプ用電源Ｖiidがグランド電位まで下がること
を防止する。スタンバイ期間中、センスアンプは駆動さ
れないので、センスアンプ用電源Viidは不要であるが、
スタンバイ期間中に電源Viidがグランド電位まで低下す
るとその後のアクティブ期間において再度電源Viidを上
昇させる必要があるので、上記の通り電源Viidは高いレ
ベルの第１の電源Vddレベルに維持される。

【００３４】オーバードライブ電圧発生回路ODGと、セ
ルアクティブ電源発生回路CEACGと、セルスタンバイ電
源発生回路CESTGそれぞれから供給される電圧Vdd、Vii
c、Vddのうち最も高い電圧が、実際のセンスアンプ電源
電圧Viidとしてセンスアンプに供給される。

【００３５】［オーバードライブ・センスアンプ制御信
号発生回路］図６は、オーバードライブ・センスアンプ
制御信号発生回路３４の回路図である。オーバードライ
ブ・センスアンプ制御信号発生回路３４は、ダミーサブ
ワード線swl、ダミービット線DBL、/DBL、それらに接続
されるダミーセルDCEL、ダミービット線にトランスファ
ーゲートN13,N14を介して接続されるダミービット線プ
リチャージ回路DBLPR、モニタ用センスアンプMSA、モニ
タ用センスアンプMSAを駆動するモニタ用センスアンプ
ドライバMSADR、およびダミービット線レベル検出回路D
BLDETを有する。ダミービット線レベル検出回路DBLDET
の出力の制御信号Ｖgdが、オーバードライブ電圧発生回
路ODG内のＰ型トランジスタP38のゲートに供給される。

【００３６】ダミーセルDCELは、トランジスタN10,P11,
N12及び容量Cdで構成され、サブワード線swlがＬレベル
の時に容量CdにＨレベルが記録され、サブワード線swl
が活性化されてＨレベルになると、その電荷がトランジ
スタＮ12を介してダミービット線DBLに読み出される。

【００３７】モニタ用センスアンプMSAは、図１に示し
た実際のセンスアンプと同じ回路構成で、トランジスタ
N18,N19,P20,P21で構成される。モニタ用センスアンプM
SAのディメンジョンは、実際のセンスアンプSAの駆動負
荷に合わせるため、実際のセンスアンプのＮ倍（Ｎは複
数で、例えば２５６等）に設定される。実際のセンスア
ンプは、共通のセンスアンプドライバによりＮ個同時に
駆動される。従って、モニタ用センスアンプMSAのディ
メンジョンを通常のセンスアンプ１個分のＮ倍のディメ
ンジョンにすることにより、モニタ用センスアンプMSA
の負荷容量は、Ｎ個の実際のセンスアンプSAを駆動する
場合の負荷容量と同じになる。

【００３８】また、モニタ用センスアンプドライバMSAD
Rは、トランジスタP22、P23、N24、N25、N26で構成さ
れ、ビット線制御信号brsのＨレベルによりトランジス
タN24,N25を介してプリチャージ電圧Vprをモニタ用セン
スアンプMSAに供給し、センスアンプ活性化信号lep、le
nに応答して、トランジスタP23,N26が導通し、モニタ用
センスアンプMSAを外部電源Vddにより駆動する。モニタ
用センスアンプドライバMSADRは、モニタ用センスアン
プMSAに対応したディメンジョンになっている。また、
トランジスタP22は、実際のセンスアンプドライバにお
ける電源Vddを供給するトランジスタと同じディメンジ
ョンで構成され、同じ電流供給能力を有する。そして、
モニタ用センスアンプドライバでは、トランジスタP22
のゲートが常にグランドに接続され、常時導通して、モ
ニタ用センスアンプが活性化されると、その電源として
電源Ｖddを供給し続ける。

【００３９】モニタ用センスアンプMSAを実際のセンス
アンプSAのＮ倍にしたことに伴い、ダミービット線DB
L、/DBLの容量Ｃ_DBLも実際のビット線BL,/BLのＮ倍に設
定され、実際のビット線の動作タイミングに合わせてい
る。また、ダミービット線プリチャージ回路DBLPRは、
トランジスタN15，N16，N17で構成され、実際のプリチ
ャージ回路BLPRと同じ回路構成である。但し、ディメン
ジョンはＮ倍に設定される。そして、実際のプリチャー
ジ回路と同様にビット線制御信号brsのＨレベルに応答
して、これらのトランジスタN15，N16，N17が導通し
て、ダミービット線対DBL、/DBLをプリチャージレベル
Ｖpr（＝Viic／２）にプリチャージする。ビット線トラ
ンスファゲートN13,N14には、昇圧電源Vppが印加されて
常に導通状態にある。容量Ｎ27は、ダミービット線レベ
ル検出回路DBLDETのトランジスタＮ31と同じゲート容量
をダミービット線/DBLに与えるために接続される。

【００４０】ダミービット線レベル検出回路DBLDETは、
Ｈレベルのダミービット線DBLの電位と、セル用電源Vii
c（＝Ｖrfc）の電位とを比較し、モニタ用センスアンプ
MSAにより増幅されたダミービット線DBLの電位が、セル
用電源Ｖiicの電位に達するタイミングを検出する。検
出に伴い、制御信号Vgdを非活性化（Ｈレベル）にし
て、オーバードライブ電圧発生回路ODGを非活性化す
る。この非活性化に伴い、トランジスタＰ３８が非導通
になり、センスアンプ電源Viidへの外部電源Ｖddの供給
を停止する。

【００４１】ダミービット線レベル検出回路DBLDETは、
トランジスタＰ34〜Ｐ36及びＮ30〜Ｎ32で構成される、
カレントミラー回路を負荷回路とする差動回路である。
図９のタイミングチャートにある通り、ワード線リセッ
ト信号wdrが非活性（Ｌレベル）の間は、トランジスタP
33、P36が共に導通しそのドレインをＨレベルにし、NAN
Dゲート６０の出力がＨレベルとなり、制御信号VgdがＨ
レベルにされ、オーバードライブ電圧発生回路ODGのト
ランジスタP38は非導通状態にある。その後、ワード線
リセット信号wdrが活性化（Ｈレベル）されると、NAND
ゲート６０の出力がＬレベルになり、制御信号VgdがＬ
レベルになり、オーバードライブ電圧発生回路ODGのト
ランジスタＰ38は導通し、センスアンプ電源Viidに外部
電源Ｖddが供給される。それと同時に、トランジスタN3
0が導通し、ダミービット線レベル検出回路DBLDETが活
性化し、ダミービット線DBLのレベルの検出を行う。

【００４２】図９に示した通り、ワード線リセット信号
wdrに続いて、コマンドデコーダ１０が、ラス系ダミー
回路３２に制御信号mbrs、balp、ralp、leを出力する。
それらの制御信号に応答して、ラス系ダミー回路３２
は、実際のラス系制御回路とほぼ同様のタイミングで動
作する。この動作により、ダミービット線プリチャージ
回路DBLPRが非活性化され、ダミーサブワード線swlが立
ち上げられ、モニタ用センスアンプドライバMSADRがモ
ニタ用センスアンプMSAを駆動する。これらの一連の動
作は、実際のメモリコア内のメモリ回路と同じタイミン
グである。

【００４３】外部電源Vddにより駆動されるモニタ用セ
ンスアンプMSAにより、Ｈレベル側のダミービット線DBL
は増幅され、プリチャージレベルＶprから外部電源Vdd
に向かって上昇する。やがて、ダミービット線DBLの電
位がセルアクティブ電源Viicに達すると、ダミービット
線レベル検出回路DBLDETがそれを検出し、制御信号Ｖgd
を非活性化（Ｈレベル）し、オーバードライブ電圧発生
回路ODGを非活性化して、トランジスタＰ38を非導通に
する。その結果、コア回路内の実際のセンスアンプ電源
Ｖiidへの外部電源Ｖddの供給は停止される。

【００４４】図７は、セル用電源制御回路を示す図であ
る。図７には、セル・アクティブ電源発生回路CEACGと
セル・スタンバイ電源発生回路CESTGも示される。実際
のセンスアンプ電源Viidには、セルアクティブ電源発生
回路CEACG、およびセルスタンバイ電源発生回路CESTGか
らも電圧Ｖiic及びＶddが印加される。これらの電源Ｖi
ic及びＶddは、コマンドデコーダ１０からのアクティブ
・スタンバイ切り換え信号mbrsに応じて切り替えられ
る。対応するバンクがアクティブ状態のとき信号mbrsが
Ｈレベルになり、セル用電源制御回路３６が活性化状態
にあり、セル用電源電圧制御信号vgcを活性化可能状態
にする。これに伴い、後述する通り、セルアクティブ電
源発生回路CEACGが、センスアンプの必要なオーバード
ライブ終了後に、セル用電源電圧Viicをセンスアンプ電
源Ｖiidに供給する。バンクがスタンバイ状態のとき信
号mbrsがＬレベルになり、セルスタンバイ電源発生回路
CESTGが活性化し、トランジスタＰ62が導通して、セン
スアンプ電源Viidに外部電源電圧Vddが印加される。

【００４５】前述した通り、オーバードライブ電圧発生
回路ODG、セルアクティブ電源発生回路CEACG、およびセ
ルスタンバイ電源発生回路CESTGから供給される電圧の
うち、最も高い電圧が実際のセンスアンプ電源電圧Viid
としてセンスアンプを駆動する。

【００４６】セル用電源制御回路３６には、メモリ起動
時にＨパルスとなるスタート信号ｓｔｔと、アクティブ
・スタンバイ切替信号mbrsとが供給される。また、セル
用電源電圧Ｖiicも基準電圧として供給される。セル用
電源制御回路３６は、基本的には、トランジスタP42〜P
46及びN47〜N49からなる差動回路である。この差動回路
は、信号mbrsの活性化（Ｈレベル）に応答して活性化し
て、センスアンプ電源Viidが外部電源Ｖddレベルから低
下して基準電圧Viicより低くなると、それを検出して、
制御信号ＶgdをＬレベルにし、セルアクティブ電源発生
回路CEACGのトランジスタP60を導通させて、センスアン
プ電源Viidにセル用電源Viicを供給する。

【００４７】メモリデバイスが起動した時にＨレベルの
スタートパルスｓｔｔが印加される。これに応答して、
トランジスタＮ53が導通し、トランジスタP43が非導通
になり、制御信号VgcがＬレベルになる。その結果、セ
ルアクティブ電源発生回路CEACGのトランジスタP60が導
通し、実際のセンスアンプ電源Viidをセル用電源Viicま
で上昇させる。また、トランジスタＮ50を導通させて、
基準電圧側の容量Ｃ１を放電させる。その後、スタート
パルス信号sttはＬレベル、制御信号mbrsもＬレベルで
あるので、トランジスタP42、P43が導通し、制御信号Vg
cはＨレベルになり、セルアクティブ電源発生回路CEACG
は非活性化される。また、容量Ｃ１には、基準電圧Ｖii
cが印加される。

【００４８】スタンバイ期間では、制御信号mbrsがＬレ
ベルであるので、セル・スタンバイ電源発生回路CESTG
が活性化し、トランジスタP62が導通し、センスアンプ
電源Viidには外部電源Ｖddが印加される。その後、アク
ティブ期間になると、アクティブ・スタンバイ切替制御
信号mbrsがＨレベルになり、セル・スタンバイ電源発生
回路CESTGは非活性となり、トランジスタP62は非導通、
高抵抗のトランジスタN63が導通し、リーク電流のみを
流す。

【００４９】アクティブ・スタンバイ切替制御信号mbrs
のＨレベルに応答して、インバータ65の出力はＨレベル
になり、トランジスタP42を非導通にし、同時にインバ
ータ68の出力はＨレベルになり、トランジスタN49が導
通し、その結果セル用電源制御回路３６は活性化する。
そして、トランジスタN47,N48により、センスアンプ電
源Viidの電位とセル用電源Ｖiicの電位とが比較され
る。アクティブ期間の最初の第１の期間では、前述の通
り、オーバードライブ電圧発生回路ODGによりセンスア
ンプ電源Viidに外部電源（第１の電源）Vddが印加され
る。従って、セル用電源制御回路３６内の差動回路は、
トランジスタN48が導通、Ｎ47が非導通となり、制御信
号ＶgcはＨレベルのままになり、セルアクティブ電源発
生回路CEACGのトランジスタP60は非導通のままである。

【００５０】図９に示される通り、ダミーサブワード線
swlが立ち上がり、モニタ用センスアンプMSAが駆動され
て、ダミービット線DBLの電位がセル用電源Viicまで上
昇すると、オーバードライブ電圧発生回路ODGのトラン
ジスタP38が非導通になる。その結果、センスアンプ電
源Viidが低下する。図９中の時間Ｔ２において、この低
下がセル用電源制御回路３６により検出され、制御信号
VgcがＬレベルにされ、セルアクティブ電源発生回路CEA
CGのトランジスタP60が導通し、センスアンプ電源Viid
にセル用電源Viicが供給される。即ち、このタイミング
で実際のセンスアンプのオーバードライブ動作は終了す
る。

【００５１】アクティブ期間中は、セルスタンバイ電源
発生回路CESTGの高インバータピーダンスの導通トラン
ジスタN63により、センスアンプ電源Ｖiidの電位が必要
以上に上昇することが防止される。

【００５２】図９に示される通り、プリチャージコマン
ドの供給により、時間Ｔ３でスタンバイ期間に移行す
る。スタンバイ期間では、センスアンプ電源Viidをグラ
ンドレベルまで低下させずに、何らかの高いレベルに維
持することが消費電力削減のために有効である。従来
は、スタンバイ期間のセンスアンプ電源Viidがセル用電
源Viicに保つのが通常であった。しかし、そのようにす
ると、セル用電源制御回路３６をスタンバイ期間中活性
化状態に保つ必要がある。そのような活性化状態は、逆
に消費電力を大きくすることになる。

【００５３】そこで、本実施の形態例では、スタンバイ
期間になると、アクティブ・スタンバイ切替制御信号mb
rsのＬレベルにより、セル用電源制御回路３６を非活性
化して、そこでの消費電力をなくす。その代わりに、制
御信号mbrsのＬレベルにより、セルスタンバイ電源発生
回路CESTGを活性化し、外部電源Vddをセンスアンプ電源
Ｖiidに供給する。このセルスタンバイ電源発生回路CES
TGの活性化には、特別の制御回路が不要であり、競るよ
う電源制御回路３６の活性化よりも消費電力を小さくす
ることができる。

【００５４】図８は、内部電源回路の例を示す図であ
る。図８（Ａ）は、外部電源Ｖddから内部昇圧電源Ｖpp
を生成する昇圧回路である。パルスφaを印加してトラ
ンジスタN70を導通して、容量C2を充電した後、パルス
φbを印加しながら、パルスφcの印加によりトランジス
タN71を導通させて、昇圧電源Vppのレベルを外部電源Ｖ
ddより高く昇圧させる。上記の動作を繰り返すことによ
り、昇圧電源Vppは外部電源Ｖddよりも高くなる。この
昇圧電源Vppは、ワード線駆動電圧として利用される。

【００５５】図８（Ｂ）は、外部電源Vddからセル用電
源Viicを生成する降圧回路である。所定の電位の定電圧
VgがトランジスタＮ７２に供給されて、定電圧Vgよりト
ランジスタの閾値電圧分低いセル用電源Ｖiicが生成さ
れる。図８（Ｃ）は、これらの電源Vdd、Vpp、Ｖiicの
関係を示す図である。横軸が、外部電源Ｖddを示し、外
部電源Ｖddの変動に伴い、それぞれの電源Vpp、Ｖiicの
変化が示される。ここの例では、外部電源Vddが約2.5Ｖ
を超える領域で、昇圧電源Vppや降圧電源Viicが一定の
レベルを保つ。

【００５６】[全体の動作]本実施の形態例における全体
の動作は、図９のタイミングチャートに示される。図９
には、ロウ系ダミー回路の各種の制御信号のタイミング
が示される。また、図１０は、外部電源電圧Vddが標準
値(2.5V)に設定されている場合の、メモリ動作時におけ
るセンスアンプ電源電圧Viidの変化を示す内部波形図で
ある。更に、図１１は、外部電源電圧Vddが標準値(2.5
V)より低い2.2Ｖになっている場合の同じ内部波形図で
ある。これらの図を参照しながら、全体の動作を以下に
説明する。

【００５７】バンクがスタンバイ状態のとき(図中の期
間T0〜T1)、アクティブ・スタンバイ切替信号mbrsによ
りセルアクティブ電源発生回路CEACGは非活性となり、
セルスタンバイ電源発生回路CESTGが活性化されてい
る。このとき、ダミーのワード線制御信号wdrにより、
オーバードライブ・センスアンプ制御信号発生回路３４
のダミービット線レベル検出回路DBLDETは非活性となっ
ている。そのため、オーバードライブ制御信号vgdはHレ
ベルとなり、センスアンプ電源Viidにオーバードライブ
電圧Vddは印加されない。したがって、期間T0〜T1で
は、セルスタンバイ電源発生回路CESTGからの外部電源
（第１の電源）Vddがセンスアンプ電源Viidに印加され
る。

【００５８】時間T1でバンクがスタンバイ状態からアク
ティブ状態になると、アクティブ・スタンバイ切り換え
信号mbrsのＨレベルによりセルスタンバイ電源発生回路
CESTGは非活性となる。一方、セル用電源制御回路３６
が生成するセル用電源電圧制御信号Ｖgcは活性化可能状
態にされるため、セルアクティブ電源発生回路CEACGが
セル用電源電圧Viicをセンスアンプ電源Viidに供給可能
状態になる。

【００５９】また、ワード線制御信号wdrのＨレベルに
より、オーバードライブ・センスアンプ制御信号発生回
路３４内のダミービット線レベル検出回路DBLDETが活性
化される。このとき、ダミービット線DBLは、比較用電
位Ｖrfc（＝Ｖiic）より低い電位(1/2Viic)にプリチャ
ージされているので、オーバードライブ制御信号vgdはL
レベルとなる。これに伴い、オーバードライブ電圧発生
回路ODGからセンスアンプ電源Viidにオーバードライブ
電圧Vddが印加される。この場合、センスアンプ電源Vii
dには、オーバードライブ電圧Vddおよびセル用電源電圧
Viicが印加されている。オーバードライブ電圧Vddの方
がセル用電源電圧Viicよりも電圧レベルが高いため、期
間T1〜T2で実際のセンスアンプSAを駆動するのは、オー
バードライブ電圧Vddである。

【００６０】オーバードライブ電圧Vddによって駆動さ
れたセンスアンプSAが、ビット線BL、/BLの電位差を読
み取って増幅する(図１０中のBL電位)。このとき、オー
バードライブ・センスアンプ制御信号発生回路３４内の
ダミービット線DBL、/DBLの電位も、図１０中のビット
線BLの電位と同じタイミングで変化する（図９中のDB
L、/DBL電位）。時間Ｔ２にて、ダミービット線DBL電位
が比較用電位Ｖrfc（＝Ｖiic）より高くなると、トラン
ジスタＮ31が導通し、オーバードライブ制御信号vgdはH
レベルになる。その結果、オーバードライブ電圧発生回
路ODGからのオーバードライブ電圧Vddの供給が停止す
る。

【００６１】この時点でセンスアンプ電源Viidに印加さ
れているのはセル用電源電圧Viicだけである。したがっ
て、センスアンプSAのオーバードライブ動作は停止し、
センスアンプ駆動電圧Viidとしてセル用電源電圧Viicが
印加される。本実施例においては、ビット線BL、/BLのH
レベル側の電位がセル用電源Viicに到達するタイミング
(図中のT2)で、センスアンプSAのオーバードライブが停
止するよう比較用電位Ｖrfcが設定されている。したが
って、センスアンプSAのオーバードライブで使用される
外部電源電圧Vddのレベルが変動した場合でも、適切な
タイミングでオーバードライブを停止することができ
る。これにより、メモリ動作を高速かつ正確に行うこと
ができる。

【００６２】時間T3において、先に増幅されたビット線
の電位がメモリセルに再書込されてメモリ動作が終了す
ると、バンクはアクティブ状態からスタンバイ状態にな
る。それにともない、セルアクティブ電源発生回路CEAC
Gは非活性となり、セルスタンバイ電源発生回路CESTGが
活性化される。このとき、オーバードライブ制御信号Ｖ
gdはHレベルのままなので、センスアンプ電源Viidには
オーバードライブ電圧Vddは印加されない。したがっ
て、時間T3から次のメモリ動作が開始するまでのスタン
バイ期間は、セルスタンバイ電源発生回路CESTGからの
電圧Vddが、センスアンプ電源Viidに印加される。

【００６３】図１１は、外部電源電圧Vddが低い場合(2.
2V)の内部波形図を示す。外部電源電圧Vddが低くなる
と、センスアンプSAをオーバードライブしたときのビッ
ト線BL、/BLの電位差が増幅される速度が遅くなる。そ
のため、オーバードライブの停止タイミングを従来技術
のように固定の時間制御で決定した場合、ビット線BL、
/BLのHレベル側の電位がセル用電源Viicに到達する前に
オーバードライブが停止してしまう場合がある。

【００６４】しかし、本実施の形態例においては、オー
バードライブの停止タイミングを、実際のビット線BL、
/BLのＨレベルの電位とほぼ同じ動作をするダミービッ
ト線DBLの電圧レベルに従って制御することができる。
そのため、ビット線BL、/BLのHレベル側の電圧値がセル
用電源Viicに到達するまで、センスアンプSAをオーバー
ドライブすることができ、達するとオーバードライブを
停止することができる。したがって、従来技術に比較し
て、より適切なタイミングでセンスアンプのオーバード
ライブ制御を行うことができ、より高速にメモリ動作を
制御することができる。

【００６５】このように本実施の形態例では、センスア
ンプSAのオーバードライブをダミービット線電位に応
じて制御することにより、外部電源電圧Vddが低い場合
でも、センスアンプSAを適切にオーバードライブするこ
とができる。

【００６６】メモリデバイスは、パワーダウンモードに
おいて外部電源の電位を低下させる場合がある。そのよ
うなモードにおいても、ダイナミックランダムメモリで
は、リフレッシュ動作を定期的に行う必要がある。その
ような、外部電源電圧Vddを低くしてセルフリフレッシ
ュを行うような動作モードにおいても、本実施の形態例
のセンスアンプ電源の制御を行うことで、センスアンプ
の動作を適切に制御することができる。従って、上記セ
ルフリフレッシュ動作において、センスアンプがデータ
を読み出すのに十分なHレベルの電圧にビット線電位を
駆動することができ、適切なＨレベルの電圧をメモリセ
ルに書き込むことができる。これにより、リフレッシュ
動作のタイミングマージンが向上する。

【００６７】

【発明の効果】以上、本発明によれば、センスアンプを
その駆動開始時にセル用電源より高い電源でオーバード
ライブする場合において、ダミービット線の電位に応じ
てそのオーバードライブを停止するタイミングを制御す
るので、オーバードライブ電源が変動する場合でも、最
適なタイミングで上記制御を行うことができる。従っ
て、オーバードライブ電源に外部電源を使用する場合、
外部電源が変動したり、パワーダウン時の外部電源が低
下したりしても、常にセンスアンプの動作は最適に制御
される。

【図面の簡単な説明】

【図１】DRAMの一般的な構成例を示す図である。

【図２】オーバードライブセンスアンプ方式の原理を示
すタイミングチャート図である。

【図３】従来技術の問題点を示すタイミングチャート図
である。

【図４】メモリデバイスの概略構成図である。

【図５】オーバードライブ・センスアンプ制御回路３０
の構成例を示す図である。

【図６】オーバードライブ・センスアンプ制御信号発生
回路３４の回路図である。

【図７】セル用電源制御回路を示す図である。

【図８】内部電源回路の例を示す図である。

【図９】オーバードライブ・センスアンプ制御回路３０
タイミングチャート図である。

【図１０】外部電源電圧Vddが標準値(2.5V)に設定され
ている場合の、メモリ動作時におけるセンスアンプ電源
電圧Viidの変化を示す内部波形図である。

【図１１】外部電源電圧Vddが標準値(2.5V)より低い2.2
Ｖになっている場合の、メモリ動作時におけるセンスア
ンプ電源電圧Viidの変化を示す内部波形図である。

【符号の説明】

３０オーバードライブ・センスアンプ制御
回路ＭＣメモリセルＳＡセンスアンプ BLPR ビット線プリチャージ回路 DCEL ダミーセル DBL、/DBL ダミービット線ＭＳＡモニタ用センスアンプ DBLDET ダミービット線レベル検出回路 ODG オーバードライブ電圧発生回路、第１の
電源発生回路 CEACG セルアクティブ電源発生回路、第２の電
源発生回路 CESTG セルスタンバイ電源発生回路、第３の電
源発生回路 Vdd オーバードライブ電源、外部電源、第
１の電源 Viid センスアンプ電源 Viic セル用電源

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B024 AA01 AA03 AA15 BA01 BA09 CA11 5B025 AD07 AE05 AE06 AE08

Claims

【特許請求の範囲】

【請求項１】第１の電源と、該第１の電源より低い第２
の電源と、メモリセルにビット線を介して接続され前記
ビット線電位を増幅するセンスアンプを有するメモリデ
バイスにおいて、前記センスアンプが活性化された時、前記センスアンプ
に対して第１の期間に前記第１の電源を供給し、その後
の第２の期間に前記第２の電源を供給するセンスアンプ
制御回路を有し、前記センスアンプ制御回路は、前記センスアンプの活性
化とほぼ同じタイミングでダミービット線を増幅するモ
ニタ用センスアンプとを有し、前記センスアンプが活性
化された時、前記ダミービット線の電位に応じて、前記
第１の電源から第２の電源への切り替えを行うことを特
徴とするメモリデバイス。
【請求項２】請求項１において、前記センスアンプ制御回路は、前記センスアンプが活性
化された時、前記ダミービット線の電位が前記第２の電
源の電位に達するタイミングで、前記第１の電源から第
２の電源に切り替えることを特徴とするメモリデバイ
ス。
【請求項３】請求項１又は２において、前記モニタ用センスアンプは、前記ダミービット線を増
幅するとき前記第１の電源により駆動されることを特徴
とするメモリデバイス。
【請求項４】請求項１又は２において、前記センスアンプ制御回路は、更に、前記ダミービット
線に接続されＨレベルを記憶するダミーセルを有し、通
常のワード線駆動とほぼ同じタイミングで駆動されるダ
ミーワード線に応答して、前記ダミーセルの電荷が前記
ダミービット線に供給されることを特徴とするメモリデ
バイス。
【請求項５】請求項１又は２において、前記メモリデバイスは、アクティブ期間とスタンバイ期
間とを有し、前記センスアンプ制御回路は、前記アクティブ期間中の前記第１の期間において、前記
センスアンプの電源に前記第１の電源を供給する第１の
電源発生回路と、前記アクティブ期間中の前記第２の期間において、前記
センスアンプの電源に前記第２の電源を供給する第２の
電源発生回路とを有することを特徴とするメモリデバイ
ス。
【請求項６】第１の電源と、該第１の電源より低い第２
の電源と、メモリセルにビット線を介して接続され前記
ビット線電位を増幅するセンスアンプを有するメモリデ
バイスにおいて、アクティブ期間中に前記センスアンプが活性化された
時、前記センスアンプに対して第１の期間に前記第１の
電源を供給し、その後の第２の期間に前記第２の電源を
供給するセンスアンプ制御回路を有し、前記センスアンプ制御回路は、前記アクティブ期間終了
後のスタンバイ期間において、前記センスアンプの電源
に前記第１の電源を供給することを特徴とするメモリデ
バイス。
【請求項７】請求項６において、前記センスアンプ制御回路は、前記アクティブ期間中の第１の期間において、前記セン
スアンプの電源に前記第１の電源を供給する第１の電源
発生回路と、前記アクティブ期間中の第２の期間において、前記セン
スアンプの電源に前記第２の電源を供給する第２の電源
発生回路と、前記スタンバイ期間において、前記センスアンプの電源
に前記第１の電源を供給する第３の電源発生回路とを有
することを特徴とするメモリデバイス。
【請求項８】請求項６又は７において、前記第１の電源は外部電源であり、前記第２の電源は前
記外部電源を降圧して生成した内部電源であることを特
徴とするメモリデバイス。
【請求項９】請求項７において、前記第３の電源発生回路は、前記アクティブ期間中にお
いて前記センスアンプの電源に所定のリーク電流パスを
与えることを特徴とするメモリデバイス。
【請求項１０】請求項７において、前記第２の電源発生回路は、前記スタンバイ期間におい
て、前記第２の電源の供給を停止されることを特徴とす
るメモリデバイス。