JP2000331478A - メモリデバイス - Google Patents
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- Power Engineering (AREA)
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- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【課題】外部電源電圧から生成する複数の降圧電圧の電
圧関係を維持し、内部回路の誤動作を防止する。 【解決手段】ワード線とビット線の交差位置に配置され
た複数のメモリセルを有するメモリコアと、電源電圧を
降圧して第１の降圧電圧と第１の降圧電圧より低い第２
の降圧電圧を発生する降圧電圧発生回路とを有するメモ
リデバイスにおいて、第２の降圧電圧を駆動電圧として
供給され、ビット線の電位を検出して第２の降圧電圧ま
で駆動するセンスアンプと、ビット線を第２の降圧電圧
のほぼ中間のプリチャージ電位にリセットするリセット
回路とを有し、降圧電圧発生回路は、電源電圧を供給さ
れ当該電源電圧より低い第１の降圧電圧を生成する第１
の降圧回路と、第１の降圧電圧を供給され当該第１の降
圧電圧より低い第２の降圧電圧を生成する第２の降圧回
路とを有する。
圧関係を維持し、内部回路の誤動作を防止する。 【解決手段】ワード線とビット線の交差位置に配置され
た複数のメモリセルを有するメモリコアと、電源電圧を
降圧して第１の降圧電圧と第１の降圧電圧より低い第２
の降圧電圧を発生する降圧電圧発生回路とを有するメモ
リデバイスにおいて、第２の降圧電圧を駆動電圧として
供給され、ビット線の電位を検出して第２の降圧電圧ま
で駆動するセンスアンプと、ビット線を第２の降圧電圧
のほぼ中間のプリチャージ電位にリセットするリセット
回路とを有し、降圧電圧発生回路は、電源電圧を供給さ
れ当該電源電圧より低い第１の降圧電圧を生成する第１
の降圧回路と、第１の降圧電圧を供給され当該第１の降
圧電圧より低い第２の降圧電圧を生成する第２の降圧回
路とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリデバイスに
関し、特に、外部から供給される電源電圧から複数の降
圧電圧を生成するメモリデバイスに関する。
関し、特に、外部から供給される電源電圧から複数の降
圧電圧を生成するメモリデバイスに関する。
【０００２】
【従来の技術】ＤＲＡＭ等のメモリデバイスにおいて
は、内部回路を構成するトランジスタの高信頼化や低消
費電力化のため、又は外部から供給される電源電圧が変
動した場合でも、内部回路を安定に動作させる等のた
め、外部電源電圧を降圧し平滑化した電圧により内部回
路を動作させている。
は、内部回路を構成するトランジスタの高信頼化や低消
費電力化のため、又は外部から供給される電源電圧が変
動した場合でも、内部回路を安定に動作させる等のた
め、外部電源電圧を降圧し平滑化した電圧により内部回
路を動作させている。
【０００３】この場合、メモリデバイスにおいて複数の
降圧電圧が必要な場合は、メモリデバイス内に複数の降
圧回路を設け、各々の降圧回路が外部電源電圧を直接降
圧して複数の降圧電圧を生成していた。なお、必要な降
圧電圧が、駆動能力を必要としないリファレンスレベル
等の場合は、外部電源電圧を抵抗分割して生成する場合
もある。
降圧電圧が必要な場合は、メモリデバイス内に複数の降
圧回路を設け、各々の降圧回路が外部電源電圧を直接降
圧して複数の降圧電圧を生成していた。なお、必要な降
圧電圧が、駆動能力を必要としないリファレンスレベル
等の場合は、外部電源電圧を抵抗分割して生成する場合
もある。
【０００４】図１１は、従来のメモリデバイスに設けら
れる降圧電圧発生回路の構成図である。従来の降圧電圧
発生回路１９は、外部電源電圧Ｖｃｃから第１の降圧電
圧Ｖｉｉを生成するＮＭＯＳトランジスタ９０と、外部
電源電圧Ｖｃｃから第２の降圧電圧Ｖｉｉｃを生成する
ＮＭＯＳトランジスタ９１とを有する。
れる降圧電圧発生回路の構成図である。従来の降圧電圧
発生回路１９は、外部電源電圧Ｖｃｃから第１の降圧電
圧Ｖｉｉを生成するＮＭＯＳトランジスタ９０と、外部
電源電圧Ｖｃｃから第２の降圧電圧Ｖｉｉｃを生成する
ＮＭＯＳトランジスタ９１とを有する。
【０００５】ＮＭＯＳトランジスタ９０のドレインは外
部電源電圧Ｖｃｃに接続され、ゲートはレファレンスレ
ベルＶｇに接続される。レファレンスレベルＶｇは、Ｎ
ＭＯＳトランジスタ９０の閾値電圧をＶｔｈとすると、 Ｖｇ＝Ｖｉｉ＋Ｖｔｈ に設定される。そして、第１の降圧電圧Ｖｉｉが、ＮＭ
ＯＳトランジスタ９０のソースから第１の内部回路９２
に供給される。なお、Ｉｉｉは第１の内部回路９２の消
費電流であり、ＮＭＯＳトランジスタ９０のソース・ド
レイン間電流である。
部電源電圧Ｖｃｃに接続され、ゲートはレファレンスレ
ベルＶｇに接続される。レファレンスレベルＶｇは、Ｎ
ＭＯＳトランジスタ９０の閾値電圧をＶｔｈとすると、 Ｖｇ＝Ｖｉｉ＋Ｖｔｈ に設定される。そして、第１の降圧電圧Ｖｉｉが、ＮＭ
ＯＳトランジスタ９０のソースから第１の内部回路９２
に供給される。なお、Ｉｉｉは第１の内部回路９２の消
費電流であり、ＮＭＯＳトランジスタ９０のソース・ド
レイン間電流である。
【０００６】また、ＮＭＯＳトランジスタ９１のドレイ
ンは外部電源電圧Ｖｃｃに接続され、ゲートはレファレ
ンスレベルＶｇｃに接続される。レファレンスレベルＶ
ｇｃは、ＮＭＯＳトランジスタ９１の閾値電圧をＶｔｈ
とすると、 Ｖｇｃ＝Ｖｉｉｃ＋Ｖｔｈ に設定される。そして、第２の降圧電圧Ｖｉｉｃが、Ｎ
ＭＯＳトランジスタ９１のソースから第２の内部回路９
３に供給される。なお、Ｉｉｉｃは第２の内部回路９３
の消費電流であり、ＮＭＯＳトランジスタ９１のソース
・ドレイン間電流である。
ンは外部電源電圧Ｖｃｃに接続され、ゲートはレファレ
ンスレベルＶｇｃに接続される。レファレンスレベルＶ
ｇｃは、ＮＭＯＳトランジスタ９１の閾値電圧をＶｔｈ
とすると、 Ｖｇｃ＝Ｖｉｉｃ＋Ｖｔｈ に設定される。そして、第２の降圧電圧Ｖｉｉｃが、Ｎ
ＭＯＳトランジスタ９１のソースから第２の内部回路９
３に供給される。なお、Ｉｉｉｃは第２の内部回路９３
の消費電流であり、ＮＭＯＳトランジスタ９１のソース
・ドレイン間電流である。
【０００７】
【発明が解決しようとする課題】図１２は、従来の降圧
電圧発生回路の出力電圧の特性図で、横軸は内部回路の
消費電流であり、縦軸は降圧電圧発生回路の出力電圧で
ある。図１２において、内部回路の消費電流が通常の場
合と極端に少ない場合における第１の降圧電圧Ｖｉｉと
第２の降圧電圧Ｖｉｉｃの関係を説明する。なお、横軸
の消費電流はログスケールである。
電圧発生回路の出力電圧の特性図で、横軸は内部回路の
消費電流であり、縦軸は降圧電圧発生回路の出力電圧で
ある。図１２において、内部回路の消費電流が通常の場
合と極端に少ない場合における第１の降圧電圧Ｖｉｉと
第２の降圧電圧Ｖｉｉｃの関係を説明する。なお、横軸
の消費電流はログスケールである。
【０００８】従来の降圧電圧発生回路は、第１、第２の
内部回路が通常の電流Ｉｉｉ１、Ｉｉｉｃ１を消費する
場合に、例えば第２の降圧電圧Ｖｉｉｃが第１の降圧電
圧Ｖｉｉより小さくなるように設定され（Ｖｉｉ１＞Ｖ
ｉｉｃ１）、内部回路は、その電圧関係で正常な動作を
するように設計される。しかしながら、内部回路が動作
速度を低下した場合で、第１の降圧電圧Ｖｉｉが供給さ
れる第１の内部回路９２の消費電流Ｉｉｉ１はリーク電
流等の理由で通常と同等で、第２の降圧電圧Ｖｉｉｃが
供給される第２の内部回路９３のリーク電流Ｉｉｉｃ２
が通常より少ない場合は、第２の降圧電圧Ｖｉｉｃが第
１の降圧電圧Ｖｉｉより大きくなり（Ｖｉｉ１＜Ｖｉｉ
ｃ２）、第２の降圧電圧Ｖｉｉｃが供給される第２の内
部回路９３に誤動作が生じる場合がある。
内部回路が通常の電流Ｉｉｉ１、Ｉｉｉｃ１を消費する
場合に、例えば第２の降圧電圧Ｖｉｉｃが第１の降圧電
圧Ｖｉｉより小さくなるように設定され（Ｖｉｉ１＞Ｖ
ｉｉｃ１）、内部回路は、その電圧関係で正常な動作を
するように設計される。しかしながら、内部回路が動作
速度を低下した場合で、第１の降圧電圧Ｖｉｉが供給さ
れる第１の内部回路９２の消費電流Ｉｉｉ１はリーク電
流等の理由で通常と同等で、第２の降圧電圧Ｖｉｉｃが
供給される第２の内部回路９３のリーク電流Ｉｉｉｃ２
が通常より少ない場合は、第２の降圧電圧Ｖｉｉｃが第
１の降圧電圧Ｖｉｉより大きくなり（Ｖｉｉ１＜Ｖｉｉ
ｃ２）、第２の降圧電圧Ｖｉｉｃが供給される第２の内
部回路９３に誤動作が生じる場合がある。
【０００９】第２の降圧電圧Ｖｉｉｃが上昇する理由
は、次の通りである。消費電流Ｉｉｉｃが低下すると、
トランジスタ９１のソース電圧が上昇し、トランジスタ
９１はゲート・ソース間電圧が閾値電圧より低くなるサ
ブスレッショールド動作領域になる。その結果ソース電
圧Ｖｉｉｃは、ドレイン電圧Ｖｃｃに近いレベルまで上
昇してしまう。
は、次の通りである。消費電流Ｉｉｉｃが低下すると、
トランジスタ９１のソース電圧が上昇し、トランジスタ
９１はゲート・ソース間電圧が閾値電圧より低くなるサ
ブスレッショールド動作領域になる。その結果ソース電
圧Ｖｉｉｃは、ドレイン電圧Ｖｃｃに近いレベルまで上
昇してしまう。
【００１０】例えば、メモリデバイスにおいて第１の降
圧電圧Ｖｉｉが周辺回路に供給され、第２の降圧電圧Ｖ
ｉｉｃがセンスアンプに供給されている場合に、メモリ
デバイスの通常動作時は、 Ｖｉｉ＞Ｖｉｉｃ の電圧関係を有するように設計されている。メモリデバ
イスの消費電流の大きな部分を占めるセルアレイのセン
スアンプでの消費電流を抑えるために、センスアンプの
電源には他より低いＶｉｉｃが利用される。ここで、メ
モリデバイスの長期にわたるスタンバイ期間や、デバイ
ス全体の動作が実質的に停止するパワーダウン期間のよ
うに、メモリセルへのアクセス動作がない場合には、セ
ルアレイでのセンスアンプの消費電流が低下して上記の
電圧関係が維持できず、次のような誤動作が生じる場合
がある。
圧電圧Ｖｉｉが周辺回路に供給され、第２の降圧電圧Ｖ
ｉｉｃがセンスアンプに供給されている場合に、メモリ
デバイスの通常動作時は、 Ｖｉｉ＞Ｖｉｉｃ の電圧関係を有するように設計されている。メモリデバ
イスの消費電流の大きな部分を占めるセルアレイのセン
スアンプでの消費電流を抑えるために、センスアンプの
電源には他より低いＶｉｉｃが利用される。ここで、メ
モリデバイスの長期にわたるスタンバイ期間や、デバイ
ス全体の動作が実質的に停止するパワーダウン期間のよ
うに、メモリセルへのアクセス動作がない場合には、セ
ルアレイでのセンスアンプの消費電流が低下して上記の
電圧関係が維持できず、次のような誤動作が生じる場合
がある。
【００１１】図１３は、比較的長期にわたるスタンバイ
期間の後やパワーダウン期間の後に、最初にメモリセル
がアクティブになる場合の動作波形図である。メモリデ
バイスのスタンバイ期間等には消費電流Ｉｉｉｃが極め
て小さくなるため、図１２に示した様に第２の降圧電圧
ＶｉｉｃはＶｉｉｃ２まで上昇する。
期間の後やパワーダウン期間の後に、最初にメモリセル
がアクティブになる場合の動作波形図である。メモリデ
バイスのスタンバイ期間等には消費電流Ｉｉｉｃが極め
て小さくなるため、図１２に示した様に第２の降圧電圧
ＶｉｉｃはＶｉｉｃ２まで上昇する。
【００１２】従って、センスアンプにより駆動される一
方のビット線の電圧が上昇した第２の降圧電圧Ｖｉｉｃ
２になり、１回目のアクセスによるワード線駆動期間に
おいて、ビット線のデータ増幅による電荷の消費では所
定のＶｉｉｃ１まで下がらない。このため、その後のプ
リチャージ期間においてビット線ショート信号ｂｒｓが
アクティブになってビット線ＢＬ、／ＢＬが短絡される
と、ビット線ＢＬ、／ＢＬの電圧は、その時点でのビッ
ト線ＢＬの電圧（Ｖｉｉｃとグランド電位）の１／２に
なり、本来のプリチャージ電圧Ｖｐｒ１（Ｖｉｉｃ１の
１／２）より大きくなってしまう。尚、図１３中の動作
波形図には、センスアンプが活性化を開始する時に、一
次的に駆動電源を第１の降圧電圧Ｖｉｉにするオーバー
ドライブ形式の波形が示される。
方のビット線の電圧が上昇した第２の降圧電圧Ｖｉｉｃ
２になり、１回目のアクセスによるワード線駆動期間に
おいて、ビット線のデータ増幅による電荷の消費では所
定のＶｉｉｃ１まで下がらない。このため、その後のプ
リチャージ期間においてビット線ショート信号ｂｒｓが
アクティブになってビット線ＢＬ、／ＢＬが短絡される
と、ビット線ＢＬ、／ＢＬの電圧は、その時点でのビッ
ト線ＢＬの電圧（Ｖｉｉｃとグランド電位）の１／２に
なり、本来のプリチャージ電圧Ｖｐｒ１（Ｖｉｉｃ１の
１／２）より大きくなってしまう。尚、図１３中の動作
波形図には、センスアンプが活性化を開始する時に、一
次的に駆動電源を第１の降圧電圧Ｖｉｉにするオーバー
ドライブ形式の波形が示される。
【００１３】このようにビット線ＢＬ、／ＢＬの電圧が
高くなると、セルに書き込まれたＨレベルのデータに対
するセンスアンプのマージンが小さくなり、次の２回目
のアクセスにおける読み出し時に誤動作を招く場合があ
る。
高くなると、セルに書き込まれたＨレベルのデータに対
するセンスアンプのマージンが小さくなり、次の２回目
のアクセスにおける読み出し時に誤動作を招く場合があ
る。
【００１４】ワード線ＷＬの駆動電圧を昇圧電圧Ｖｐｐ
とすると、セルのＨレベルは昇圧電圧Ｖｐｐからセルト
ランジスタの閾値電圧を引いた電圧、Ｖｐｐ−Ｖｔｈに
なる。通常、Ｖｐｐ−Ｖｔｈ＝Ｖｉｉｃ１になる様に昇
圧電圧Ｖｐｐは設定される。ビット線容量をＣｂ、セル
容量をＣｓ、ビット線のプリチャージ電圧をＶｐｒとす
ると、セルデータがＨレベル（Ｖｉｉｃ１）のセルを読
み出すときのビット線の電圧変化ΔＶは、 Ｃｂ×Ｖｐｒ＋Ｃｓ×Ｖｉｉｃ１＝（Ｃｂ＋Ｃｓ）×
（Ｖｐｒ＋ΔＶ） より、 ΔＶ＝Ｃｓ×（Ｖｉｉｃ１−Ｖｐｒ）／（Ｃｂ＋Ｃｓ） となる。
とすると、セルのＨレベルは昇圧電圧Ｖｐｐからセルト
ランジスタの閾値電圧を引いた電圧、Ｖｐｐ−Ｖｔｈに
なる。通常、Ｖｐｐ−Ｖｔｈ＝Ｖｉｉｃ１になる様に昇
圧電圧Ｖｐｐは設定される。ビット線容量をＣｂ、セル
容量をＣｓ、ビット線のプリチャージ電圧をＶｐｒとす
ると、セルデータがＨレベル（Ｖｉｉｃ１）のセルを読
み出すときのビット線の電圧変化ΔＶは、 Ｃｂ×Ｖｐｒ＋Ｃｓ×Ｖｉｉｃ１＝（Ｃｂ＋Ｃｓ）×
（Ｖｐｒ＋ΔＶ） より、 ΔＶ＝Ｃｓ×（Ｖｉｉｃ１−Ｖｐｒ）／（Ｃｂ＋Ｃｓ） となる。
【００１５】このビット線対の間の電位差ΔＶが、セン
スアンプによって検出され増幅される。従って、上式か
ら、ビット線のプリチャージ電圧Ｖｐｒが高くなると、
センスアンプのマージンがなくなることが分かる。この
ため、スタンバイ期間又はパワーダウン期間中にセルア
レイのセンスアンプの消費電流が低下しても、その間第
２の降圧電圧Ｖｉｉｃが高くならない様にする必要があ
る。
スアンプによって検出され増幅される。従って、上式か
ら、ビット線のプリチャージ電圧Ｖｐｒが高くなると、
センスアンプのマージンがなくなることが分かる。この
ため、スタンバイ期間又はパワーダウン期間中にセルア
レイのセンスアンプの消費電流が低下しても、その間第
２の降圧電圧Ｖｉｉｃが高くならない様にする必要があ
る。
【００１６】そこで、本発明は、外部電源電圧から複数
の降圧電圧を生成するメモリデバイスにおいて、複数の
降圧電圧の電圧関係を維持し、内部回路の誤動作を防止
するメモリデバイスを提供することを目的とする。
の降圧電圧を生成するメモリデバイスにおいて、複数の
降圧電圧の電圧関係を維持し、内部回路の誤動作を防止
するメモリデバイスを提供することを目的とする。
【００１７】
【課題を解決するための手段】上記の目的は、ワード線
とビット線の交差位置に配置された複数のメモリセルを
有するメモリコアと、電源電圧を降圧して第１の降圧電
圧と前記第１の降圧電圧より低い第２の降圧電圧を発生
する降圧電圧発生回路とを有するメモリデバイスにおい
て、前記第２の降圧電圧を駆動電圧として供給され、前
記ビット線の電位を検出して前記第２の降圧電圧まで駆
動するセンスアンプと、前記ビット線を前記第２の降圧
電圧のほぼ中間のプリチャージ電位にリセットするリセ
ット回路とを有し、前記降圧電圧発生回路は、前記電源
電圧を供給され当該電源電圧より低い前記第１の降圧電
圧を生成する第１の降圧回路と、前記第１の降圧電圧を
供給され当該第１の降圧電圧より低い前記第２の降圧電
圧を生成する第２の降圧回路とを有することを特徴とす
るメモリデバイスを提供することにより達成される。
とビット線の交差位置に配置された複数のメモリセルを
有するメモリコアと、電源電圧を降圧して第１の降圧電
圧と前記第１の降圧電圧より低い第２の降圧電圧を発生
する降圧電圧発生回路とを有するメモリデバイスにおい
て、前記第２の降圧電圧を駆動電圧として供給され、前
記ビット線の電位を検出して前記第２の降圧電圧まで駆
動するセンスアンプと、前記ビット線を前記第２の降圧
電圧のほぼ中間のプリチャージ電位にリセットするリセ
ット回路とを有し、前記降圧電圧発生回路は、前記電源
電圧を供給され当該電源電圧より低い前記第１の降圧電
圧を生成する第１の降圧回路と、前記第１の降圧電圧を
供給され当該第１の降圧電圧より低い前記第２の降圧電
圧を生成する第２の降圧回路とを有することを特徴とす
るメモリデバイスを提供することにより達成される。
【００１８】本発明によれば、降圧電圧発生回路は、電
源電圧を供給され当該電源電圧より低い第１の降圧電圧
を生成する第１の降圧回路と、第１の降圧電圧を供給さ
れ当該第１の降圧電圧より低い第２の降圧電圧を生成す
る第２の降圧回路とを有するので、第２の降圧電圧が供
給される内部回路の消費電流が極めて少ないスタンバイ
期間やパワーダウン期間においても、第２の降圧電圧は
第１の降圧電圧を越えて大きくなることはなく、内部回
路の誤動作を防止することができる。
源電圧を供給され当該電源電圧より低い第１の降圧電圧
を生成する第１の降圧回路と、第１の降圧電圧を供給さ
れ当該第１の降圧電圧より低い第２の降圧電圧を生成す
る第２の降圧回路とを有するので、第２の降圧電圧が供
給される内部回路の消費電流が極めて少ないスタンバイ
期間やパワーダウン期間においても、第２の降圧電圧は
第１の降圧電圧を越えて大きくなることはなく、内部回
路の誤動作を防止することができる。
【００１９】また、本発明の実施の形態例のメモリデバ
イスは、前記第２の降圧電圧に対応する消費電流が、第
１の電流値であるアクティブ期間と、前記第１の電流値
より低い第２の電流値であるスタンバイ期間とを有する
ことを特徴とする。又は、本発明の実施の形態例のメモ
リデバイスは、前記第２の降圧電圧に対応する消費電流
が、第１の電流値である通常動作期間と、前記第１の電
流値より低い第２の電流値であるパワーダウン期間とを
有することを特徴とする。又は、本発明の実施の形態例
のメモリデバイスは、前記第２の降圧電圧に対応する消
費電流が、第１の電流値である第１の動作期間と、前記
第１の電流値より低い第２の電流値である第２の動作期
間とを有することを特徴とする。
イスは、前記第２の降圧電圧に対応する消費電流が、第
１の電流値であるアクティブ期間と、前記第１の電流値
より低い第２の電流値であるスタンバイ期間とを有する
ことを特徴とする。又は、本発明の実施の形態例のメモ
リデバイスは、前記第２の降圧電圧に対応する消費電流
が、第１の電流値である通常動作期間と、前記第１の電
流値より低い第２の電流値であるパワーダウン期間とを
有することを特徴とする。又は、本発明の実施の形態例
のメモリデバイスは、前記第２の降圧電圧に対応する消
費電流が、第１の電流値である第１の動作期間と、前記
第１の電流値より低い第２の電流値である第２の動作期
間とを有することを特徴とする。
【００２０】本発明の実施の形態例によれば、第２の電
流値はスタンバイ期間、パワーダウン期間又は第２の動
作期間等に低下するが、第２の降圧電圧は第１の降圧電
圧を降圧して生成しているため、第２の降圧電圧が第１
の降圧電圧を越えて上昇することはなく、メモリデバイ
スの内部回路の誤動作を防止することができる。
流値はスタンバイ期間、パワーダウン期間又は第２の動
作期間等に低下するが、第２の降圧電圧は第１の降圧電
圧を降圧して生成しているため、第２の降圧電圧が第１
の降圧電圧を越えて上昇することはなく、メモリデバイ
スの内部回路の誤動作を防止することができる。
【００２１】また、本発明は、電源電圧を降圧して第１
の降圧電圧と前記第１の降圧電圧より低い第２の降圧電
圧を発生する降圧電圧発生回路と、前記第１の降圧電圧
が供給される第１の内部回路と、前記第２の降圧電圧が
供給される第２の内部回路とを有するＬＳＩデバイスに
おいて、前記降圧電圧発生回路は、前記電源電圧を供給
され当該電源電圧より低い前記第１の降圧電圧を生成す
る第１の降圧回路と、前記第１の降圧電圧を供給され当
該第１の降圧電圧より低い前記第２の降圧電圧を生成す
る第２の降圧回路とを有し、前記第２の降圧電圧に対応
する消費電流が第１の電流値である第１の動作期間と、
前記第１の電流値より低い第２の電流値である第２の動
作期間とを有することを特徴とする。
の降圧電圧と前記第１の降圧電圧より低い第２の降圧電
圧を発生する降圧電圧発生回路と、前記第１の降圧電圧
が供給される第１の内部回路と、前記第２の降圧電圧が
供給される第２の内部回路とを有するＬＳＩデバイスに
おいて、前記降圧電圧発生回路は、前記電源電圧を供給
され当該電源電圧より低い前記第１の降圧電圧を生成す
る第１の降圧回路と、前記第１の降圧電圧を供給され当
該第１の降圧電圧より低い前記第２の降圧電圧を生成す
る第２の降圧回路とを有し、前記第２の降圧電圧に対応
する消費電流が第１の電流値である第１の動作期間と、
前記第１の電流値より低い第２の電流値である第２の動
作期間とを有することを特徴とする。
【００２２】本発明によれば、降圧電圧発生回路は、電
源電圧を供給され当該電源電圧より低い第１の降圧電圧
を生成する第１の降圧回路と、第１の降圧電圧を供給さ
れ当該第１の降圧電圧より低い第２の降圧電圧を生成す
る第２の降圧回路とを有するので、第２の内部回路で消
費する電流値が低い第２の動作期間においても、第２の
降圧電圧は第１の降圧電圧を越えて大きくなることはな
く、第２の内部回路の誤動作を防止することができる。
源電圧を供給され当該電源電圧より低い第１の降圧電圧
を生成する第１の降圧回路と、第１の降圧電圧を供給さ
れ当該第１の降圧電圧より低い第２の降圧電圧を生成す
る第２の降圧回路とを有するので、第２の内部回路で消
費する電流値が低い第２の動作期間においても、第２の
降圧電圧は第１の降圧電圧を越えて大きくなることはな
く、第２の内部回路の誤動作を防止することができる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００２４】図１は、本発明の実施の形態のメモリデバ
イスの構成図である。本実施の形態のメモリデバイス
は、複数のメモリセル１４から構成されるメモリセルア
レー１５と、アドレス信号ＡＤＤをデコードするワード
デコーダ１２と、ワード線ＷＬを駆動するワード線ドラ
イバ１３と、ビット線ＢＬ、／ＢＬの電位差を増幅する
センスアンプ１１とを含むメモリコア１０と、周辺回路
２４とから構成される。
イスの構成図である。本実施の形態のメモリデバイス
は、複数のメモリセル１４から構成されるメモリセルア
レー１５と、アドレス信号ＡＤＤをデコードするワード
デコーダ１２と、ワード線ＷＬを駆動するワード線ドラ
イバ１３と、ビット線ＢＬ、／ＢＬの電位差を増幅する
センスアンプ１１とを含むメモリコア１０と、周辺回路
２４とから構成される。
【００２５】周辺回路２４は、コマンド信号であるライ
トイネーブル信号／ＷＥ、コラムアドレスストローブ信
号／ＣＡＳ、ローアドレスストローブ信号／ＲＡＳ、チ
ップイネーブル信号／ＣＥが入力されるコマンドデコー
ダ１６と、アドレス信号ＡＤＤが入力されるプリデコー
ダ１７と、外部とのデータの入出力を行う入出力回路１
８と、第１の降圧回路２０と第２の降圧回路２１とを有
する降圧電圧発生回路１９と、第１の降圧回路２０で生
成される第１の降圧電圧Ｖｉｉと第２の降圧回路２１で
生成される第２の降圧電圧Ｖｉｉｃとを切り換えてセン
スアンプ用駆動電圧Ｖｉｉｄとしてセンスアンプ１１に
供給する切換回路２２と、ビット線ＢＬ、／ＢＬにプリ
チャージ電圧Ｖｐｒ１を供給するプリチャージ電圧発生
回路２３とを有する。
トイネーブル信号／ＷＥ、コラムアドレスストローブ信
号／ＣＡＳ、ローアドレスストローブ信号／ＲＡＳ、チ
ップイネーブル信号／ＣＥが入力されるコマンドデコー
ダ１６と、アドレス信号ＡＤＤが入力されるプリデコー
ダ１７と、外部とのデータの入出力を行う入出力回路１
８と、第１の降圧回路２０と第２の降圧回路２１とを有
する降圧電圧発生回路１９と、第１の降圧回路２０で生
成される第１の降圧電圧Ｖｉｉと第２の降圧回路２１で
生成される第２の降圧電圧Ｖｉｉｃとを切り換えてセン
スアンプ用駆動電圧Ｖｉｉｄとしてセンスアンプ１１に
供給する切換回路２２と、ビット線ＢＬ、／ＢＬにプリ
チャージ電圧Ｖｐｒ１を供給するプリチャージ電圧発生
回路２３とを有する。
【００２６】図１に示される通り、周辺回路２４内で
は、入出力回路１８や電圧発生回路１９、２３等を除い
た大部分の回路で、第１の降圧電圧Ｖｉｉが電源として
利用される。また、メモリコア１０内のセンスアンプ１
１には、オーバードライブ時を除いて第２の降圧電圧Ｖ
ｉｉｃが電源として利用される。
は、入出力回路１８や電圧発生回路１９、２３等を除い
た大部分の回路で、第１の降圧電圧Ｖｉｉが電源として
利用される。また、メモリコア１０内のセンスアンプ１
１には、オーバードライブ時を除いて第２の降圧電圧Ｖ
ｉｉｃが電源として利用される。
【００２７】図２は、第２の降圧電圧Ｖｉｉｃが供給さ
れるセンスアンプの消費電流Ｉｉｉｃの特性図である。
第２の降圧電圧Ｖｉｉｃは、図１に示した第２の降圧回
路で生成され、センスアンプ１１を介してビット線に供
給される。
れるセンスアンプの消費電流Ｉｉｉｃの特性図である。
第２の降圧電圧Ｖｉｉｃは、図１に示した第２の降圧回
路で生成され、センスアンプ１１を介してビット線に供
給される。
【００２８】従って、消費電流Ｉｉｉｃは、センスアン
プ１１の動作頻度により変動し、センスアンプ１１の動
作が長く停止するスタンバイ期間や、スタンバイ期間よ
りメモリデバイス全体の電力消費を低減するパワーダウ
ン期間には小さくなる。なお、アクティブ期間は、ワー
ド線が駆動され、センスアンプがビット線の電位差を増
幅し、その後ビット線をプリチャージする期間、スタン
バイ期間は、ワード線の駆動を停止してアクセス動作が
行われない期間、パワーダウン期間は、メモリデバイス
全体の動作が低下し、スタンバイ期間より更にデバイス
全体の電力消費が低減する期間であり、アクセス動作が
行われない期間である。
プ１１の動作頻度により変動し、センスアンプ１１の動
作が長く停止するスタンバイ期間や、スタンバイ期間よ
りメモリデバイス全体の電力消費を低減するパワーダウ
ン期間には小さくなる。なお、アクティブ期間は、ワー
ド線が駆動され、センスアンプがビット線の電位差を増
幅し、その後ビット線をプリチャージする期間、スタン
バイ期間は、ワード線の駆動を停止してアクセス動作が
行われない期間、パワーダウン期間は、メモリデバイス
全体の動作が低下し、スタンバイ期間より更にデバイス
全体の電力消費が低減する期間であり、アクセス動作が
行われない期間である。
【００２９】即ち、スタンバイ期間の消費電流Ｉｉｉｃ
はアクティブ期間より低くなり、パワーダウン期間の消
費電流Ｉｉｉｃは通常動作期間より低くなる。また、通
常動作期間においても、センスアンプ１１の動作頻度が
低い第２の動作期間（低速時）の消費電流Ｉｉｉｃはセ
ンスアンプ１１の動作頻度が高い第１の動作期間より低
くなる。
はアクティブ期間より低くなり、パワーダウン期間の消
費電流Ｉｉｉｃは通常動作期間より低くなる。また、通
常動作期間においても、センスアンプ１１の動作頻度が
低い第２の動作期間（低速時）の消費電流Ｉｉｉｃはセ
ンスアンプ１１の動作頻度が高い第１の動作期間より低
くなる。
【００３０】このようにスタンバイ期間やパワーダウン
期間にはセンスアンプの動作がなく若しくは低下し、そ
の消費電流Ｉｉｉｃが小さくなり、第２の降圧電圧Ｖｉ
ｉｃを上昇させる。しかし、本実施の形態の降圧電圧発
生回路では、第１の降圧電圧Ｖｉｉを降圧して第２の降
圧電圧Ｖｉｉｃを生成しているため、消費電流Ｉｉｉｃ
が小さくなっても第２の降圧電圧Ｖｉｉｃが第１の降圧
電圧Ｖｉｉを越えて上昇することはなく、内部回路の誤
動作を防止することができる。
期間にはセンスアンプの動作がなく若しくは低下し、そ
の消費電流Ｉｉｉｃが小さくなり、第２の降圧電圧Ｖｉ
ｉｃを上昇させる。しかし、本実施の形態の降圧電圧発
生回路では、第１の降圧電圧Ｖｉｉを降圧して第２の降
圧電圧Ｖｉｉｃを生成しているため、消費電流Ｉｉｉｃ
が小さくなっても第２の降圧電圧Ｖｉｉｃが第１の降圧
電圧Ｖｉｉを越えて上昇することはなく、内部回路の誤
動作を防止することができる。
【００３１】図３は、本発明の第１の実施の形態の降圧
電圧発生回路の構成図である。第１の実施の形態の降圧
電圧発生回路１９は、外部電源電圧Ｖｃｃから第１の降
圧電圧Ｖｉｉを生成するＮＭＯＳトランジスタ５０を有
する第１の降圧回路２０と、第１の降圧電圧Ｖｉｉから
第２の降圧電圧Ｖｉｉｃを生成するＮＭＯＳトランジス
タ５１を有する第２の降圧回路２１とから構成される。
電圧発生回路の構成図である。第１の実施の形態の降圧
電圧発生回路１９は、外部電源電圧Ｖｃｃから第１の降
圧電圧Ｖｉｉを生成するＮＭＯＳトランジスタ５０を有
する第１の降圧回路２０と、第１の降圧電圧Ｖｉｉから
第２の降圧電圧Ｖｉｉｃを生成するＮＭＯＳトランジス
タ５１を有する第２の降圧回路２１とから構成される。
【００３２】ＮＭＯＳトランジスタ５０のドレインは外
部電源電圧Ｖｃｃ（例えば２．５Ｖ）に接続され、ゲー
トはレファレンスレベルＶｇ（例えば２．９Ｖ〜３．０
Ｖ）に接続される。レファレンスレベルＶｇは、ＮＭＯ
Ｓトランジスタ５０の閾値電圧をＶｔｈ（例えば０．９
Ｖ〜１．０Ｖ）とすると、 Ｖｇ＝Ｖｉｉ＋Ｖｔｈ に設定される。従って、ＮＭＯＳトランジスタ５０のソ
ースから、第１の降圧電圧Ｖｉｉ（例えば２．０Ｖ）が
得られる。
部電源電圧Ｖｃｃ（例えば２．５Ｖ）に接続され、ゲー
トはレファレンスレベルＶｇ（例えば２．９Ｖ〜３．０
Ｖ）に接続される。レファレンスレベルＶｇは、ＮＭＯ
Ｓトランジスタ５０の閾値電圧をＶｔｈ（例えば０．９
Ｖ〜１．０Ｖ）とすると、 Ｖｇ＝Ｖｉｉ＋Ｖｔｈ に設定される。従って、ＮＭＯＳトランジスタ５０のソ
ースから、第１の降圧電圧Ｖｉｉ（例えば２．０Ｖ）が
得られる。
【００３３】また、ＮＭＯＳトランジスタ５１のドレイ
ンは第１の降圧電圧Ｖｉｉに接続され、ゲートはレファ
レンスレベルＶｇｃ（例えば２．３Ｖ）に接続される。
レファレンスレベルＶｇｃは、ＮＭＯＳトランジスタ５
１の閾値電圧をＶｔｈ（例えば０．８Ｖ）とすると、 Ｖｇｃ＝Ｖｉｉｃ＋Ｖｔｈ に設定される。従って、ＮＭＯＳトランジスタ５１のソ
ースから、第２の降圧電圧Ｖｉｉｃ（例えば１．５Ｖ）
が得られる。
ンは第１の降圧電圧Ｖｉｉに接続され、ゲートはレファ
レンスレベルＶｇｃ（例えば２．３Ｖ）に接続される。
レファレンスレベルＶｇｃは、ＮＭＯＳトランジスタ５
１の閾値電圧をＶｔｈ（例えば０．８Ｖ）とすると、 Ｖｇｃ＝Ｖｉｉｃ＋Ｖｔｈ に設定される。従って、ＮＭＯＳトランジスタ５１のソ
ースから、第２の降圧電圧Ｖｉｉｃ（例えば１．５Ｖ）
が得られる。
【００３４】このように本実施の形態の降圧電圧発生回
路１９は、第１の降圧電圧Ｖｉｉを降圧して第２の降圧
電圧Ｖｉｉｃを生成しているので、第２の降圧電圧Ｖｉ
ｉｃの消費電流Ｉｉｉｃが極めて少ないスタンバイ期間
やパワーダウン期間においても、第２の降圧電圧Ｖｉｉ
ｃは第１の降圧電圧Ｖｉｉを越えて大きくなることはな
く、メモリデバイスの内部回路の誤動作を防止すること
ができる。
路１９は、第１の降圧電圧Ｖｉｉを降圧して第２の降圧
電圧Ｖｉｉｃを生成しているので、第２の降圧電圧Ｖｉ
ｉｃの消費電流Ｉｉｉｃが極めて少ないスタンバイ期間
やパワーダウン期間においても、第２の降圧電圧Ｖｉｉ
ｃは第１の降圧電圧Ｖｉｉを越えて大きくなることはな
く、メモリデバイスの内部回路の誤動作を防止すること
ができる。
【００３５】図４は、本発明の第２の実施の形態の降圧
電圧発生回路の構成図である。第２の実施の形態の降圧
電圧発生回路１９は、ＰＭＯＳトランジスタ５２と差動
アンプ５３とを有する第１の降圧回路２０と、ＰＭＯＳ
トランジスタ５４と差動アンプ５５とを有する第２の降
圧回路２１とから構成される。
電圧発生回路の構成図である。第２の実施の形態の降圧
電圧発生回路１９は、ＰＭＯＳトランジスタ５２と差動
アンプ５３とを有する第１の降圧回路２０と、ＰＭＯＳ
トランジスタ５４と差動アンプ５５とを有する第２の降
圧回路２１とから構成される。
【００３６】ＰＭＯＳトランジスタ５２のソースは、外
部電源電圧Ｖｃｃに接続され、ゲートは差動アンプ５３
の出力に接続され、ドレインは第１の降圧電圧Ｖｉｉの
出力端子に接続される。また、差動アンプ５３の反転入
力には、第１の降圧電圧Ｖｉｉと等しいレファレンスレ
ベルＶｒｅｆ１が入力され、非反転入力には第１の降圧
電圧Ｖｉｉが入力される。
部電源電圧Ｖｃｃに接続され、ゲートは差動アンプ５３
の出力に接続され、ドレインは第１の降圧電圧Ｖｉｉの
出力端子に接続される。また、差動アンプ５３の反転入
力には、第１の降圧電圧Ｖｉｉと等しいレファレンスレ
ベルＶｒｅｆ１が入力され、非反転入力には第１の降圧
電圧Ｖｉｉが入力される。
【００３７】ＰＭＯＳトランジスタ５４のソースは、第
１の降圧電圧Ｖｉｉに接続され、ゲートは差動アンプ５
５の出力に接続され、ドレインは第２の降圧電圧Ｖｉｉ
ｃの出力端子に接続される。また、差動アンプ５５の反
転入力には、第２の降圧電圧Ｖｉｉｃと等しいレファレ
ンスレベルＶｒｅｆ２が入力され、非反転入力には第２
の降圧電圧Ｖｉｉｃが入力される。
１の降圧電圧Ｖｉｉに接続され、ゲートは差動アンプ５
５の出力に接続され、ドレインは第２の降圧電圧Ｖｉｉ
ｃの出力端子に接続される。また、差動アンプ５５の反
転入力には、第２の降圧電圧Ｖｉｉｃと等しいレファレ
ンスレベルＶｒｅｆ２が入力され、非反転入力には第２
の降圧電圧Ｖｉｉｃが入力される。
【００３８】第２の実施の形態の降圧電圧発生回路１９
では、レファレンスレベルＶｒｅｆ１が第１の降圧電圧
Ｖｉｉと等しく、レファレンスレベルＶｒｅｆ２が第２
の降圧電圧Ｖｉｉｃと等しく設定される。そして、例え
ば第１の降圧電圧Ｖｉｉが供給される内部回路の消費電
流Ｉｉｉが増えて第１の降圧電圧Ｖｉｉが低下した場合
は、差動アンプ５３の出力電圧が低下してＰＭＯＳトラ
ンジスタ５２のゲート電位を下げ、ＰＭＯＳトランジス
タ５２の電流駆動能力を増加させて第１の降圧電圧Ｖｉ
ｉの低下を補償する。一方、第１の降圧電圧Ｖｉｉが上
昇した場合は、差動アンプ５３の出力電圧が上昇してＰ
ＭＯＳトランジスタ５２のゲート電位を上げ、ＰＭＯＳ
トランジスタ５２の電流駆動能力を低下させて第１の降
圧電圧Ｖｉｉの上昇を制限する。即ち、ＰＭＯＳトラン
ジスタ５２の電流駆動能力はダイナミックに制御され
る。
では、レファレンスレベルＶｒｅｆ１が第１の降圧電圧
Ｖｉｉと等しく、レファレンスレベルＶｒｅｆ２が第２
の降圧電圧Ｖｉｉｃと等しく設定される。そして、例え
ば第１の降圧電圧Ｖｉｉが供給される内部回路の消費電
流Ｉｉｉが増えて第１の降圧電圧Ｖｉｉが低下した場合
は、差動アンプ５３の出力電圧が低下してＰＭＯＳトラ
ンジスタ５２のゲート電位を下げ、ＰＭＯＳトランジス
タ５２の電流駆動能力を増加させて第１の降圧電圧Ｖｉ
ｉの低下を補償する。一方、第１の降圧電圧Ｖｉｉが上
昇した場合は、差動アンプ５３の出力電圧が上昇してＰ
ＭＯＳトランジスタ５２のゲート電位を上げ、ＰＭＯＳ
トランジスタ５２の電流駆動能力を低下させて第１の降
圧電圧Ｖｉｉの上昇を制限する。即ち、ＰＭＯＳトラン
ジスタ５２の電流駆動能力はダイナミックに制御され
る。
【００３９】このように第２の実施の形態の降圧電圧発
生回路１９では、差動アンプ５３、５５により降圧電圧
Ｖｉｉ、Ｖｉｉｃの変動をフィードバックし、ＰＭＯＳ
トランジスタ５２、５４のゲートをダイナミックに制御
しているので、ＰＭＯＳトランジスタ５２、５４は充分
な電流供給能力を有する。従って、ＰＭＯＳトランジス
タ５２、５４のサイズは、第１の実施の形態のＮＭＯＳ
トランジスタ５０、５１のサイズより小さくすることが
でき、降圧電圧発生回路１９全体のサイズを小さくする
ことができる。
生回路１９では、差動アンプ５３、５５により降圧電圧
Ｖｉｉ、Ｖｉｉｃの変動をフィードバックし、ＰＭＯＳ
トランジスタ５２、５４のゲートをダイナミックに制御
しているので、ＰＭＯＳトランジスタ５２、５４は充分
な電流供給能力を有する。従って、ＰＭＯＳトランジス
タ５２、５４のサイズは、第１の実施の形態のＮＭＯＳ
トランジスタ５０、５１のサイズより小さくすることが
でき、降圧電圧発生回路１９全体のサイズを小さくする
ことができる。
【００４０】また、第２の実施の形態の降圧電圧発生回
路１９では、第１の降圧電圧Ｖｉｉを降圧して第２の降
圧電圧Ｖｉｉｃを生成しているので、第２の降圧電圧Ｖ
ｉｉｃの消費電流Ｉｉｉｃが極めて少ないスタンバイ期
間やパワーダウン期間においても、第２の降圧電圧Ｖｉ
ｉｃは第１の降圧電圧Ｖｉｉを越えて大きくなることは
なく、メモリデバイスの内部回路の誤動作を防止するこ
とができる。
路１９では、第１の降圧電圧Ｖｉｉを降圧して第２の降
圧電圧Ｖｉｉｃを生成しているので、第２の降圧電圧Ｖ
ｉｉｃの消費電流Ｉｉｉｃが極めて少ないスタンバイ期
間やパワーダウン期間においても、第２の降圧電圧Ｖｉ
ｉｃは第１の降圧電圧Ｖｉｉを越えて大きくなることは
なく、メモリデバイスの内部回路の誤動作を防止するこ
とができる。
【００４１】図５は、図４に示した本発明の第２の実施
の形態の降圧電圧発生回路１９の詳細図である。第１の
降圧回路２０の差動アンプ５３は、ＰＭＯＳトランジス
タ６０、６１とＮＭＯＳトランジスタ６２、６３、６４
により構成され、第１の降圧電圧Ｖｉｉの変動を検出し
て、ＰＭＯＳトランジスタ５２のゲートを制御し、第１
の降圧電圧Ｖｉｉを安定化する。
の形態の降圧電圧発生回路１９の詳細図である。第１の
降圧回路２０の差動アンプ５３は、ＰＭＯＳトランジス
タ６０、６１とＮＭＯＳトランジスタ６２、６３、６４
により構成され、第１の降圧電圧Ｖｉｉの変動を検出し
て、ＰＭＯＳトランジスタ５２のゲートを制御し、第１
の降圧電圧Ｖｉｉを安定化する。
【００４２】例えば、第１の降圧電圧Ｖｉｉが供給され
る内部回路の消費電流が増加して第１の降圧電圧Ｖｉｉ
が低下した場合は、ＮＭＯＳトランジスタ６３のゲート
の電位が低下する。ＮＭＯＳトランジスタ６３のゲート
電位の低下は、差動アンプ５３により増幅され、ＰＭＯ
Ｓトランジスタ５２のゲート電位を低下させる。これに
よりＰＭＯＳトランジスタ５２の駆動能力が大きくな
り、第１の降圧電圧Ｖｉｉの低下を補償する。
る内部回路の消費電流が増加して第１の降圧電圧Ｖｉｉ
が低下した場合は、ＮＭＯＳトランジスタ６３のゲート
の電位が低下する。ＮＭＯＳトランジスタ６３のゲート
電位の低下は、差動アンプ５３により増幅され、ＰＭＯ
Ｓトランジスタ５２のゲート電位を低下させる。これに
よりＰＭＯＳトランジスタ５２の駆動能力が大きくな
り、第１の降圧電圧Ｖｉｉの低下を補償する。
【００４３】また、第２の降圧回路２１の差動アンプ５
５は、ＰＭＯＳトランジスタ６５、６６とＮＭＯＳトラ
ンジスタ６７、６８、６９により構成され、第２の降圧
電圧Ｖｉｉｃの変動を検出して、ＰＭＯＳトランジスタ
のゲートを制御し、第２の降圧電圧Ｖｉｉｃを安定化す
る。このように、第２の実施の形態の降圧電圧発生回路
１９は、多数のＭＯＳトランジスタを使用するが、前述
のようにＰＭＯＳトランジスタ５２、５４のサイズを小
さくすることができるので、降圧電圧発生回路１９全体
のサイズを小さくすることができる。
５は、ＰＭＯＳトランジスタ６５、６６とＮＭＯＳトラ
ンジスタ６７、６８、６９により構成され、第２の降圧
電圧Ｖｉｉｃの変動を検出して、ＰＭＯＳトランジスタ
のゲートを制御し、第２の降圧電圧Ｖｉｉｃを安定化す
る。このように、第２の実施の形態の降圧電圧発生回路
１９は、多数のＭＯＳトランジスタを使用するが、前述
のようにＰＭＯＳトランジスタ５２、５４のサイズを小
さくすることができるので、降圧電圧発生回路１９全体
のサイズを小さくすることができる。
【００４４】図６は、本発明の第３の実施の形態の降圧
電圧発生回路の構成図である。第３の実施の形態の降圧
電圧発生回路１９は、第１の降圧回路２０をＮＭＯＳト
ランジスタ７５で構成し、第２の降圧回路２１をＰＭＯ
Ｓトランジスタ７６と差動アンプ７７で構成する。第１
及び第２の降圧回路２０、２１の動作は、図３又は図４
の場合と同様である。
電圧発生回路の構成図である。第３の実施の形態の降圧
電圧発生回路１９は、第１の降圧回路２０をＮＭＯＳト
ランジスタ７５で構成し、第２の降圧回路２１をＰＭＯ
Ｓトランジスタ７６と差動アンプ７７で構成する。第１
及び第２の降圧回路２０、２１の動作は、図３又は図４
の場合と同様である。
【００４５】図７は、本発明の第４の実施の形態の降圧
電圧発生回路の構成図である。第４の実施の形態の降圧
電圧発生回路１９は、第１の降圧回路２０をＰＭＯＳト
ランジスタ７８と差動アンプ７９で構成し、第２の降圧
回路２１をＮＭＯＳトランジスタ８０で構成する。第１
及び第２の降圧回路２０、２１の動作は、図３又は図４
の場合と同様である。
電圧発生回路の構成図である。第４の実施の形態の降圧
電圧発生回路１９は、第１の降圧回路２０をＰＭＯＳト
ランジスタ７８と差動アンプ７９で構成し、第２の降圧
回路２１をＮＭＯＳトランジスタ８０で構成する。第１
及び第２の降圧回路２０、２１の動作は、図３又は図４
の場合と同様である。
【００４６】なお、以上の実施の形態では、降圧電圧発
生回路が２種類の降圧電圧を生成する場合を示したが、
更に多くの降圧電圧を生成することもできる。ただし、
各降圧電圧は、その降圧電圧より大きく且つ最も近い降
圧電圧から順次生成する。このようにすれば、各降圧電
圧が供給される内部回路の消費電流が少ない場合でも、
各降圧電圧の電圧関係を維持することができ、メモリデ
バイスの誤動作を未然に防止することができる。
生回路が２種類の降圧電圧を生成する場合を示したが、
更に多くの降圧電圧を生成することもできる。ただし、
各降圧電圧は、その降圧電圧より大きく且つ最も近い降
圧電圧から順次生成する。このようにすれば、各降圧電
圧が供給される内部回路の消費電流が少ない場合でも、
各降圧電圧の電圧関係を維持することができ、メモリデ
バイスの誤動作を未然に防止することができる。
【００４７】図８は、本発明の実施の形態の降圧電圧発
生回路の特性図で、図１２と同様の条件における第１の
降圧電圧Ｖｉｉと第２の降圧電圧Ｖｉｉｃの関係を示
す。本実施の形態の降圧電圧発生回路は、図３乃至図７
に示すように、第１の降圧電圧Ｖｉｉを降圧して第２の
降圧電圧Ｖｉｉｃを生成するため、スタンバイ期間やパ
ワーダウン期間等、第２の降圧電圧Ｖｉｉｃが供給され
る内部回路の消費電流が極めて少ない場合（Ｉｉｉｃ
２）でも、第２の降圧電圧Ｖｉｉｃが第１の降圧電圧Ｖ
ｉｉの通常電圧Ｖｉｉ１を越えて上昇することはなく、
第２の内部回路の誤動作を防止することができる。
生回路の特性図で、図１２と同様の条件における第１の
降圧電圧Ｖｉｉと第２の降圧電圧Ｖｉｉｃの関係を示
す。本実施の形態の降圧電圧発生回路は、図３乃至図７
に示すように、第１の降圧電圧Ｖｉｉを降圧して第２の
降圧電圧Ｖｉｉｃを生成するため、スタンバイ期間やパ
ワーダウン期間等、第２の降圧電圧Ｖｉｉｃが供給され
る内部回路の消費電流が極めて少ない場合（Ｉｉｉｃ
２）でも、第２の降圧電圧Ｖｉｉｃが第１の降圧電圧Ｖ
ｉｉの通常電圧Ｖｉｉ１を越えて上昇することはなく、
第２の内部回路の誤動作を防止することができる。
【００４８】図９は、本発明の実施の形態のメモリデバ
イスにおけるメモリセル１４、センスアンプ１１等の構
成図である。メモリセル１４は、ＮＭＯＳトランジスタ
４２とコンデンサ４３により構成され、ワード線ＷＬと
ビット線ＢＬの交点に配置される。コンデンサ４３の一
端にはセル対向電極用電圧Ｖｐｃが印加される。
イスにおけるメモリセル１４、センスアンプ１１等の構
成図である。メモリセル１４は、ＮＭＯＳトランジスタ
４２とコンデンサ４３により構成され、ワード線ＷＬと
ビット線ＢＬの交点に配置される。コンデンサ４３の一
端にはセル対向電極用電圧Ｖｐｃが印加される。
【００４９】ビット線ＢＬ、／ＢＬの間にはＮＭＯＳト
ランジスタ３８、３９、４０からなるリセット回路４１
が接続され、ＮＭＯＳトランジスタ３９、４０の接続点
に、プリチャージ電圧発生回路２３で生成されるプリチ
ャージ電圧Ｖｐｒ１が印加される。
ランジスタ３８、３９、４０からなるリセット回路４１
が接続され、ＮＭＯＳトランジスタ３９、４０の接続点
に、プリチャージ電圧発生回路２３で生成されるプリチ
ャージ電圧Ｖｐｒ１が印加される。
【００５０】ビット線ショート信号ｂｒｓがアクティブ
レベルのＨレベルになると、リセット回路４１のＮＭＯ
Ｓトランジスタ３８が導通してビット線ＢＬ、／ＢＬを
短絡し、且つ、ＮＭＯＳトランジスタ３９、４０が導通
してビット線ＢＬ、／ＢＬにプリチャージ電圧Ｖｐｒ１
を印加する。但し、プリチャージ電圧発生回路２３から
ビット線にプリチャージ電圧Ｖｐｒ１を供給する配線４
４は細くて長いので、ビット線ショートによりビット線
ＢＬ、／ＢＬがプリチャージ電圧Ｖｐｒ１になるには、
有限の時間が必要である。従って、ビット線ショート直
後のビット線ＢＬ、／ＢＬの電位は、Ｖｐｒ１になるの
ではなく、その時点のビット線ＢＬ、／ＢＬの電位の１
／２になる。
レベルのＨレベルになると、リセット回路４１のＮＭＯ
Ｓトランジスタ３８が導通してビット線ＢＬ、／ＢＬを
短絡し、且つ、ＮＭＯＳトランジスタ３９、４０が導通
してビット線ＢＬ、／ＢＬにプリチャージ電圧Ｖｐｒ１
を印加する。但し、プリチャージ電圧発生回路２３から
ビット線にプリチャージ電圧Ｖｐｒ１を供給する配線４
４は細くて長いので、ビット線ショートによりビット線
ＢＬ、／ＢＬがプリチャージ電圧Ｖｐｒ１になるには、
有限の時間が必要である。従って、ビット線ショート直
後のビット線ＢＬ、／ＢＬの電位は、Ｖｐｒ１になるの
ではなく、その時点のビット線ＢＬ、／ＢＬの電位の１
／２になる。
【００５１】センスアンプ１１は、ＰＭＯＳトランジス
タ３２、３３、３４とＮＭＯＳトランジスタ３５、３
６、３７とから構成され、ＰＭＯＳトランジスタ３２を
介してセンスアンプ用電源電圧Ｖｉｉｄに接続され、Ｎ
ＭＯＳトランジスタ３７を介してグランド電位に接続さ
れる。
タ３２、３３、３４とＮＭＯＳトランジスタ３５、３
６、３７とから構成され、ＰＭＯＳトランジスタ３２を
介してセンスアンプ用電源電圧Ｖｉｉｄに接続され、Ｎ
ＭＯＳトランジスタ３７を介してグランド電位に接続さ
れる。
【００５２】切換回路２２は、ＰＭＯＳトランジスタ３
０、３１により構成され、ＰＭＯＳトランジスタ３０の
ソースに第１の降圧電圧Ｖｉｉが供給され、ＰＭＯＳト
ランジスタ３１のソースに第２の降圧電圧Ｖｉｉｃが供
給される。そして、切換信号ｓａ又はｓｂをＬレベルに
することにより、第１の降圧電圧Ｖｉｉ又は第２の降圧
電圧Ｖｉｉｃがセンスアンプ用電源電圧Ｖｉｉｄとして
センスアンプ１１に供給される。
０、３１により構成され、ＰＭＯＳトランジスタ３０の
ソースに第１の降圧電圧Ｖｉｉが供給され、ＰＭＯＳト
ランジスタ３１のソースに第２の降圧電圧Ｖｉｉｃが供
給される。そして、切換信号ｓａ又はｓｂをＬレベルに
することにより、第１の降圧電圧Ｖｉｉ又は第２の降圧
電圧Ｖｉｉｃがセンスアンプ用電源電圧Ｖｉｉｄとして
センスアンプ１１に供給される。
【００５３】第１の降圧電圧Ｖｉｉは、ビット線ＢＬ、
／ＢＬの開きを速くするためのオーバードライブ期間に
センスアンプ１１に印加されるが、メモリデバイスの周
辺回路にも供給され、メモリデバイスのスタンバイ期間
やパワーダウン期間にも周辺回路内のリーク電流が流れ
る。一方、第２の降圧電圧Ｖｉｉｃは、センスアンプ１
１を介してビット線ＢＬ、／ＢＬやメモリセル１４に供
給される。センスアンプ１１は、スタンバイ期間等にお
いて、周辺回路に比較してリーク電流は極めて少ない。
従って、周辺回路での消費電流は、通常動作時、低速動
作時のスタンバイ期間及びパワーダウン期間において、
ほとんど変わらない。一方、メモリコア内のセンスアン
プでは前述の通り消費電流に大きな変化が生じる。
／ＢＬの開きを速くするためのオーバードライブ期間に
センスアンプ１１に印加されるが、メモリデバイスの周
辺回路にも供給され、メモリデバイスのスタンバイ期間
やパワーダウン期間にも周辺回路内のリーク電流が流れ
る。一方、第２の降圧電圧Ｖｉｉｃは、センスアンプ１
１を介してビット線ＢＬ、／ＢＬやメモリセル１４に供
給される。センスアンプ１１は、スタンバイ期間等にお
いて、周辺回路に比較してリーク電流は極めて少ない。
従って、周辺回路での消費電流は、通常動作時、低速動
作時のスタンバイ期間及びパワーダウン期間において、
ほとんど変わらない。一方、メモリコア内のセンスアン
プでは前述の通り消費電流に大きな変化が生じる。
【００５４】ＤＲＡＭがスタンバイ期間又はパワーダウ
ン期間の後にアクティブ状態になると、ビット線ショー
ト信号ｂｒｓがＬレベルとなってビット線ＢＬ、／ＢＬ
の短絡が解除され、ワード線ＷＬの電位が立ち上がっ
て、コンデンサ４３に保持されているデータに応じた電
圧がビット線ＢＬに印加される。その結果、ビット線Ｂ
Ｌ、／ＢＬに電位差ΔＶが生じる。
ン期間の後にアクティブ状態になると、ビット線ショー
ト信号ｂｒｓがＬレベルとなってビット線ＢＬ、／ＢＬ
の短絡が解除され、ワード線ＷＬの電位が立ち上がっ
て、コンデンサ４３に保持されているデータに応じた電
圧がビット線ＢＬに印加される。その結果、ビット線Ｂ
Ｌ、／ＢＬに電位差ΔＶが生じる。
【００５５】ビット線ＢＬ、／ＢＬ間に微小電位差が生
じるタイミングで、ラッチイネーブル信号ｌｅ、／ｌｅ
が、ＰＭＯＳトランジスタ３２、ＮＭＯＳトランジスタ
３７のゲートに入力され、センスアンプ１１が活性化さ
れる。これにより、センスアンプ１１はビット線ＢＬ、
／ＢＬ間の電位差を読み出して増幅する。そして、その
後、ワード線の電圧が立ち下がると、ビット線リセット
回路４１が活性化され、ビット線対は両電圧の中間電圧
にリセットされる。
じるタイミングで、ラッチイネーブル信号ｌｅ、／ｌｅ
が、ＰＭＯＳトランジスタ３２、ＮＭＯＳトランジスタ
３７のゲートに入力され、センスアンプ１１が活性化さ
れる。これにより、センスアンプ１１はビット線ＢＬ、
／ＢＬ間の電位差を読み出して増幅する。そして、その
後、ワード線の電圧が立ち下がると、ビット線リセット
回路４１が活性化され、ビット線対は両電圧の中間電圧
にリセットされる。
【００５６】図１０は、本実施の形態のメモリデバイス
において、長期のスタンバイ期間の終了後、最初にメモ
リセルがアクティブになる場合の動作波形図である。メ
モリデバイスのスタンバイ期間には、センスアンプ用電
源電圧Ｖｉｉｄとして第２の降圧電圧Ｖｉｉｃが選択さ
れるが、前述のように、本実施の形態では第２の降圧電
圧Ｖｉｉｃは第１の降圧電圧Ｖｉｉを越えることはな
い。
において、長期のスタンバイ期間の終了後、最初にメモ
リセルがアクティブになる場合の動作波形図である。メ
モリデバイスのスタンバイ期間には、センスアンプ用電
源電圧Ｖｉｉｄとして第２の降圧電圧Ｖｉｉｃが選択さ
れるが、前述のように、本実施の形態では第２の降圧電
圧Ｖｉｉｃは第１の降圧電圧Ｖｉｉを越えることはな
い。
【００５７】即ち、第２の降圧電圧Ｖｉｉｃは第１の降
圧電圧Ｖｉｉを降圧して生成するため、スタンバイ期間
が比較的長期間であっても第２の降圧電圧Ｖｉｉｃは第
１の降圧電圧Ｖｉｉより大きくなることはなく、スタン
バイ期間のＶｉｉｄはせいぜいＶｉｉ１までしか上昇し
ない。
圧電圧Ｖｉｉを降圧して生成するため、スタンバイ期間
が比較的長期間であっても第２の降圧電圧Ｖｉｉｃは第
１の降圧電圧Ｖｉｉより大きくなることはなく、スタン
バイ期間のＶｉｉｄはせいぜいＶｉｉ１までしか上昇し
ない。
【００５８】スタンバイ期間の終了後の１回目のアクセ
スでは、ワード線ＷＬの電圧が所定の昇圧電圧Ｖｐｐま
で上昇し、ビット線ＢＬ、／ＢＬに電位差が生じるタイ
ミングでラッチイネーブル信号ｌｅが立ち下がり、セン
スアンプ１１が活性化される。また、センスアンプ用電
源電圧Ｖｉｉｄは、ビット線の開きを速めるオーバード
ライブ期間に、第１の降圧電圧Ｖｉｉに切り換えられ
る。ただし、本実施の形態においては、スタンバイ期間
のＶｉｉｄはＶｉｉ１まで上昇しているので、図１０中
では、その電圧値はＶｉｉ１のままである。
スでは、ワード線ＷＬの電圧が所定の昇圧電圧Ｖｐｐま
で上昇し、ビット線ＢＬ、／ＢＬに電位差が生じるタイ
ミングでラッチイネーブル信号ｌｅが立ち下がり、セン
スアンプ１１が活性化される。また、センスアンプ用電
源電圧Ｖｉｉｄは、ビット線の開きを速めるオーバード
ライブ期間に、第１の降圧電圧Ｖｉｉに切り換えられ
る。ただし、本実施の形態においては、スタンバイ期間
のＶｉｉｄはＶｉｉ１まで上昇しているので、図１０中
では、その電圧値はＶｉｉ１のままである。
【００５９】センスアンプ用電源電圧Ｖｉｉｄは、オー
バードライブ期間後に第２の降圧電圧Ｖｉｉｃに切り換
えられる。この場合、本実施の形態では従来と異なり、
第２の降圧電圧Ｖｉｉｃは、スタンバイ期間にせいぜい
第１の降圧電圧Ｖｉｉ１までしか上昇していないため、
センスアンプ用電源電圧Ｖｉｉｄは、１回目のアクセス
によるセンスアンプ動作の電流の消費により、所望の電
圧Ｖｉｉｃ１まで低下する。従って、ビット線の電圧
は、通常と同じ電圧Ｖｉｉｃ１、０にドライブされる。
バードライブ期間後に第２の降圧電圧Ｖｉｉｃに切り換
えられる。この場合、本実施の形態では従来と異なり、
第２の降圧電圧Ｖｉｉｃは、スタンバイ期間にせいぜい
第１の降圧電圧Ｖｉｉ１までしか上昇していないため、
センスアンプ用電源電圧Ｖｉｉｄは、１回目のアクセス
によるセンスアンプ動作の電流の消費により、所望の電
圧Ｖｉｉｃ１まで低下する。従って、ビット線の電圧
は、通常と同じ電圧Ｖｉｉｃ１、０にドライブされる。
【００６０】ビット線ＢＬ、／ＢＬの電位差が充分開い
た後、ビット線ショート信号ｂｒｓがアクティブにな
り、ビット線ＢＬ、／ＢＬが短絡される。これにより、
ビット線ＢＬ、／ＢＬの電圧は、その時点のビット線Ｂ
Ｌ、／ＢＬの電圧の１／２、即ちＶｐｒ＝（Ｖｉｉｃ
１）／２になる。
た後、ビット線ショート信号ｂｒｓがアクティブにな
り、ビット線ＢＬ、／ＢＬが短絡される。これにより、
ビット線ＢＬ、／ＢＬの電圧は、その時点のビット線Ｂ
Ｌ、／ＢＬの電圧の１／２、即ちＶｐｒ＝（Ｖｉｉｃ
１）／２になる。
【００６１】このように本実施の形態のメモリセルで
は、ビット線ショートによるプリチャージ電圧Ｖｐｒ
は、プリチャージ電圧発生回路で生成されるプリチャー
ジ電圧Ｖｐｒ１と同レベルであり、従来のようにプリチ
ャージ電圧ＶｐｒがＶｐｒ１より大きくなることはな
い。従って、セルに書き込まれたＨレベルのデータに対
してセンスアンプのマージンが小さくなることがなく、
続く２回目のアクセスで誤動作が発生することはない。
は、ビット線ショートによるプリチャージ電圧Ｖｐｒ
は、プリチャージ電圧発生回路で生成されるプリチャー
ジ電圧Ｖｐｒ１と同レベルであり、従来のようにプリチ
ャージ電圧ＶｐｒがＶｐｒ１より大きくなることはな
い。従って、セルに書き込まれたＨレベルのデータに対
してセンスアンプのマージンが小さくなることがなく、
続く２回目のアクセスで誤動作が発生することはない。
【００６２】図１０の動作波形図は、スタンバイ期間の
後に最初にメモリセルがアクセスされる場合を示した
が、パワーダウン期間の後に最初にメモリセルがアクセ
スされてアクティブ期間に移行する場合も同様である。
また、以上の実施の形態において、本発明をメモリデバ
イスに適用する場合を説明したが、メモリデバイスに限
らず、汎用のＬＳＩデバイスに適用することもできる。
後に最初にメモリセルがアクセスされる場合を示した
が、パワーダウン期間の後に最初にメモリセルがアクセ
スされてアクティブ期間に移行する場合も同様である。
また、以上の実施の形態において、本発明をメモリデバ
イスに適用する場合を説明したが、メモリデバイスに限
らず、汎用のＬＳＩデバイスに適用することもできる。
【００６３】
【発明の効果】以上説明した通り、本発明によれば、電
源電圧を降圧して第１の降圧電圧を生成する第１の降圧
回路と、第１の降圧電圧を降圧して第２の降圧電圧を生
成する第２の降圧回路とを有するので、第２の降圧回路
の消費電流が極めて少ないスタンバイ期間やパワーダウ
ン期間においても、第２の降圧電圧は第１の降圧電圧を
越えて大きくなることはなく、メモリデバイスの内部回
路の誤動作を未然に防止することができる。
源電圧を降圧して第１の降圧電圧を生成する第１の降圧
回路と、第１の降圧電圧を降圧して第２の降圧電圧を生
成する第２の降圧回路とを有するので、第２の降圧回路
の消費電流が極めて少ないスタンバイ期間やパワーダウ
ン期間においても、第２の降圧電圧は第１の降圧電圧を
越えて大きくなることはなく、メモリデバイスの内部回
路の誤動作を未然に防止することができる。
【図１】本発明の実施の形態のメモリセルの構成図であ
る。
る。
【図２】本発明の実施の形態のメモリデバイスの消費電
流の特性図である。
流の特性図である。
【図３】本発明の第１の実施の形態の降圧電圧発生回路
の構成図である。
の構成図である。
【図４】本発明の第２の実施の形態の降圧電圧発生回路
の構成図である。
の構成図である。
【図５】本発明の第２の実施の形態の降圧電圧発生回路
の詳細図である。
の詳細図である。
【図６】本発明の第３の実施の形態の降圧電圧発生回路
の構成図である。
の構成図である。
【図７】本発明の第４の実施の形態の降圧電圧発生回路
の構成図である。
の構成図である。
【図８】本発明の実施の形態の降圧電圧発生回路の特性
図である。
図である。
【図９】本発明の実施の形態のメモリセル、センスアン
プ等の構成図である。
プ等の構成図である。
【図１０】本発明の実施の形態のメモリセルの動作波形
図である。
図である。
【図１１】従来の降圧電圧発生回路の構成図である。
【図１２】従来の降圧電圧発生回路の特性図である。
【図１３】従来のメモリセルの動作波形図である。
１０ メモリコア １１ センスアンプ １２ ワードデコーダ １３ ワード線ドライバ １４ メモリセル １５ メモリセルアレー １６ コマンドデコーダ １７ プリデコーダ １８ 入出力回路 １９ 降圧電圧発生回路 ２０ 第１の降圧回路 ２１ 第２の降圧回路 ２２ 切替回路 ２３ プリチャージ電圧発生回路 ２４ 周辺回路 ４１ リセット回路 ５０、５１ ＮＭＯＳトランジスタ ５２、５４ ＰＭＯＳトランジスタ ５３、５５ 差動アンプ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B024 AA01 AA03 BA27 CA07 5H430 BB01 BB05 BB09 BB11 CC06 EE06 EE07 EE12 EE17 FF01 FF13 GG08 HH03 JJ07
Claims (6)
- 【請求項１】ワード線とビット線の交差位置に配置され
た複数のメモリセルを有するメモリコアと、電源電圧を
降圧して第１の降圧電圧と前記第１の降圧電圧より低い
第２の降圧電圧を発生する降圧電圧発生回路とを有する
メモリデバイスにおいて、 前記第２の降圧電圧を駆動電圧として供給され、前記ビ
ット線の電位を検出して前記第２の降圧電圧まで駆動す
るセンスアンプと、 前記ビット線を前記第２の降圧電圧のほぼ中間のプリチ
ャージ電位にリセットするリセット回路とを有し、 前記降圧電圧発生回路は、前記電源電圧を供給され当該
電源電圧より低い前記第１の降圧電圧を生成する第１の
降圧回路と、前記第１の降圧電圧を供給され当該第１の
降圧電圧より低い前記第２の降圧電圧を生成する第２の
降圧回路とを有することを特徴とするメモリデバイス。 - 【請求項２】請求項１において、 前記メモリデバイスは、前記第２の降圧電圧に対応する
消費電流が、第１の電流値である第１の動作期間と、前
記第１の電流値より低い第２の電流値である第２の動作
期間とを有することを特徴とするメモリデバイス。 - 【請求項３】請求項１又は２において、 更に、プリデコーダ又はコマンドデコーダを含む周辺回
路を有し、 前記第１の降圧電圧は、前記センスアンプ及び前記周辺
回路に供給され、 前記第２の降圧電圧は、前記センスアンプに供給される
ことを特徴とするメモリデバイス。 - 【請求項４】請求項１又は２において、 前記第１の降圧電圧は、前記ビット線の電位の開きを速
めるオーバードライブ期間に、前記センスアンプに供給
されることを特徴とするメモリデバイス。 - 【請求項５】電源電圧を降圧して第１の降圧電圧と前記
第１の降圧電圧より低い第２の降圧電圧を発生する降圧
電圧発生回路と、前記第１の降圧電圧が供給される周辺
回路と、前記第２の降圧電圧が供給されるメモリコアと
を有するメモリデバイスにおいて、 前記降圧電圧発生回路は、前記電源電圧を供給され当該
電源電圧より低い前記第１の降圧電圧を生成する第１の
降圧回路と、前記第１の降圧電圧を供給され当該第１の
降圧電圧より低い前記第２の降圧電圧を生成する第２の
降圧回路とを有し、 前記第２の降圧電圧に対応する消費電流が第１の電流値
である第１の動作期間と、前記第１の電流値より低い第
２の電流値である第２の動作期間とを有することを特徴
とするメモリデバイス。 - 【請求項６】電源電圧を降圧して第１の降圧電圧と前記
第１の降圧電圧より低い第２の降圧電圧を発生する降圧
電圧発生回路と、前記第１の降圧電圧が供給される第１
の内部回路と、前記第２の降圧電圧が供給される第２の
内部回路とを有するＬＳＩデバイスにおいて、 前記降圧電圧発生回路は、前記電源電圧を供給され当該
電源電圧より低い前記第１の降圧電圧を生成する第１の
降圧回路と、前記第１の降圧電圧を供給され当該第１の
降圧電圧より低い前記第２の降圧電圧を生成する第２の
降圧回路とを有し、 前記第２の降圧電圧に対応する消費電流が第１の電流値
である第１の動作期間と、前記第１の電流値より低い第
２の電流値である第２の動作期間とを有することを特徴
とするＬＳＩデバイス。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13761299A JP4043142B2 (ja) | 1999-05-18 | 1999-05-18 | メモリデバイス |
| US09/563,846 US6198683B1 (en) | 1999-05-18 | 2000-05-04 | Memory device |
| KR1020000025724A KR100643620B1 (ko) | 1999-05-18 | 2000-05-15 | 메모리 장치 |
| TW089109460A TW470957B (en) | 1999-05-18 | 2000-05-17 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13761299A JP4043142B2 (ja) | 1999-05-18 | 1999-05-18 | メモリデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000331478A true JP2000331478A (ja) | 2000-11-30 |
| JP4043142B2 JP4043142B2 (ja) | 2008-02-06 |
Family
ID=15202760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13761299A Expired - Fee Related JP4043142B2 (ja) | 1999-05-18 | 1999-05-18 | メモリデバイス |
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| Country | Link |
|---|---|
| US (1) | US6198683B1 (ja) |
| JP (1) | JP4043142B2 (ja) |
| KR (1) | KR100643620B1 (ja) |
| TW (1) | TW470957B (ja) |
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| JP2009043045A (ja) * | 2007-08-09 | 2009-02-26 | Fujitsu Microelectronics Ltd | 内部電源回路 |
| JP2011134059A (ja) * | 2009-12-24 | 2011-07-07 | Samsung Electronics Co Ltd | 電圧安定化装置及びそれを用いた半導体装置並びに電圧安定化方法 |
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| KR100878497B1 (ko) * | 2002-12-30 | 2009-01-13 | 주식회사 하이닉스반도체 | 복수의 코아전원을 가지는 반도체메모리장치 |
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| KR100816725B1 (ko) | 2006-09-28 | 2008-03-27 | 주식회사 하이닉스반도체 | 내부전압 발생기 및 그 구동 방법 |
| JP2008140531A (ja) * | 2006-11-07 | 2008-06-19 | Nec Electronics Corp | 半導体装置及びメモリ |
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