JP2000331478A - メモリデバイス - Google Patents
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Abstract
圧関係を維持し、内部回路の誤動作を防止する。 【解決手段】ワード線とビット線の交差位置に配置され
た複数のメモリセルを有するメモリコアと、電源電圧を
降圧して第1の降圧電圧と第1の降圧電圧より低い第2
の降圧電圧を発生する降圧電圧発生回路とを有するメモ
リデバイスにおいて、第2の降圧電圧を駆動電圧として
供給され、ビット線の電位を検出して第2の降圧電圧ま
で駆動するセンスアンプと、ビット線を第2の降圧電圧
のほぼ中間のプリチャージ電位にリセットするリセット
回路とを有し、降圧電圧発生回路は、電源電圧を供給さ
れ当該電源電圧より低い第1の降圧電圧を生成する第1
の降圧回路と、第1の降圧電圧を供給され当該第1の降
圧電圧より低い第2の降圧電圧を生成する第2の降圧回
路とを有する。
Description
関し、特に、外部から供給される電源電圧から複数の降
圧電圧を生成するメモリデバイスに関する。
は、内部回路を構成するトランジスタの高信頼化や低消
費電力化のため、又は外部から供給される電源電圧が変
動した場合でも、内部回路を安定に動作させる等のた
め、外部電源電圧を降圧し平滑化した電圧により内部回
路を動作させている。
降圧電圧が必要な場合は、メモリデバイス内に複数の降
圧回路を設け、各々の降圧回路が外部電源電圧を直接降
圧して複数の降圧電圧を生成していた。なお、必要な降
圧電圧が、駆動能力を必要としないリファレンスレベル
等の場合は、外部電源電圧を抵抗分割して生成する場合
もある。
れる降圧電圧発生回路の構成図である。従来の降圧電圧
発生回路19は、外部電源電圧Vccから第1の降圧電
圧Viiを生成するNMOSトランジスタ90と、外部
電源電圧Vccから第2の降圧電圧Viicを生成する
NMOSトランジスタ91とを有する。
部電源電圧Vccに接続され、ゲートはレファレンスレ
ベルVgに接続される。レファレンスレベルVgは、N
MOSトランジスタ90の閾値電圧をVthとすると、 Vg=Vii+Vth に設定される。そして、第1の降圧電圧Viiが、NM
OSトランジスタ90のソースから第1の内部回路92
に供給される。なお、Iiiは第1の内部回路92の消
費電流であり、NMOSトランジスタ90のソース・ド
レイン間電流である。
ンは外部電源電圧Vccに接続され、ゲートはレファレ
ンスレベルVgcに接続される。レファレンスレベルV
gcは、NMOSトランジスタ91の閾値電圧をVth
とすると、 Vgc=Viic+Vth に設定される。そして、第2の降圧電圧Viicが、N
MOSトランジスタ91のソースから第2の内部回路9
3に供給される。なお、Iiicは第2の内部回路93
の消費電流であり、NMOSトランジスタ91のソース
・ドレイン間電流である。
電圧発生回路の出力電圧の特性図で、横軸は内部回路の
消費電流であり、縦軸は降圧電圧発生回路の出力電圧で
ある。図12において、内部回路の消費電流が通常の場
合と極端に少ない場合における第1の降圧電圧Viiと
第2の降圧電圧Viicの関係を説明する。なお、横軸
の消費電流はログスケールである。
内部回路が通常の電流Iii1、Iiic1を消費する
場合に、例えば第2の降圧電圧Viicが第1の降圧電
圧Viiより小さくなるように設定され(Vii1>V
iic1)、内部回路は、その電圧関係で正常な動作を
するように設計される。しかしながら、内部回路が動作
速度を低下した場合で、第1の降圧電圧Viiが供給さ
れる第1の内部回路92の消費電流Iii1はリーク電
流等の理由で通常と同等で、第2の降圧電圧Viicが
供給される第2の内部回路93のリーク電流Iiic2
が通常より少ない場合は、第2の降圧電圧Viicが第
1の降圧電圧Viiより大きくなり(Vii1<Vii
c2)、第2の降圧電圧Viicが供給される第2の内
部回路93に誤動作が生じる場合がある。
は、次の通りである。消費電流Iiicが低下すると、
トランジスタ91のソース電圧が上昇し、トランジスタ
91はゲート・ソース間電圧が閾値電圧より低くなるサ
ブスレッショールド動作領域になる。その結果ソース電
圧Viicは、ドレイン電圧Vccに近いレベルまで上
昇してしまう。
圧電圧Viiが周辺回路に供給され、第2の降圧電圧V
iicがセンスアンプに供給されている場合に、メモリ
デバイスの通常動作時は、 Vii>Viic の電圧関係を有するように設計されている。メモリデバ
イスの消費電流の大きな部分を占めるセルアレイのセン
スアンプでの消費電流を抑えるために、センスアンプの
電源には他より低いViicが利用される。ここで、メ
モリデバイスの長期にわたるスタンバイ期間や、デバイ
ス全体の動作が実質的に停止するパワーダウン期間のよ
うに、メモリセルへのアクセス動作がない場合には、セ
ルアレイでのセンスアンプの消費電流が低下して上記の
電圧関係が維持できず、次のような誤動作が生じる場合
がある。
期間の後やパワーダウン期間の後に、最初にメモリセル
がアクティブになる場合の動作波形図である。メモリデ
バイスのスタンバイ期間等には消費電流Iiicが極め
て小さくなるため、図12に示した様に第2の降圧電圧
ViicはViic2まで上昇する。
方のビット線の電圧が上昇した第2の降圧電圧Viic
2になり、1回目のアクセスによるワード線駆動期間に
おいて、ビット線のデータ増幅による電荷の消費では所
定のViic1まで下がらない。このため、その後のプ
リチャージ期間においてビット線ショート信号brsが
アクティブになってビット線BL、/BLが短絡される
と、ビット線BL、/BLの電圧は、その時点でのビッ
ト線BLの電圧(Viicとグランド電位)の1/2に
なり、本来のプリチャージ電圧Vpr1(Viic1の
1/2)より大きくなってしまう。尚、図13中の動作
波形図には、センスアンプが活性化を開始する時に、一
次的に駆動電源を第1の降圧電圧Viiにするオーバー
ドライブ形式の波形が示される。
高くなると、セルに書き込まれたHレベルのデータに対
するセンスアンプのマージンが小さくなり、次の2回目
のアクセスにおける読み出し時に誤動作を招く場合があ
る。
とすると、セルのHレベルは昇圧電圧Vppからセルト
ランジスタの閾値電圧を引いた電圧、Vpp−Vthに
なる。通常、Vpp−Vth=Viic1になる様に昇
圧電圧Vppは設定される。ビット線容量をCb、セル
容量をCs、ビット線のプリチャージ電圧をVprとす
ると、セルデータがHレベル(Viic1)のセルを読
み出すときのビット線の電圧変化ΔVは、 Cb×Vpr+Cs×Viic1=(Cb+Cs)×
(Vpr+ΔV) より、 ΔV=Cs×(Viic1−Vpr)/(Cb+Cs) となる。
スアンプによって検出され増幅される。従って、上式か
ら、ビット線のプリチャージ電圧Vprが高くなると、
センスアンプのマージンがなくなることが分かる。この
ため、スタンバイ期間又はパワーダウン期間中にセルア
レイのセンスアンプの消費電流が低下しても、その間第
2の降圧電圧Viicが高くならない様にする必要があ
る。
の降圧電圧を生成するメモリデバイスにおいて、複数の
降圧電圧の電圧関係を維持し、内部回路の誤動作を防止
するメモリデバイスを提供することを目的とする。
とビット線の交差位置に配置された複数のメモリセルを
有するメモリコアと、電源電圧を降圧して第1の降圧電
圧と前記第1の降圧電圧より低い第2の降圧電圧を発生
する降圧電圧発生回路とを有するメモリデバイスにおい
て、前記第2の降圧電圧を駆動電圧として供給され、前
記ビット線の電位を検出して前記第2の降圧電圧まで駆
動するセンスアンプと、前記ビット線を前記第2の降圧
電圧のほぼ中間のプリチャージ電位にリセットするリセ
ット回路とを有し、前記降圧電圧発生回路は、前記電源
電圧を供給され当該電源電圧より低い前記第1の降圧電
圧を生成する第1の降圧回路と、前記第1の降圧電圧を
供給され当該第1の降圧電圧より低い前記第2の降圧電
圧を生成する第2の降圧回路とを有することを特徴とす
るメモリデバイスを提供することにより達成される。
源電圧を供給され当該電源電圧より低い第1の降圧電圧
を生成する第1の降圧回路と、第1の降圧電圧を供給さ
れ当該第1の降圧電圧より低い第2の降圧電圧を生成す
る第2の降圧回路とを有するので、第2の降圧電圧が供
給される内部回路の消費電流が極めて少ないスタンバイ
期間やパワーダウン期間においても、第2の降圧電圧は
第1の降圧電圧を越えて大きくなることはなく、内部回
路の誤動作を防止することができる。
イスは、前記第2の降圧電圧に対応する消費電流が、第
1の電流値であるアクティブ期間と、前記第1の電流値
より低い第2の電流値であるスタンバイ期間とを有する
ことを特徴とする。又は、本発明の実施の形態例のメモ
リデバイスは、前記第2の降圧電圧に対応する消費電流
が、第1の電流値である通常動作期間と、前記第1の電
流値より低い第2の電流値であるパワーダウン期間とを
有することを特徴とする。又は、本発明の実施の形態例
のメモリデバイスは、前記第2の降圧電圧に対応する消
費電流が、第1の電流値である第1の動作期間と、前記
第1の電流値より低い第2の電流値である第2の動作期
間とを有することを特徴とする。
流値はスタンバイ期間、パワーダウン期間又は第2の動
作期間等に低下するが、第2の降圧電圧は第1の降圧電
圧を降圧して生成しているため、第2の降圧電圧が第1
の降圧電圧を越えて上昇することはなく、メモリデバイ
スの内部回路の誤動作を防止することができる。
の降圧電圧と前記第1の降圧電圧より低い第2の降圧電
圧を発生する降圧電圧発生回路と、前記第1の降圧電圧
が供給される第1の内部回路と、前記第2の降圧電圧が
供給される第2の内部回路とを有するLSIデバイスに
おいて、前記降圧電圧発生回路は、前記電源電圧を供給
され当該電源電圧より低い前記第1の降圧電圧を生成す
る第1の降圧回路と、前記第1の降圧電圧を供給され当
該第1の降圧電圧より低い前記第2の降圧電圧を生成す
る第2の降圧回路とを有し、前記第2の降圧電圧に対応
する消費電流が第1の電流値である第1の動作期間と、
前記第1の電流値より低い第2の電流値である第2の動
作期間とを有することを特徴とする。
源電圧を供給され当該電源電圧より低い第1の降圧電圧
を生成する第1の降圧回路と、第1の降圧電圧を供給さ
れ当該第1の降圧電圧より低い第2の降圧電圧を生成す
る第2の降圧回路とを有するので、第2の内部回路で消
費する電流値が低い第2の動作期間においても、第2の
降圧電圧は第1の降圧電圧を越えて大きくなることはな
く、第2の内部回路の誤動作を防止することができる。
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
イスの構成図である。本実施の形態のメモリデバイス
は、複数のメモリセル14から構成されるメモリセルア
レー15と、アドレス信号ADDをデコードするワード
デコーダ12と、ワード線WLを駆動するワード線ドラ
イバ13と、ビット線BL、/BLの電位差を増幅する
センスアンプ11とを含むメモリコア10と、周辺回路
24とから構成される。
トイネーブル信号/WE、コラムアドレスストローブ信
号/CAS、ローアドレスストローブ信号/RAS、チ
ップイネーブル信号/CEが入力されるコマンドデコー
ダ16と、アドレス信号ADDが入力されるプリデコー
ダ17と、外部とのデータの入出力を行う入出力回路1
8と、第1の降圧回路20と第2の降圧回路21とを有
する降圧電圧発生回路19と、第1の降圧回路20で生
成される第1の降圧電圧Viiと第2の降圧回路21で
生成される第2の降圧電圧Viicとを切り換えてセン
スアンプ用駆動電圧Viidとしてセンスアンプ11に
供給する切換回路22と、ビット線BL、/BLにプリ
チャージ電圧Vpr1を供給するプリチャージ電圧発生
回路23とを有する。
は、入出力回路18や電圧発生回路19、23等を除い
た大部分の回路で、第1の降圧電圧Viiが電源として
利用される。また、メモリコア10内のセンスアンプ1
1には、オーバードライブ時を除いて第2の降圧電圧V
iicが電源として利用される。
れるセンスアンプの消費電流Iiicの特性図である。
第2の降圧電圧Viicは、図1に示した第2の降圧回
路で生成され、センスアンプ11を介してビット線に供
給される。
プ11の動作頻度により変動し、センスアンプ11の動
作が長く停止するスタンバイ期間や、スタンバイ期間よ
りメモリデバイス全体の電力消費を低減するパワーダウ
ン期間には小さくなる。なお、アクティブ期間は、ワー
ド線が駆動され、センスアンプがビット線の電位差を増
幅し、その後ビット線をプリチャージする期間、スタン
バイ期間は、ワード線の駆動を停止してアクセス動作が
行われない期間、パワーダウン期間は、メモリデバイス
全体の動作が低下し、スタンバイ期間より更にデバイス
全体の電力消費が低減する期間であり、アクセス動作が
行われない期間である。
はアクティブ期間より低くなり、パワーダウン期間の消
費電流Iiicは通常動作期間より低くなる。また、通
常動作期間においても、センスアンプ11の動作頻度が
低い第2の動作期間(低速時)の消費電流Iiicはセ
ンスアンプ11の動作頻度が高い第1の動作期間より低
くなる。
期間にはセンスアンプの動作がなく若しくは低下し、そ
の消費電流Iiicが小さくなり、第2の降圧電圧Vi
icを上昇させる。しかし、本実施の形態の降圧電圧発
生回路では、第1の降圧電圧Viiを降圧して第2の降
圧電圧Viicを生成しているため、消費電流Iiic
が小さくなっても第2の降圧電圧Viicが第1の降圧
電圧Viiを越えて上昇することはなく、内部回路の誤
動作を防止することができる。
電圧発生回路の構成図である。第1の実施の形態の降圧
電圧発生回路19は、外部電源電圧Vccから第1の降
圧電圧Viiを生成するNMOSトランジスタ50を有
する第1の降圧回路20と、第1の降圧電圧Viiから
第2の降圧電圧Viicを生成するNMOSトランジス
タ51を有する第2の降圧回路21とから構成される。
部電源電圧Vcc(例えば2.5V)に接続され、ゲー
トはレファレンスレベルVg(例えば2.9V〜3.0
V)に接続される。レファレンスレベルVgは、NMO
Sトランジスタ50の閾値電圧をVth(例えば0.9
V〜1.0V)とすると、 Vg=Vii+Vth に設定される。従って、NMOSトランジスタ50のソ
ースから、第1の降圧電圧Vii(例えば2.0V)が
得られる。
ンは第1の降圧電圧Viiに接続され、ゲートはレファ
レンスレベルVgc(例えば2.3V)に接続される。
レファレンスレベルVgcは、NMOSトランジスタ5
1の閾値電圧をVth(例えば0.8V)とすると、 Vgc=Viic+Vth に設定される。従って、NMOSトランジスタ51のソ
ースから、第2の降圧電圧Viic(例えば1.5V)
が得られる。
路19は、第1の降圧電圧Viiを降圧して第2の降圧
電圧Viicを生成しているので、第2の降圧電圧Vi
icの消費電流Iiicが極めて少ないスタンバイ期間
やパワーダウン期間においても、第2の降圧電圧Vii
cは第1の降圧電圧Viiを越えて大きくなることはな
く、メモリデバイスの内部回路の誤動作を防止すること
ができる。
電圧発生回路の構成図である。第2の実施の形態の降圧
電圧発生回路19は、PMOSトランジスタ52と差動
アンプ53とを有する第1の降圧回路20と、PMOS
トランジスタ54と差動アンプ55とを有する第2の降
圧回路21とから構成される。
部電源電圧Vccに接続され、ゲートは差動アンプ53
の出力に接続され、ドレインは第1の降圧電圧Viiの
出力端子に接続される。また、差動アンプ53の反転入
力には、第1の降圧電圧Viiと等しいレファレンスレ
ベルVref1が入力され、非反転入力には第1の降圧
電圧Viiが入力される。
1の降圧電圧Viiに接続され、ゲートは差動アンプ5
5の出力に接続され、ドレインは第2の降圧電圧Vii
cの出力端子に接続される。また、差動アンプ55の反
転入力には、第2の降圧電圧Viicと等しいレファレ
ンスレベルVref2が入力され、非反転入力には第2
の降圧電圧Viicが入力される。
では、レファレンスレベルVref1が第1の降圧電圧
Viiと等しく、レファレンスレベルVref2が第2
の降圧電圧Viicと等しく設定される。そして、例え
ば第1の降圧電圧Viiが供給される内部回路の消費電
流Iiiが増えて第1の降圧電圧Viiが低下した場合
は、差動アンプ53の出力電圧が低下してPMOSトラ
ンジスタ52のゲート電位を下げ、PMOSトランジス
タ52の電流駆動能力を増加させて第1の降圧電圧Vi
iの低下を補償する。一方、第1の降圧電圧Viiが上
昇した場合は、差動アンプ53の出力電圧が上昇してP
MOSトランジスタ52のゲート電位を上げ、PMOS
トランジスタ52の電流駆動能力を低下させて第1の降
圧電圧Viiの上昇を制限する。即ち、PMOSトラン
ジスタ52の電流駆動能力はダイナミックに制御され
る。
生回路19では、差動アンプ53、55により降圧電圧
Vii、Viicの変動をフィードバックし、PMOS
トランジスタ52、54のゲートをダイナミックに制御
しているので、PMOSトランジスタ52、54は充分
な電流供給能力を有する。従って、PMOSトランジス
タ52、54のサイズは、第1の実施の形態のNMOS
トランジスタ50、51のサイズより小さくすることが
でき、降圧電圧発生回路19全体のサイズを小さくする
ことができる。
路19では、第1の降圧電圧Viiを降圧して第2の降
圧電圧Viicを生成しているので、第2の降圧電圧V
iicの消費電流Iiicが極めて少ないスタンバイ期
間やパワーダウン期間においても、第2の降圧電圧Vi
icは第1の降圧電圧Viiを越えて大きくなることは
なく、メモリデバイスの内部回路の誤動作を防止するこ
とができる。
の形態の降圧電圧発生回路19の詳細図である。第1の
降圧回路20の差動アンプ53は、PMOSトランジス
タ60、61とNMOSトランジスタ62、63、64
により構成され、第1の降圧電圧Viiの変動を検出し
て、PMOSトランジスタ52のゲートを制御し、第1
の降圧電圧Viiを安定化する。
る内部回路の消費電流が増加して第1の降圧電圧Vii
が低下した場合は、NMOSトランジスタ63のゲート
の電位が低下する。NMOSトランジスタ63のゲート
電位の低下は、差動アンプ53により増幅され、PMO
Sトランジスタ52のゲート電位を低下させる。これに
よりPMOSトランジスタ52の駆動能力が大きくな
り、第1の降圧電圧Viiの低下を補償する。
5は、PMOSトランジスタ65、66とNMOSトラ
ンジスタ67、68、69により構成され、第2の降圧
電圧Viicの変動を検出して、PMOSトランジスタ
のゲートを制御し、第2の降圧電圧Viicを安定化す
る。このように、第2の実施の形態の降圧電圧発生回路
19は、多数のMOSトランジスタを使用するが、前述
のようにPMOSトランジスタ52、54のサイズを小
さくすることができるので、降圧電圧発生回路19全体
のサイズを小さくすることができる。
電圧発生回路の構成図である。第3の実施の形態の降圧
電圧発生回路19は、第1の降圧回路20をNMOSト
ランジスタ75で構成し、第2の降圧回路21をPMO
Sトランジスタ76と差動アンプ77で構成する。第1
及び第2の降圧回路20、21の動作は、図3又は図4
の場合と同様である。
電圧発生回路の構成図である。第4の実施の形態の降圧
電圧発生回路19は、第1の降圧回路20をPMOSト
ランジスタ78と差動アンプ79で構成し、第2の降圧
回路21をNMOSトランジスタ80で構成する。第1
及び第2の降圧回路20、21の動作は、図3又は図4
の場合と同様である。
生回路が2種類の降圧電圧を生成する場合を示したが、
更に多くの降圧電圧を生成することもできる。ただし、
各降圧電圧は、その降圧電圧より大きく且つ最も近い降
圧電圧から順次生成する。このようにすれば、各降圧電
圧が供給される内部回路の消費電流が少ない場合でも、
各降圧電圧の電圧関係を維持することができ、メモリデ
バイスの誤動作を未然に防止することができる。
生回路の特性図で、図12と同様の条件における第1の
降圧電圧Viiと第2の降圧電圧Viicの関係を示
す。本実施の形態の降圧電圧発生回路は、図3乃至図7
に示すように、第1の降圧電圧Viiを降圧して第2の
降圧電圧Viicを生成するため、スタンバイ期間やパ
ワーダウン期間等、第2の降圧電圧Viicが供給され
る内部回路の消費電流が極めて少ない場合(Iiic
2)でも、第2の降圧電圧Viicが第1の降圧電圧V
iiの通常電圧Vii1を越えて上昇することはなく、
第2の内部回路の誤動作を防止することができる。
イスにおけるメモリセル14、センスアンプ11等の構
成図である。メモリセル14は、NMOSトランジスタ
42とコンデンサ43により構成され、ワード線WLと
ビット線BLの交点に配置される。コンデンサ43の一
端にはセル対向電極用電圧Vpcが印加される。
ランジスタ38、39、40からなるリセット回路41
が接続され、NMOSトランジスタ39、40の接続点
に、プリチャージ電圧発生回路23で生成されるプリチ
ャージ電圧Vpr1が印加される。
レベルのHレベルになると、リセット回路41のNMO
Sトランジスタ38が導通してビット線BL、/BLを
短絡し、且つ、NMOSトランジスタ39、40が導通
してビット線BL、/BLにプリチャージ電圧Vpr1
を印加する。但し、プリチャージ電圧発生回路23から
ビット線にプリチャージ電圧Vpr1を供給する配線4
4は細くて長いので、ビット線ショートによりビット線
BL、/BLがプリチャージ電圧Vpr1になるには、
有限の時間が必要である。従って、ビット線ショート直
後のビット線BL、/BLの電位は、Vpr1になるの
ではなく、その時点のビット線BL、/BLの電位の1
/2になる。
タ32、33、34とNMOSトランジスタ35、3
6、37とから構成され、PMOSトランジスタ32を
介してセンスアンプ用電源電圧Viidに接続され、N
MOSトランジスタ37を介してグランド電位に接続さ
れる。
0、31により構成され、PMOSトランジスタ30の
ソースに第1の降圧電圧Viiが供給され、PMOSト
ランジスタ31のソースに第2の降圧電圧Viicが供
給される。そして、切換信号sa又はsbをLレベルに
することにより、第1の降圧電圧Vii又は第2の降圧
電圧Viicがセンスアンプ用電源電圧Viidとして
センスアンプ11に供給される。
/BLの開きを速くするためのオーバードライブ期間に
センスアンプ11に印加されるが、メモリデバイスの周
辺回路にも供給され、メモリデバイスのスタンバイ期間
やパワーダウン期間にも周辺回路内のリーク電流が流れ
る。一方、第2の降圧電圧Viicは、センスアンプ1
1を介してビット線BL、/BLやメモリセル14に供
給される。センスアンプ11は、スタンバイ期間等にお
いて、周辺回路に比較してリーク電流は極めて少ない。
従って、周辺回路での消費電流は、通常動作時、低速動
作時のスタンバイ期間及びパワーダウン期間において、
ほとんど変わらない。一方、メモリコア内のセンスアン
プでは前述の通り消費電流に大きな変化が生じる。
ン期間の後にアクティブ状態になると、ビット線ショー
ト信号brsがLレベルとなってビット線BL、/BL
の短絡が解除され、ワード線WLの電位が立ち上がっ
て、コンデンサ43に保持されているデータに応じた電
圧がビット線BLに印加される。その結果、ビット線B
L、/BLに電位差ΔVが生じる。
じるタイミングで、ラッチイネーブル信号le、/le
が、PMOSトランジスタ32、NMOSトランジスタ
37のゲートに入力され、センスアンプ11が活性化さ
れる。これにより、センスアンプ11はビット線BL、
/BL間の電位差を読み出して増幅する。そして、その
後、ワード線の電圧が立ち下がると、ビット線リセット
回路41が活性化され、ビット線対は両電圧の中間電圧
にリセットされる。
において、長期のスタンバイ期間の終了後、最初にメモ
リセルがアクティブになる場合の動作波形図である。メ
モリデバイスのスタンバイ期間には、センスアンプ用電
源電圧Viidとして第2の降圧電圧Viicが選択さ
れるが、前述のように、本実施の形態では第2の降圧電
圧Viicは第1の降圧電圧Viiを越えることはな
い。
圧電圧Viiを降圧して生成するため、スタンバイ期間
が比較的長期間であっても第2の降圧電圧Viicは第
1の降圧電圧Viiより大きくなることはなく、スタン
バイ期間のViidはせいぜいVii1までしか上昇し
ない。
スでは、ワード線WLの電圧が所定の昇圧電圧Vppま
で上昇し、ビット線BL、/BLに電位差が生じるタイ
ミングでラッチイネーブル信号leが立ち下がり、セン
スアンプ11が活性化される。また、センスアンプ用電
源電圧Viidは、ビット線の開きを速めるオーバード
ライブ期間に、第1の降圧電圧Viiに切り換えられ
る。ただし、本実施の形態においては、スタンバイ期間
のViidはVii1まで上昇しているので、図10中
では、その電圧値はVii1のままである。
バードライブ期間後に第2の降圧電圧Viicに切り換
えられる。この場合、本実施の形態では従来と異なり、
第2の降圧電圧Viicは、スタンバイ期間にせいぜい
第1の降圧電圧Vii1までしか上昇していないため、
センスアンプ用電源電圧Viidは、1回目のアクセス
によるセンスアンプ動作の電流の消費により、所望の電
圧Viic1まで低下する。従って、ビット線の電圧
は、通常と同じ電圧Viic1、0にドライブされる。
た後、ビット線ショート信号brsがアクティブにな
り、ビット線BL、/BLが短絡される。これにより、
ビット線BL、/BLの電圧は、その時点のビット線B
L、/BLの電圧の1/2、即ちVpr=(Viic
1)/2になる。
は、ビット線ショートによるプリチャージ電圧Vpr
は、プリチャージ電圧発生回路で生成されるプリチャー
ジ電圧Vpr1と同レベルであり、従来のようにプリチ
ャージ電圧VprがVpr1より大きくなることはな
い。従って、セルに書き込まれたHレベルのデータに対
してセンスアンプのマージンが小さくなることがなく、
続く2回目のアクセスで誤動作が発生することはない。
後に最初にメモリセルがアクセスされる場合を示した
が、パワーダウン期間の後に最初にメモリセルがアクセ
スされてアクティブ期間に移行する場合も同様である。
また、以上の実施の形態において、本発明をメモリデバ
イスに適用する場合を説明したが、メモリデバイスに限
らず、汎用のLSIデバイスに適用することもできる。
源電圧を降圧して第1の降圧電圧を生成する第1の降圧
回路と、第1の降圧電圧を降圧して第2の降圧電圧を生
成する第2の降圧回路とを有するので、第2の降圧回路
の消費電流が極めて少ないスタンバイ期間やパワーダウ
ン期間においても、第2の降圧電圧は第1の降圧電圧を
越えて大きくなることはなく、メモリデバイスの内部回
路の誤動作を未然に防止することができる。
る。
流の特性図である。
の構成図である。
の構成図である。
の詳細図である。
の構成図である。
の構成図である。
図である。
プ等の構成図である。
図である。
Claims (6)
- 【請求項1】ワード線とビット線の交差位置に配置され
た複数のメモリセルを有するメモリコアと、電源電圧を
降圧して第1の降圧電圧と前記第1の降圧電圧より低い
第2の降圧電圧を発生する降圧電圧発生回路とを有する
メモリデバイスにおいて、 前記第2の降圧電圧を駆動電圧として供給され、前記ビ
ット線の電位を検出して前記第2の降圧電圧まで駆動す
るセンスアンプと、 前記ビット線を前記第2の降圧電圧のほぼ中間のプリチ
ャージ電位にリセットするリセット回路とを有し、 前記降圧電圧発生回路は、前記電源電圧を供給され当該
電源電圧より低い前記第1の降圧電圧を生成する第1の
降圧回路と、前記第1の降圧電圧を供給され当該第1の
降圧電圧より低い前記第2の降圧電圧を生成する第2の
降圧回路とを有することを特徴とするメモリデバイス。 - 【請求項2】請求項1において、 前記メモリデバイスは、前記第2の降圧電圧に対応する
消費電流が、第1の電流値である第1の動作期間と、前
記第1の電流値より低い第2の電流値である第2の動作
期間とを有することを特徴とするメモリデバイス。 - 【請求項3】請求項1又は2において、 更に、プリデコーダ又はコマンドデコーダを含む周辺回
路を有し、 前記第1の降圧電圧は、前記センスアンプ及び前記周辺
回路に供給され、 前記第2の降圧電圧は、前記センスアンプに供給される
ことを特徴とするメモリデバイス。 - 【請求項4】請求項1又は2において、 前記第1の降圧電圧は、前記ビット線の電位の開きを速
めるオーバードライブ期間に、前記センスアンプに供給
されることを特徴とするメモリデバイス。 - 【請求項5】電源電圧を降圧して第1の降圧電圧と前記
第1の降圧電圧より低い第2の降圧電圧を発生する降圧
電圧発生回路と、前記第1の降圧電圧が供給される周辺
回路と、前記第2の降圧電圧が供給されるメモリコアと
を有するメモリデバイスにおいて、 前記降圧電圧発生回路は、前記電源電圧を供給され当該
電源電圧より低い前記第1の降圧電圧を生成する第1の
降圧回路と、前記第1の降圧電圧を供給され当該第1の
降圧電圧より低い前記第2の降圧電圧を生成する第2の
降圧回路とを有し、 前記第2の降圧電圧に対応する消費電流が第1の電流値
である第1の動作期間と、前記第1の電流値より低い第
2の電流値である第2の動作期間とを有することを特徴
とするメモリデバイス。 - 【請求項6】電源電圧を降圧して第1の降圧電圧と前記
第1の降圧電圧より低い第2の降圧電圧を発生する降圧
電圧発生回路と、前記第1の降圧電圧が供給される第1
の内部回路と、前記第2の降圧電圧が供給される第2の
内部回路とを有するLSIデバイスにおいて、 前記降圧電圧発生回路は、前記電源電圧を供給され当該
電源電圧より低い前記第1の降圧電圧を生成する第1の
降圧回路と、前記第1の降圧電圧を供給され当該第1の
降圧電圧より低い前記第2の降圧電圧を生成する第2の
降圧回路とを有し、 前記第2の降圧電圧に対応する消費電流が第1の電流値
である第1の動作期間と、前記第1の電流値より低い第
2の電流値である第2の動作期間とを有することを特徴
とするLSIデバイス。
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