JP2003162895A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 複数の動作モードを有する半導体集積回路に
おいて、動作モードの切り替わり時に内部回路の誤動作
を防止する。 【解決手段】 第１および第２電圧生成回路は、第１内
部電源線に供給する第１内部電源電圧および第２内部電
源線に供給する第２内部電源電圧をそれぞれ生成する。
短絡回路は、第１および第２電圧生成回路がともに動作
を停止しているときに、第１内部電源線と第２内部電源
線とを短絡する。第１および第２内部電源線は、フロー
ティングになり、各内部電源線に蓄積された電荷は、徐
々に抜けていく。この際、電荷は、両内部電源線に再分
配されるため、第１内部電源電圧と第２内部電源電圧
は、同じ値になり、かつ降下していく。したがって、第
１および第２内部電源電圧が逆転することを防止でき、
第１および第２内部電源線にそれぞれ接続された内部回
路が誤動作することを防止できる。
おいて、動作モードの切り替わり時に内部回路の誤動作
を防止する。 【解決手段】 第１および第２電圧生成回路は、第１内
部電源線に供給する第１内部電源電圧および第２内部電
源線に供給する第２内部電源電圧をそれぞれ生成する。
短絡回路は、第１および第２電圧生成回路がともに動作
を停止しているときに、第１内部電源線と第２内部電源
線とを短絡する。第１および第２内部電源線は、フロー
ティングになり、各内部電源線に蓄積された電荷は、徐
々に抜けていく。この際、電荷は、両内部電源線に再分
配されるため、第１内部電源電圧と第２内部電源電圧
は、同じ値になり、かつ降下していく。したがって、第
１および第２内部電源電圧が逆転することを防止でき、
第１および第２内部電源線にそれぞれ接続された内部回
路が誤動作することを防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数種の電圧生成
回路を有する半導体集積回路に関する。また、本発明
は、複数の動作モードを有する半導体集積回路に関す
る。
回路を有する半導体集積回路に関する。また、本発明
は、複数の動作モードを有する半導体集積回路に関す
る。
【０００２】
【従来の技術】近時、バッテリーを使用して動作する携
帯機器が普及してきている。これ等携帯機器に実装され
る半導体集積回路は、バッテリーの使用時間を長くする
ために低消費電力であることが要求される。このため、
この種の半導体集積回路は、外部電源電圧より電圧の低
い内部電源電圧を発生する電圧生成回路を内蔵してい
る。内部電源電圧を半導体集積回路の内部回路に供給す
ることで、低消費電力が実現される。また、DRAM等の半
導体集積回路では、ワード線の昇圧電圧（内部電源電
圧）を生成する電圧生成回路を有している。すなわち、
複数種の電圧生成回路で生成される複数種の内部電源電
圧が、複数の内部回路にそれぞれ供給される。
帯機器が普及してきている。これ等携帯機器に実装され
る半導体集積回路は、バッテリーの使用時間を長くする
ために低消費電力であることが要求される。このため、
この種の半導体集積回路は、外部電源電圧より電圧の低
い内部電源電圧を発生する電圧生成回路を内蔵してい
る。内部電源電圧を半導体集積回路の内部回路に供給す
ることで、低消費電力が実現される。また、DRAM等の半
導体集積回路では、ワード線の昇圧電圧（内部電源電
圧）を生成する電圧生成回路を有している。すなわち、
複数種の電圧生成回路で生成される複数種の内部電源電
圧が、複数の内部回路にそれぞれ供給される。
【０００３】さらに、この種の半導体集積回路は、電圧
生成回路を能力の異なる複数のユニットで構成し、動作
させるユニットを動作モードに応じて切り換えることで
低消費電力を実現している。例えば、DRAMでは、読み出
し動作および書き込み動作等が実行されるアクティブモ
ード時には（ワード線の選択時）、能力の大きいユニッ
トを動作させる。有効なコマンドが供給されていないス
タンバイモード時には（ワード線の非選択時）、能力の
小さいユニットを動作させる。さらに、パワーダウンモ
ード（低消費電力モード）時には、全てのユニットの動
作を停止し、内部電源電圧の生成を停止する。このと
き、情報の保持が必要なラッチ回路等のみに外部電源電
圧が供給され、その他の回路は動作を停止する。このた
め、さらに消費電力が下がる。
生成回路を能力の異なる複数のユニットで構成し、動作
させるユニットを動作モードに応じて切り換えることで
低消費電力を実現している。例えば、DRAMでは、読み出
し動作および書き込み動作等が実行されるアクティブモ
ード時には（ワード線の選択時）、能力の大きいユニッ
トを動作させる。有効なコマンドが供給されていないス
タンバイモード時には（ワード線の非選択時）、能力の
小さいユニットを動作させる。さらに、パワーダウンモ
ード（低消費電力モード）時には、全てのユニットの動
作を停止し、内部電源電圧の生成を停止する。このと
き、情報の保持が必要なラッチ回路等のみに外部電源電
圧が供給され、その他の回路は動作を停止する。このた
め、さらに消費電力が下がる。
【０００４】
【発明が解決しようとする課題】上述したように、内部
電源電圧の生成は、パワーダウンモード時に停止する。
このため、半導体集積回路の状態が、スタンバイモード
またはアクティブモードからパワーダウンモードに移行
するとき、内部電源電圧を供給する内部電源線は、フロ
ーティングになる。この際、内部電源線に溜まっている
電荷は、リークパスを介して徐々に接地線に引き抜かれ
る。すなわち、内部電源電圧は徐々に降下する。
電源電圧の生成は、パワーダウンモード時に停止する。
このため、半導体集積回路の状態が、スタンバイモード
またはアクティブモードからパワーダウンモードに移行
するとき、内部電源電圧を供給する内部電源線は、フロ
ーティングになる。この際、内部電源線に溜まっている
電荷は、リークパスを介して徐々に接地線に引き抜かれ
る。すなわち、内部電源電圧は徐々に降下する。
【０００５】図７は、スタンバイモードからパワーダウ
ンモードに移行する際の内部電源電圧VPP、Vii（以下、
昇圧電圧VPPおよび降圧電圧Viiと称する）の変化を示し
ている。リークパスの構成によっては、昇圧電圧VPPが
降圧電圧Viiより早く降下し、昇圧電圧VPPが降圧電圧Vi
iより低くなる場合が考えられる（図７（ａ））。この
際、昇圧電圧VPPおよび降圧電圧Viiを受けている回路が
誤動作するおそれがある。なお、リークパスの構成は、
半導体集積回路の基板構造および回路レイアウトなどに
依存する。
ンモードに移行する際の内部電源電圧VPP、Vii（以下、
昇圧電圧VPPおよび降圧電圧Viiと称する）の変化を示し
ている。リークパスの構成によっては、昇圧電圧VPPが
降圧電圧Viiより早く降下し、昇圧電圧VPPが降圧電圧Vi
iより低くなる場合が考えられる（図７（ａ））。この
際、昇圧電圧VPPおよび降圧電圧Viiを受けている回路が
誤動作するおそれがある。なお、リークパスの構成は、
半導体集積回路の基板構造および回路レイアウトなどに
依存する。
【０００６】図８は、半導体集積回路の誤動作の例を示
している。この例では、縦続接続されたCMOSインバータ
２、４、ラッチ回路６での誤動作を説明する。CMOSイン
バータ２のpMOSトランジスタのソースには、昇圧電源線
VPPが接続されている。CMOSインバータ４のpMOSトラン
ジスタのソースには、降圧電源線Viiが接続されてい
る。ラッチ回路６は、入力と出力とが互いに接続された
２つのCMOSインバータ８を有している。各CMOSインバー
タ８のpMOSトランジスタのソースには、外部電源線VDD
が接続されている。
している。この例では、縦続接続されたCMOSインバータ
２、４、ラッチ回路６での誤動作を説明する。CMOSイン
バータ２のpMOSトランジスタのソースには、昇圧電源線
VPPが接続されている。CMOSインバータ４のpMOSトラン
ジスタのソースには、降圧電源線Viiが接続されてい
る。ラッチ回路６は、入力と出力とが互いに接続された
２つのCMOSインバータ８を有している。各CMOSインバー
タ８のpMOSトランジスタのソースには、外部電源線VDD
が接続されている。
【０００７】スタンバイモード中、入力信号INは論理０
に、CMOSインバータ２の出力は論理１（昇圧電圧VPP）
に、CMOSインバータ４の出力は論理０に、ラッチ回路６
の出力OUTは論理１になっている。半導体集積回路の動
作モードがパワーダウンモードに移行し、図７（ａ）に
示したように、昇圧電圧VPPが降圧電圧Viiより低くなる
と、CMOSインバータ４の入力は、論理１から論理０に変
化する。CMOSインバータ４は、論理１を誤出力するた
め、ラッチ回路６のデータは反転する。すなわち、パワ
ーダウンモード中に保持されるべきラッチ回路６のデー
タは、破壊されてしまう。したがって、パワーダウンモ
ードからスタンバイモードあるいはアクティブモードに
移行したときに、半導体集積回路は誤動作するおそれが
ある。
に、CMOSインバータ２の出力は論理１（昇圧電圧VPP）
に、CMOSインバータ４の出力は論理０に、ラッチ回路６
の出力OUTは論理１になっている。半導体集積回路の動
作モードがパワーダウンモードに移行し、図７（ａ）に
示したように、昇圧電圧VPPが降圧電圧Viiより低くなる
と、CMOSインバータ４の入力は、論理１から論理０に変
化する。CMOSインバータ４は、論理１を誤出力するた
め、ラッチ回路６のデータは反転する。すなわち、パワ
ーダウンモード中に保持されるべきラッチ回路６のデー
タは、破壊されてしまう。したがって、パワーダウンモ
ードからスタンバイモードあるいはアクティブモードに
移行したときに、半導体集積回路は誤動作するおそれが
ある。
【０００８】本発明の目的は、半導体集積回路の誤動作
を防止することにある。特に、複数の動作モードを有す
る半導体集積回路において、動作モードの切り替わり時
に、内部回路が誤動作するを防止することを目的とす
る。
を防止することにある。特に、複数の動作モードを有す
る半導体集積回路において、動作モードの切り替わり時
に、内部回路が誤動作するを防止することを目的とす
る。
【０００９】
【課題を解決するための手段】請求項１および請求項８
の半導体集積回路では、第１電圧生成回路は、第１内部
電源線に供給する第１内部電源電圧を生成する。第２電
圧生成回路は、第２内部電源線に供給する第２内部電源
電圧を生成する。短絡回路は、第１および第２電圧生成
回路がともに動作を停止しているときに、第１内部電源
線と第２内部電源線とを短絡する。例えば、第１および
第２電圧生成回路は、外部電源電圧に基づいて第１およ
び第２内部電源電圧をそれぞれ生成する。また、例え
ば、第１内部電源電圧は、外部電源電圧より高い昇圧電
圧であり、第２内部電源電圧は、外部電源電圧より低い
降圧電圧である。
の半導体集積回路では、第１電圧生成回路は、第１内部
電源線に供給する第１内部電源電圧を生成する。第２電
圧生成回路は、第２内部電源線に供給する第２内部電源
電圧を生成する。短絡回路は、第１および第２電圧生成
回路がともに動作を停止しているときに、第１内部電源
線と第２内部電源線とを短絡する。例えば、第１および
第２電圧生成回路は、外部電源電圧に基づいて第１およ
び第２内部電源電圧をそれぞれ生成する。また、例え
ば、第１内部電源電圧は、外部電源電圧より高い昇圧電
圧であり、第２内部電源電圧は、外部電源電圧より低い
降圧電圧である。
【００１０】第１および第２電圧生成回路が動作を停止
すると、第１および第２内部電源線は、フローティング
になる。各内部電源線に蓄積された電荷は、リークパス
を介して徐々に抜けていく。この際、電荷は、両内部電
源線に再分配されるため、第１内部電源電圧と第２内部
電源電圧は、同じ値になり、かつ降下していく。このた
め、例えば、第１内部電源電圧が、第２内部電源電圧よ
り高い場合、第１および第２電圧生成回路が動作を停止
後、第１内部電源電圧が第２内部電源電圧より低くなる
ことはない。したがって、第１および第２内部電源電圧
が逆転することを防止でき、第１および第２内部電源線
にそれぞれ接続された内部回路が誤動作することを防止
できる。
すると、第１および第２内部電源線は、フローティング
になる。各内部電源線に蓄積された電荷は、リークパス
を介して徐々に抜けていく。この際、電荷は、両内部電
源線に再分配されるため、第１内部電源電圧と第２内部
電源電圧は、同じ値になり、かつ降下していく。このた
め、例えば、第１内部電源電圧が、第２内部電源電圧よ
り高い場合、第１および第２電圧生成回路が動作を停止
後、第１内部電源電圧が第２内部電源電圧より低くなる
ことはない。したがって、第１および第２内部電源電圧
が逆転することを防止でき、第１および第２内部電源線
にそれぞれ接続された内部回路が誤動作することを防止
できる。
【００１１】請求項２の半導体集積回路では、短絡回路
は、ソース・ドレインの一方を第１内部電源電圧線に接
続し、ソース・ドレインの他方を第２内部電源電圧線に
接続したトランジスタを有している。このため、簡易な
短絡回路で第１および第２内部電源線を互いに短絡でき
る。請求項３の半導体集積回路では、第１内部回路は、
第１および第２内部電源電圧を受けてそれぞれ動作す
る。半導体集積回路は、第１および第２電圧生成回路の
動作を停止し、第１内部回路への第１および第２内部電
源電圧の供給を停止するパワーダウンモードを有してい
る。トランジスタは、パワーダウンモード中を示すパワ
ーダウン制御信号の出力に応じてオンする。このため、
パワーダウンモードへの移行に同期して、第１および第
２内部電源線を迅速に短絡できる。また、短絡回路を簡
易な論理回路で制御できる。
は、ソース・ドレインの一方を第１内部電源電圧線に接
続し、ソース・ドレインの他方を第２内部電源電圧線に
接続したトランジスタを有している。このため、簡易な
短絡回路で第１および第２内部電源線を互いに短絡でき
る。請求項３の半導体集積回路では、第１内部回路は、
第１および第２内部電源電圧を受けてそれぞれ動作す
る。半導体集積回路は、第１および第２電圧生成回路の
動作を停止し、第１内部回路への第１および第２内部電
源電圧の供給を停止するパワーダウンモードを有してい
る。トランジスタは、パワーダウンモード中を示すパワ
ーダウン制御信号の出力に応じてオンする。このため、
パワーダウンモードへの移行に同期して、第１および第
２内部電源線を迅速に短絡できる。また、短絡回路を簡
易な論理回路で制御できる。
【００１２】請求項４の半導体集積回路では、半導体集
積回路は、第１および第２電圧生成回路の動作を停止
し、第１内部回路への第１および第２内部電源電圧の供
給を停止するパワーダウンモードを有している。第１内
部回路には、第１および第２内部電源線がそれぞれ接続
されている。第２内部回路には、外部電源線が接続され
ている。第２内部回路は、第１内部回路の出力を受けて
動作する。すなわち、第２内部回路は、外部電源電圧を
直接受けているため、パワーダウンモード中も動作す
る。短絡回路は、パワーダウンモード中に第１内部電源
線と第２内部電源線とを短絡する。
積回路は、第１および第２電圧生成回路の動作を停止
し、第１内部回路への第１および第２内部電源電圧の供
給を停止するパワーダウンモードを有している。第１内
部回路には、第１および第２内部電源線がそれぞれ接続
されている。第２内部回路には、外部電源線が接続され
ている。第２内部回路は、第１内部回路の出力を受けて
動作する。すなわち、第２内部回路は、外部電源電圧を
直接受けているため、パワーダウンモード中も動作す
る。短絡回路は、パワーダウンモード中に第１内部電源
線と第２内部電源線とを短絡する。
【００１３】パワーダウンモードへの移行時に、第１お
よび第２内部電源電圧は、徐々に降下する。このとき、
短絡回路が第１および第２内部電源線を互いに短絡する
ため、第１および第２内部電源電圧が逆転することはな
い。このため、第１内部回路は、第１および第２内部電
源電圧が所定の電圧（回路が動作可能な電圧）に低下す
るまでの期間、誤動作せず常に正しい論理の信号を出力
する。
よび第２内部電源電圧は、徐々に降下する。このとき、
短絡回路が第１および第２内部電源線を互いに短絡する
ため、第１および第２内部電源電圧が逆転することはな
い。このため、第１内部回路は、第１および第２内部電
源電圧が所定の電圧（回路が動作可能な電圧）に低下す
るまでの期間、誤動作せず常に正しい論理の信号を出力
する。
【００１４】したがって、パワーダウンモード中も動作
する第２内部回路が、第１内部回路からの誤った出力を
受けて誤動作することを防止できる。この結果、パワー
ダウンモードの解除後、半導体集積回路が誤動作するこ
とを防止できる。請求項５および請求項７の半導体集積
回路では、半導体集積回路は、パワーダウンモードの他
に第１動作モードおよび第２動作モードを有している。
例えば、第１動作モードは、内部回路が静的状態にある
スタンバイモードであり、第２動作モードは、内部回路
が動作するアクティブモードである。第１電圧生成回路
は、第１動作モード中に動作する第１電圧生成ユニット
と、第２動作モード時に動作する第２電圧生成ユニット
とを有している。第２電圧生成回路は、第１動作モード
中に動作する第３電圧生成ユニットと、第２動作モード
時に動作する第４電圧生成ユニットとを有している。
する第２内部回路が、第１内部回路からの誤った出力を
受けて誤動作することを防止できる。この結果、パワー
ダウンモードの解除後、半導体集積回路が誤動作するこ
とを防止できる。請求項５および請求項７の半導体集積
回路では、半導体集積回路は、パワーダウンモードの他
に第１動作モードおよび第２動作モードを有している。
例えば、第１動作モードは、内部回路が静的状態にある
スタンバイモードであり、第２動作モードは、内部回路
が動作するアクティブモードである。第１電圧生成回路
は、第１動作モード中に動作する第１電圧生成ユニット
と、第２動作モード時に動作する第２電圧生成ユニット
とを有している。第２電圧生成回路は、第１動作モード
中に動作する第３電圧生成ユニットと、第２動作モード
時に動作する第４電圧生成ユニットとを有している。
【００１５】半導体集積回路の状態が、第１動作モード
または第２動作モードからパワーダウンモードに切り替
わる際に、第１、第３電圧生成ユニットまたは第２、第
４電圧生成ユニットが動作を停止する。そして、短絡回
路は、第１および第２内部電源線を短絡する。このた
め、複数の動作モードを有する場合にも、パワーダウン
モードへの移行時に、第１および第２内部電源線を短絡
することで、内部回路の誤動作を防止できる。
または第２動作モードからパワーダウンモードに切り替
わる際に、第１、第３電圧生成ユニットまたは第２、第
４電圧生成ユニットが動作を停止する。そして、短絡回
路は、第１および第２内部電源線を短絡する。このた
め、複数の動作モードを有する場合にも、パワーダウン
モードへの移行時に、第１および第２内部電源線を短絡
することで、内部回路の誤動作を防止できる。
【００１６】請求項６の半導体集積回路では、第１電圧
生成回路は、第１動作モード中に動作し、第１内部電源
電圧に応じて第１電圧生成ユニットを帰還制御する第１
検出回路を有している。また、第１電圧生成回路は、第
２動作モード中に動作し、第１内部電源電圧に応じて第
２電圧生成ユニットを帰還制御する第２検出回路を有し
ている。第２電圧生成回路は、第１動作モード中に動作
し、第２内部電源電圧に応じて第３電圧生成ユニットを
帰還制御する第３検出回路を有している。また、第２電
圧生成回路は、第２動作モード中に動作し、第２内部電
源電圧に応じて第４電圧生成ユニットを帰還制御する第
４検出回路を有している。各検出回路は、パワーダウン
モード中に検出動作を停止する。このため、パワーダウ
ンモード中に、第１および第２内部電源線が短絡され、
第１および第２内部電源電圧が変化したときに、検出回
路が誤った検出動作をすることを防止できる。
生成回路は、第１動作モード中に動作し、第１内部電源
電圧に応じて第１電圧生成ユニットを帰還制御する第１
検出回路を有している。また、第１電圧生成回路は、第
２動作モード中に動作し、第１内部電源電圧に応じて第
２電圧生成ユニットを帰還制御する第２検出回路を有し
ている。第２電圧生成回路は、第１動作モード中に動作
し、第２内部電源電圧に応じて第３電圧生成ユニットを
帰還制御する第３検出回路を有している。また、第２電
圧生成回路は、第２動作モード中に動作し、第２内部電
源電圧に応じて第４電圧生成ユニットを帰還制御する第
４検出回路を有している。各検出回路は、パワーダウン
モード中に検出動作を停止する。このため、パワーダウ
ンモード中に、第１および第２内部電源線が短絡され、
第１および第２内部電源電圧が変化したときに、検出回
路が誤った検出動作をすることを防止できる。
【００１７】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体集積回路の第
１の実施形態を示している。この実施形態は、請求項１
ないし請求項８に対応している。この半導体集積回路
は、シリコン基板上にCMOSプロセスを使用してDRAMとし
て形成されている。DRAMは、メモリセルのリフレッシュ
を外部に認識されることなく実行する機能を有してい
る。また、DRAMの外部端子仕様および信号の入出力タイ
ミング仕様は、SRAMに合わせられている。すなわち、こ
のDRAMは、SRAMとして動作する擬似SRAMである。
用いて説明する。図１は、本発明の半導体集積回路の第
１の実施形態を示している。この実施形態は、請求項１
ないし請求項８に対応している。この半導体集積回路
は、シリコン基板上にCMOSプロセスを使用してDRAMとし
て形成されている。DRAMは、メモリセルのリフレッシュ
を外部に認識されることなく実行する機能を有してい
る。また、DRAMの外部端子仕様および信号の入出力タイ
ミング仕様は、SRAMに合わせられている。すなわち、こ
のDRAMは、SRAMとして動作する擬似SRAMである。
【００１８】DRAMは、３つの動作モードを有しており、
チップの外部から供給されるコマンドに応じて、スタン
バイモード（第１動作モード）、アクティブモード（第
２動作モード）、およびパワーダウンモードのいずれか
の状態になる。スタンバイモードは、有効なコマンドが
供給されず、ワード線（後述）が選択されない期間であ
る。このとき、内部回路のうちメモリ動作を制御する内
部回路（入力回路を除く論理回路）は、動作せず静的状
態にある。アクティブモードは、内部回路が動作し、ワ
ード線が選択され、読み出し動作および書き込み動作等
が実行される期間である。パワーダウンモードは、内部
電源電圧（後述するVPP、Vii）を生成する電圧生成回路
が動作を停止し、内部電源電圧を受ける内部回路が動作
を停止する期間である。
チップの外部から供給されるコマンドに応じて、スタン
バイモード（第１動作モード）、アクティブモード（第
２動作モード）、およびパワーダウンモードのいずれか
の状態になる。スタンバイモードは、有効なコマンドが
供給されず、ワード線（後述）が選択されない期間であ
る。このとき、内部回路のうちメモリ動作を制御する内
部回路（入力回路を除く論理回路）は、動作せず静的状
態にある。アクティブモードは、内部回路が動作し、ワ
ード線が選択され、読み出し動作および書き込み動作等
が実行される期間である。パワーダウンモードは、内部
電源電圧（後述するVPP、Vii）を生成する電圧生成回路
が動作を停止し、内部電源電圧を受ける内部回路が動作
を停止する期間である。
【００１９】DRAMは、コマンドバッファ／デコーダ１
０、アドレスバッファ／プリデコーダ１２、VREF生成回
路１４、VPP生成回路１６（第１電圧生成回路）、Vii生
成回路１８（第２電圧生成回路）、短絡回路２０、メモ
リコア２２、およびデータ入出力バッファ２４を有して
いる。図中、太線で示した信号線は、複数本で構成され
ている。信号線の先端の白丸は外部端子を示している。
信号名の末尾の"Z"は、正論理を示している。
０、アドレスバッファ／プリデコーダ１２、VREF生成回
路１４、VPP生成回路１６（第１電圧生成回路）、Vii生
成回路１８（第２電圧生成回路）、短絡回路２０、メモ
リコア２２、およびデータ入出力バッファ２４を有して
いる。図中、太線で示した信号線は、複数本で構成され
ている。信号線の先端の白丸は外部端子を示している。
信号名の末尾の"Z"は、正論理を示している。
【００２０】コマンドバッファ／デコーダ１０は、DRAM
の外部から供給されるコマンド信号CMD（チップイネー
ブル信号、ライトイネーブル信号、アウトプットイネー
ブル信号等）をコマンド端子を介して受信する。コマン
ドバッファ／デコーダ１０は、受けた信号をデコード
し、読み出し制御信号RDZ、書き込み制御信号WRZ、アク
ティブ制御信号ACTZ、およびパワーダウン制御信号PDZ
として出力する。
の外部から供給されるコマンド信号CMD（チップイネー
ブル信号、ライトイネーブル信号、アウトプットイネー
ブル信号等）をコマンド端子を介して受信する。コマン
ドバッファ／デコーダ１０は、受けた信号をデコード
し、読み出し制御信号RDZ、書き込み制御信号WRZ、アク
ティブ制御信号ACTZ、およびパワーダウン制御信号PDZ
として出力する。
【００２１】アクティブ制御信号ACTZは、読み出し動作
を実行する読み出しコマンドまたは書き込み動作を実行
する書き込みコマンドが供給されたときに活性化され
る。読み出し制御信号RDZまたは書き込み制御信号WRZ
は、アクティブ制御信号ACTZの活性化に対応して活性化
される。パワーダウン制御信号PDZは、DRAMをパワーダ
ウンモードに移行するためのパワーダウンコマンドが供
給されたときに活性化される。なお、パワーダウンモー
ドへの移行は、パワーダウンコマンドの入力に限らな
い。専用の端子を使用してパワーダウン信号を外部から
直接入力しても良い。
を実行する読み出しコマンドまたは書き込み動作を実行
する書き込みコマンドが供給されたときに活性化され
る。読み出し制御信号RDZまたは書き込み制御信号WRZ
は、アクティブ制御信号ACTZの活性化に対応して活性化
される。パワーダウン制御信号PDZは、DRAMをパワーダ
ウンモードに移行するためのパワーダウンコマンドが供
給されたときに活性化される。なお、パワーダウンモー
ドへの移行は、パワーダウンコマンドの入力に限らな
い。専用の端子を使用してパワーダウン信号を外部から
直接入力しても良い。
【００２２】アドレスバッファ／プリデコーダ１２は、
DRAMの外部から供給されるアドレス信号ADDをアドレス
端子を介して受信する。アドレスバッファ／プリデコー
ダ１２は、受けた信号をプリデコードし、内部アドレス
信号IADDとして出力する。VREF生成回路１４は、電源端
子を介して供給される外部電源電圧VDD（例えば２.５
Ｖ）に基づいて、参照電圧VREF1、VREF2を生成する。VP
P生成回路１６は、アクティブ制御信号ACTZまたはパワ
ーダウン制御信号PDZが活性化されたときに、参照電圧V
REF1に基づいて外部電源電圧VDDより高い昇圧電圧VPP
（第１内部電源電圧、例えば３.３Ｖ）を生成する。Vii
生成回路１８は、アクティブ制御信号ACTZまたはパワー
ダウン制御信号PDZが活性化されたときに、参照電圧VRE
F2に基づいて外部電源電圧VDDより低い降圧電圧Vii（第
２内部電源電圧、例えば２Ｖ）を生成する。
DRAMの外部から供給されるアドレス信号ADDをアドレス
端子を介して受信する。アドレスバッファ／プリデコー
ダ１２は、受けた信号をプリデコードし、内部アドレス
信号IADDとして出力する。VREF生成回路１４は、電源端
子を介して供給される外部電源電圧VDD（例えば２.５
Ｖ）に基づいて、参照電圧VREF1、VREF2を生成する。VP
P生成回路１６は、アクティブ制御信号ACTZまたはパワ
ーダウン制御信号PDZが活性化されたときに、参照電圧V
REF1に基づいて外部電源電圧VDDより高い昇圧電圧VPP
（第１内部電源電圧、例えば３.３Ｖ）を生成する。Vii
生成回路１８は、アクティブ制御信号ACTZまたはパワー
ダウン制御信号PDZが活性化されたときに、参照電圧VRE
F2に基づいて外部電源電圧VDDより低い降圧電圧Vii（第
２内部電源電圧、例えば２Ｖ）を生成する。
【００２３】短絡回路２０は、パワーダウン制御信号PD
Zが活性化されたとき、昇圧電圧VPPを内部回路（第１内
部回路）に供給する昇圧電源線VPP（第１内部電源線）
と降圧電圧Viiを内部回路（第１内部回路）に供給する
降圧電源線Vii（第２内部電源線）とを短絡する。メモ
リコア２２は、メモリセルアレイ２６、ワードデコーダ
２８、センスアンプ／スイッチ３０、およびコラムデコ
ーダ３２を有している。
Zが活性化されたとき、昇圧電圧VPPを内部回路（第１内
部回路）に供給する昇圧電源線VPP（第１内部電源線）
と降圧電圧Viiを内部回路（第１内部回路）に供給する
降圧電源線Vii（第２内部電源線）とを短絡する。メモ
リコア２２は、メモリセルアレイ２６、ワードデコーダ
２８、センスアンプ／スイッチ３０、およびコラムデコ
ーダ３２を有している。
【００２４】メモリセルアレイ２６は、転送トランジス
タおよびキャパシタを含む複数のメモリセルMC、各メモ
リセルMCの転送トランジスタのゲートに接続されたワー
ド線WL、および転送トランジスタのデータ入出力ノード
に接続されたビット線BLを有している。ワードデコーダ
２８は、内部アドレス信号IADDのうちロウアドレス信号
に応じてワード線WLのいずれかを選択する。選択された
ワード線WLには、昇圧電圧VPPが供給される。
タおよびキャパシタを含む複数のメモリセルMC、各メモ
リセルMCの転送トランジスタのゲートに接続されたワー
ド線WL、および転送トランジスタのデータ入出力ノード
に接続されたビット線BLを有している。ワードデコーダ
２８は、内部アドレス信号IADDのうちロウアドレス信号
に応じてワード線WLのいずれかを選択する。選択された
ワード線WLには、昇圧電圧VPPが供給される。
【００２５】センスアンプ／スイッチ３０は、図示しな
いセンスアンプおよびコラムスイッチを有している。セ
ンスアンプは、例えば読み出し動作時に、ビット線BLを
介してメモリセルMCから読み出されるデータを増幅す
る。コラムスイッチは、ビット線BLに読み出された読み
出しデータをデータバス線を介してデータ入出力バッフ
ァ２４に伝達し、データバス線を介して供給される書き
込みデータをビット線BLに伝達する。
いセンスアンプおよびコラムスイッチを有している。セ
ンスアンプは、例えば読み出し動作時に、ビット線BLを
介してメモリセルMCから読み出されるデータを増幅す
る。コラムスイッチは、ビット線BLに読み出された読み
出しデータをデータバス線を介してデータ入出力バッフ
ァ２４に伝達し、データバス線を介して供給される書き
込みデータをビット線BLに伝達する。
【００２６】コラムデコーダ３２は、内部アドレス信号
IADDのうちコラムアドレス信号に応じてコラムスイッチ
を制御する制御信号を出力する。データ入出力バッファ
２４は、読み出しデータをデータ端子DQを介して出力
し、書き込みデータをデータ端子を介して入力する。な
お、昇圧電圧VPP、および降圧電圧Viiは、メモリコア２
２および所定の内部回路（第１内部回路）にそれぞれ供
給される。外部電源電圧VDDは、パワーダウンモード時
にデータを保持する必要のある内部回路（ラッチ回路、
レジスタ等を含む第２内部回路）に供給される。
IADDのうちコラムアドレス信号に応じてコラムスイッチ
を制御する制御信号を出力する。データ入出力バッファ
２４は、読み出しデータをデータ端子DQを介して出力
し、書き込みデータをデータ端子を介して入力する。な
お、昇圧電圧VPP、および降圧電圧Viiは、メモリコア２
２および所定の内部回路（第１内部回路）にそれぞれ供
給される。外部電源電圧VDDは、パワーダウンモード時
にデータを保持する必要のある内部回路（ラッチ回路、
レジスタ等を含む第２内部回路）に供給される。
【００２７】図２は、VPP生成回路１６およびVii生成回
路１８を示している。VPP生成回路１６は、スタンバイ
モード時に動作するVPP検出回路３４（第１検出回
路）、アクティブモード時に動作するVPP検出回路３６
（第２検出回路）、および昇圧回路３８を有している。
昇圧回路３８は、スタンバイモード時に動作する昇圧ユ
ニット３８ａ（第１電圧生成ユニット）およびアクティ
ブモード時に動作する昇圧ユニット３８ｂ（第２電圧生
成ユニット）を有している。
路１８を示している。VPP生成回路１６は、スタンバイ
モード時に動作するVPP検出回路３４（第１検出回
路）、アクティブモード時に動作するVPP検出回路３６
（第２検出回路）、および昇圧回路３８を有している。
昇圧回路３８は、スタンバイモード時に動作する昇圧ユ
ニット３８ａ（第１電圧生成ユニット）およびアクティ
ブモード時に動作する昇圧ユニット３８ｂ（第２電圧生
成ユニット）を有している。
【００２８】VPP検出回路３４は、パワーダウン制御信
号PDZの低レベル時に動作し、昇圧電圧VPPが参照電圧VR
EF1より低いときに動作信号OPT1Zを活性化する。すなわ
ち、VPP検出回路３４は、スタンバイモード時およびア
クティブモード時に昇圧電圧VPPに応じて昇圧ユニット
３８ａを帰還制御し、パワーダウンモード時に動作を停
止する。
号PDZの低レベル時に動作し、昇圧電圧VPPが参照電圧VR
EF1より低いときに動作信号OPT1Zを活性化する。すなわ
ち、VPP検出回路３４は、スタンバイモード時およびア
クティブモード時に昇圧電圧VPPに応じて昇圧ユニット
３８ａを帰還制御し、パワーダウンモード時に動作を停
止する。
【００２９】VPP検出回路３６は、アクティブ制御信号A
CTZの高レベル時に動作し、昇圧電圧VPPが参照電圧VREF
1より低いときに動作信号OPT2Zを活性化する。すなわ
ち、VPP検出回路３６は、アクティブモード時に昇圧電
圧VPPに応じて昇圧ユニット３８ｂを帰還制御し、スタ
ンバイモードおよびパワーダウンモード時に動作を停止
する。
CTZの高レベル時に動作し、昇圧電圧VPPが参照電圧VREF
1より低いときに動作信号OPT2Zを活性化する。すなわ
ち、VPP検出回路３６は、アクティブモード時に昇圧電
圧VPPに応じて昇圧ユニット３８ｂを帰還制御し、スタ
ンバイモードおよびパワーダウンモード時に動作を停止
する。
【００３０】VPP検出回路３４、３６は、パワーダウン
モード中に検出動作を停止する。このため、動作モード
がパワーダウンモードに移行し、昇圧電圧VPPが変化し
たときに、VPP検出回路３４、３６が誤って検出動作す
ることを防止できる。昇圧ユニット３８ａ、３８ｂは、
動作信号OPT1Z、OPT2Zをそれぞれ受けたときに動作し、
外部電源電圧VDDをカップリング容量を利用したポンピ
ング動作等により昇圧し、昇圧電圧VPPを生成する。
モード中に検出動作を停止する。このため、動作モード
がパワーダウンモードに移行し、昇圧電圧VPPが変化し
たときに、VPP検出回路３４、３６が誤って検出動作す
ることを防止できる。昇圧ユニット３８ａ、３８ｂは、
動作信号OPT1Z、OPT2Zをそれぞれ受けたときに動作し、
外部電源電圧VDDをカップリング容量を利用したポンピ
ング動作等により昇圧し、昇圧電圧VPPを生成する。
【００３１】Vii生成回路１８は、スタンバイモード時
に動作するVii検出回路４０（第３検出回路）、アクテ
ィブモード時に動作するVii検出回路４２（第４検出回
路）、および降圧回路４４を有している。降圧回路４４
は、スタンバイモード時に動作する降圧ユニット４４ａ
（第３電圧生成ユニット）およびアクティブモード時に
動作する降圧ユニット４４ｂ（第４電圧生成ユニット）
を有している。
に動作するVii検出回路４０（第３検出回路）、アクテ
ィブモード時に動作するVii検出回路４２（第４検出回
路）、および降圧回路４４を有している。降圧回路４４
は、スタンバイモード時に動作する降圧ユニット４４ａ
（第３電圧生成ユニット）およびアクティブモード時に
動作する降圧ユニット４４ｂ（第４電圧生成ユニット）
を有している。
【００３２】Vii検出回路４０は、パワーダウン制御信
号PDZの低レベル時に動作し、降圧電圧Viiが参照電圧VR
EF2より高いときに動作信号OPT3Zを活性化する。すなわ
ち、Vii検出回路４０は、スタンバイモードおよびアク
ティブモード時に降圧電圧Viiに応じて降圧ユニット４
４ａを帰還制御し、パワーダウンモード時に動作を停止
する。
号PDZの低レベル時に動作し、降圧電圧Viiが参照電圧VR
EF2より高いときに動作信号OPT3Zを活性化する。すなわ
ち、Vii検出回路４０は、スタンバイモードおよびアク
ティブモード時に降圧電圧Viiに応じて降圧ユニット４
４ａを帰還制御し、パワーダウンモード時に動作を停止
する。
【００３３】Vii検出回路４２は、アクティブ制御信号A
CTZの高レベル時に動作し、降圧電圧Viiが参照電圧VREF
2より高いときに動作信号OPT4Zを活性化する。すなわ
ち、Vii検出回路４２は、アクティブモード時に降圧電
圧Viiに応じて降圧ユニット４４ｂを帰還制御し、スタ
ンバイモード時およびパワーダウンモード時に動作を停
止する。
CTZの高レベル時に動作し、降圧電圧Viiが参照電圧VREF
2より高いときに動作信号OPT4Zを活性化する。すなわ
ち、Vii検出回路４２は、アクティブモード時に降圧電
圧Viiに応じて降圧ユニット４４ｂを帰還制御し、スタ
ンバイモード時およびパワーダウンモード時に動作を停
止する。
【００３４】Vii検出回路４０、４２は、パワーダウン
モード中に検出動作を停止する。このため、動作モード
がパワーダウンモードに移行し、降圧電圧Viiが変化し
たときに、Vii検出回路４０、４２が誤って検出動作す
ることを防止できる。降圧ユニット４４ａ、４４ｂは、
動作信号OPT3Z、OPT4Zを受けたときにそれぞれ動作し、
外部電源電圧VDDを容量分割等により分圧することで降
圧電圧Viiを生成する。
モード中に検出動作を停止する。このため、動作モード
がパワーダウンモードに移行し、降圧電圧Viiが変化し
たときに、Vii検出回路４０、４２が誤って検出動作す
ることを防止できる。降圧ユニット４４ａ、４４ｂは、
動作信号OPT3Z、OPT4Zを受けたときにそれぞれ動作し、
外部電源電圧VDDを容量分割等により分圧することで降
圧電圧Viiを生成する。
【００３５】図３は、短絡回路２０の詳細を示してい
る。短絡回路２０は、縦続接続されたCMOSインバータ２
０ａ、２０ｂと、一方の出力を他方の入力に帰還させた
NORゲート２０ｃ、２０ｄと、pMOSトランジスタ２０ｅ
とを有している。CMOSインバータ２０ａ、２０ｂのpMOS
トランジスタのソースは、外部電源線VDDに接続されて
いる。CMOSインバータ２０ａは、パワーダウン制御信号
PDZを受けている。
る。短絡回路２０は、縦続接続されたCMOSインバータ２
０ａ、２０ｂと、一方の出力を他方の入力に帰還させた
NORゲート２０ｃ、２０ｄと、pMOSトランジスタ２０ｅ
とを有している。CMOSインバータ２０ａ、２０ｂのpMOS
トランジスタのソースは、外部電源線VDDに接続されて
いる。CMOSインバータ２０ａは、パワーダウン制御信号
PDZを受けている。
【００３６】NORゲート２０ｃは、CMOSインバータ２０
ａの出力およびNORゲート２０ｄの出力を受けている。N
ORゲート２０ｄは、CMOSインバータ２０ｂの出力および
NORゲート２０ｃの出力を受けている。NORゲート２０
ｃ、２０ｄのpMOSトランジスタのソースは、昇圧電源線
VPPに接続されている。pMOSトランジスタ２０ｅは、ソ
ース・ドレインの一方を昇圧電源線VPPに接続し、ソー
ス・ドレインの他方を降圧電源線Viiに接続し、ゲート
でNORゲート２０ｄの出力を受けている。NORゲート２０
ｄは、パワーダウン制御信号PDZが高レベルのとき常に
低レベルを出力する。このため、パワーダウン信号PDZ
が高レベルのとき、pMOSトランジスタ２０ｅは常にオン
し、昇圧電源線VPPと降圧電源線Viiとを短絡する。すな
わち、pMOSトランジスタ２０ｅは、パワーダウン制御信
号PDZの論理を直接受けて動作する。
ａの出力およびNORゲート２０ｄの出力を受けている。N
ORゲート２０ｄは、CMOSインバータ２０ｂの出力および
NORゲート２０ｃの出力を受けている。NORゲート２０
ｃ、２０ｄのpMOSトランジスタのソースは、昇圧電源線
VPPに接続されている。pMOSトランジスタ２０ｅは、ソ
ース・ドレインの一方を昇圧電源線VPPに接続し、ソー
ス・ドレインの他方を降圧電源線Viiに接続し、ゲート
でNORゲート２０ｄの出力を受けている。NORゲート２０
ｄは、パワーダウン制御信号PDZが高レベルのとき常に
低レベルを出力する。このため、パワーダウン信号PDZ
が高レベルのとき、pMOSトランジスタ２０ｅは常にオン
し、昇圧電源線VPPと降圧電源線Viiとを短絡する。すな
わち、pMOSトランジスタ２０ｅは、パワーダウン制御信
号PDZの論理を直接受けて動作する。
【００３７】図４は、スタンバイモードからパワーダウ
ンモードに移行する際の昇圧電圧VPPおよび降圧電圧Vii
の変化を示している。この実施形態では、上述したよう
に、スタンバイモード時にコマンド端子を介してパワー
ダウンコマンドが供給されることで、DRAMの状態はパワ
ーダウンモードに移行する。この際、図１に示したコマ
ンドバッファ／デコーダ１０は、パワーダウン制御信号
PDZを高レベルに変化させる（図４（ａ））。図２に示
したVPP生成回路１６のVPP検出回路３４は、高レベルの
パワーダウン制御信号PDZを受けて検出動作を停止し、
動作信号OPT1Zを低レベルに変化させる（図４
（ｂ））。昇圧ユニット３８ａは、低レベルの動作信号
OPT1Zを受けて動作を停止する。スタンバイモード時に
は、VPP検出回路３６は、検出動作を停止し、低レベル
の動作信号OPT2Zを出力している（図４（ｃ））。この
ため、昇圧ユニット３８ｂは、動作を停止している。
ンモードに移行する際の昇圧電圧VPPおよび降圧電圧Vii
の変化を示している。この実施形態では、上述したよう
に、スタンバイモード時にコマンド端子を介してパワー
ダウンコマンドが供給されることで、DRAMの状態はパワ
ーダウンモードに移行する。この際、図１に示したコマ
ンドバッファ／デコーダ１０は、パワーダウン制御信号
PDZを高レベルに変化させる（図４（ａ））。図２に示
したVPP生成回路１６のVPP検出回路３４は、高レベルの
パワーダウン制御信号PDZを受けて検出動作を停止し、
動作信号OPT1Zを低レベルに変化させる（図４
（ｂ））。昇圧ユニット３８ａは、低レベルの動作信号
OPT1Zを受けて動作を停止する。スタンバイモード時に
は、VPP検出回路３６は、検出動作を停止し、低レベル
の動作信号OPT2Zを出力している（図４（ｃ））。この
ため、昇圧ユニット３８ｂは、動作を停止している。
【００３８】同様に、Vii生成回路１８のVii検出回路４
０は、高レベルのパワーダウン制御信号PDZを受けて検
出動作を停止し、動作信号OPT3Zを低レベルに変化させ
る（図４（ｄ））。降圧ユニット４４ａは、低レベルの
動作信号OPT3Zを受けて動作を停止する。スタンバイモ
ード時には、Vii検出回路４２は、検出動作を停止し、
低レベルの動作信号OPT4Zを出力している（図４
（ｅ））。このため、降圧ユニット４４ｂは、動作を停
止している。
０は、高レベルのパワーダウン制御信号PDZを受けて検
出動作を停止し、動作信号OPT3Zを低レベルに変化させ
る（図４（ｄ））。降圧ユニット４４ａは、低レベルの
動作信号OPT3Zを受けて動作を停止する。スタンバイモ
ード時には、Vii検出回路４２は、検出動作を停止し、
低レベルの動作信号OPT4Zを出力している（図４
（ｅ））。このため、降圧ユニット４４ｂは、動作を停
止している。
【００３９】この結果、スタンバイモードからパワーダ
ウンモードへの切り替わりにより、昇圧回路３８および
降圧回路４４は、いずれも動作を停止する。図３に示し
た短絡回路２０のpMOSトランジスタ２０ｅは、高レベル
のパワーダウン制御信号PDZに応答してオンし、昇圧電
源線VPPと降圧電源線Viiを短絡する。この結果、昇圧電
圧VPPおよび降圧電圧Viiは、所定の期間後に同じ電圧に
なり、その後徐々に降下する（図４（ｆ））。スタンバ
イモード時に、昇圧電圧VPPは、高圧電圧Viiより高い。
このため、昇圧回路３８および高圧回路４４が動作を停
止した後に、昇圧電圧VPPが降圧電圧Viiより低くなるこ
とはない。
ウンモードへの切り替わりにより、昇圧回路３８および
降圧回路４４は、いずれも動作を停止する。図３に示し
た短絡回路２０のpMOSトランジスタ２０ｅは、高レベル
のパワーダウン制御信号PDZに応答してオンし、昇圧電
源線VPPと降圧電源線Viiを短絡する。この結果、昇圧電
圧VPPおよび降圧電圧Viiは、所定の期間後に同じ電圧に
なり、その後徐々に降下する（図４（ｆ））。スタンバ
イモード時に、昇圧電圧VPPは、高圧電圧Viiより高い。
このため、昇圧回路３８および高圧回路４４が動作を停
止した後に、昇圧電圧VPPが降圧電圧Viiより低くなるこ
とはない。
【００４０】図５は、第１内部回路および第２内部回路
の例を示している。第１内部回路は、縦続接続されたCM
OSインバータ４６、４８として形成され、第２内部回路
は、ラッチ回路５０として形成されている。での誤動作
を説明する。CMOSインバータ４６のpMOSトランジスタの
ソースには、昇圧電源線VPPが接続されている。CMOSイ
ンバータ４８のpMOSトランジスタのソースには、降圧電
源線Viiが接続されている。ラッチ回路５０は、入力と
出力とが互いに接続された２つのCMOSインバータ５２を
有している。各CMOSインバータ５２のpMOSトランジスタ
のソースには、外部電源線VDDが接続されている。
の例を示している。第１内部回路は、縦続接続されたCM
OSインバータ４６、４８として形成され、第２内部回路
は、ラッチ回路５０として形成されている。での誤動作
を説明する。CMOSインバータ４６のpMOSトランジスタの
ソースには、昇圧電源線VPPが接続されている。CMOSイ
ンバータ４８のpMOSトランジスタのソースには、降圧電
源線Viiが接続されている。ラッチ回路５０は、入力と
出力とが互いに接続された２つのCMOSインバータ５２を
有している。各CMOSインバータ５２のpMOSトランジスタ
のソースには、外部電源線VDDが接続されている。
【００４１】スタンバイモード中、入力信号INは論理０
に、CMOSインバータ４６の出力は論理１（昇圧電圧VP
P）に、CMOSインバータ４８の出力は論理０に、ラッチ
回路５０の出力OUTは論理１になっている。動作モード
がスタンバイモードからパワーダウンモードに移行した
とき、短絡回路２０が昇圧電源線VPPおよび降圧電源線V
iiを互いに短絡するため、昇圧電圧VPPは、降圧電圧Vii
より低くなることなない。このため、CMOSインバータ４
６、４８は、昇圧電圧VPPおよび降圧電圧Viiが所定の電
圧（回路が動作可能な電圧）に低下するまでの期間、誤
動作せず常に正しい論理の信号を出力する。したがっ
て、ラッチ回路５０が、CMOSインバータ４８からの誤っ
た出力を受けて誤動作することはない。パワーダウンモ
ード中に保持されるべきラッチ回路５０のデータが、反
転することが防止されるため、動作モードがパワーダウ
ンモードからスタンバイモード、アクティブモードに移
行したときに、DRAMは正常に動作する。
に、CMOSインバータ４６の出力は論理１（昇圧電圧VP
P）に、CMOSインバータ４８の出力は論理０に、ラッチ
回路５０の出力OUTは論理１になっている。動作モード
がスタンバイモードからパワーダウンモードに移行した
とき、短絡回路２０が昇圧電源線VPPおよび降圧電源線V
iiを互いに短絡するため、昇圧電圧VPPは、降圧電圧Vii
より低くなることなない。このため、CMOSインバータ４
６、４８は、昇圧電圧VPPおよび降圧電圧Viiが所定の電
圧（回路が動作可能な電圧）に低下するまでの期間、誤
動作せず常に正しい論理の信号を出力する。したがっ
て、ラッチ回路５０が、CMOSインバータ４８からの誤っ
た出力を受けて誤動作することはない。パワーダウンモ
ード中に保持されるべきラッチ回路５０のデータが、反
転することが防止されるため、動作モードがパワーダウ
ンモードからスタンバイモード、アクティブモードに移
行したときに、DRAMは正常に動作する。
【００４２】以上、本実施形態では、パワーダウンモー
ド中に、短絡回路２０によって、昇圧電源線VPPと降圧
電源線Viiを互いに短絡した。このため、昇圧電圧VPPが
降圧電圧Viiより低くなることを防止できる。したがっ
て、昇圧電源線VPPおよび降圧電源線Viiがそれぞれ接続
される第１内部回路は、誤動作せず常に正しい論理の信
号を出力する。この結果、パワーダウンモード中も動作
する第２内部回路が、第１内部回路からの誤った出力を
受けて誤動作することを防止できる。第２内部回路が誤
動作しないため、パワーダウンモードの解除後、DRAMが
誤動作することを防止できる。
ド中に、短絡回路２０によって、昇圧電源線VPPと降圧
電源線Viiを互いに短絡した。このため、昇圧電圧VPPが
降圧電圧Viiより低くなることを防止できる。したがっ
て、昇圧電源線VPPおよび降圧電源線Viiがそれぞれ接続
される第１内部回路は、誤動作せず常に正しい論理の信
号を出力する。この結果、パワーダウンモード中も動作
する第２内部回路が、第１内部回路からの誤った出力を
受けて誤動作することを防止できる。第２内部回路が誤
動作しないため、パワーダウンモードの解除後、DRAMが
誤動作することを防止できる。
【００４３】複数の動作モードを有する場合にも、パワ
ーダウンモードへの移行時に、昇圧電源線VPPおよび降
圧電源線Viiを短絡することで、内部回路の誤動作を防
止できる。pMOSトランジスタ２０ｅのソース・ドレイン
の一方を昇圧電源線VPPに接続し、pMOSトランジスタ２
０ｅのソース・ドレインの他方を降圧電源線Viiに接続
した。このため、簡易な短絡回路２０で昇圧電源線VPP
と降圧電源線Viiとを短絡できる。
ーダウンモードへの移行時に、昇圧電源線VPPおよび降
圧電源線Viiを短絡することで、内部回路の誤動作を防
止できる。pMOSトランジスタ２０ｅのソース・ドレイン
の一方を昇圧電源線VPPに接続し、pMOSトランジスタ２
０ｅのソース・ドレインの他方を降圧電源線Viiに接続
した。このため、簡易な短絡回路２０で昇圧電源線VPP
と降圧電源線Viiとを短絡できる。
【００４４】pMOSトランジスタ２０ｅのゲートをパワー
ダウン制御信号PDZの論理で直接制御したので、昇圧電
源線VPPと降圧電源線Viiとを迅速に短絡できる。図６
は、本発明の半導体メモリの第２の実施形態を示してい
る。この実施形態は、請求項１ないし請求項８に対応し
ている。第１の実施形態で説明した回路・信号と同一の
回路・信号については、同一の符号を付し、これ等につ
いては、詳細な説明を省略する。
ダウン制御信号PDZの論理で直接制御したので、昇圧電
源線VPPと降圧電源線Viiとを迅速に短絡できる。図６
は、本発明の半導体メモリの第２の実施形態を示してい
る。この実施形態は、請求項１ないし請求項８に対応し
ている。第１の実施形態で説明した回路・信号と同一の
回路・信号については、同一の符号を付し、これ等につ
いては、詳細な説明を省略する。
【００４５】この実施形態は、第１の実施形態の短絡回
路２０にnMOSトランジスタ２０ｆが追加されて構成され
ている。その他の構成は、第１の実施形態と同じであ
る。すなわち、この半導体集積回路は、シリコン基板上
にCMOSプロセスを使用してDRAMとして形成されている。
DRAMは、SRAMとして動作する擬似SRAMである。nMOSトラ
ンジスタ２０ｆは、ソース・ドレインの一方を昇圧電源
線VPPに接続し、ソース・ドレインの他方を降圧電源線V
iiに接続し、ゲートでNORゲート２０ｃの出力を受けて
いる。
路２０にnMOSトランジスタ２０ｆが追加されて構成され
ている。その他の構成は、第１の実施形態と同じであ
る。すなわち、この半導体集積回路は、シリコン基板上
にCMOSプロセスを使用してDRAMとして形成されている。
DRAMは、SRAMとして動作する擬似SRAMである。nMOSトラ
ンジスタ２０ｆは、ソース・ドレインの一方を昇圧電源
線VPPに接続し、ソース・ドレインの他方を降圧電源線V
iiに接続し、ゲートでNORゲート２０ｃの出力を受けて
いる。
【００４６】NORゲート２０ｃは、パワーダウン制御信
号PDZが高レベルのとき常に高レベルを出力する。この
ため、パワーダウン信号PDZが高レベルのとき、pMOSト
ランジスタ２０ｆは常にオンし、昇圧電源線VPPと降圧
電源線Viiとを短絡する。すなわち、pMOSトランジスタ
２０ｆは、パワーダウン制御信号PDZの論理を直接受け
て動作する。
号PDZが高レベルのとき常に高レベルを出力する。この
ため、パワーダウン信号PDZが高レベルのとき、pMOSト
ランジスタ２０ｆは常にオンし、昇圧電源線VPPと降圧
電源線Viiとを短絡する。すなわち、pMOSトランジスタ
２０ｆは、パワーダウン制御信号PDZの論理を直接受け
て動作する。
【００４７】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、pMOSトランジスタ２０ｅおよびnMOSト
ランジスタ２０ｆを用いて、昇圧電源線VPPと降圧電源
線Viiとを短絡したので、パワーダウンモードへの移行
時に、昇圧電源線VPPと降圧電源線Viiとを、迅速に同じ
電圧にできる。
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、pMOSトランジスタ２０ｅおよびnMOSト
ランジスタ２０ｆを用いて、昇圧電源線VPPと降圧電源
線Viiとを短絡したので、パワーダウンモードへの移行
時に、昇圧電源線VPPと降圧電源線Viiとを、迅速に同じ
電圧にできる。
【００４８】なお、上述した実施形態では、本発明を擬
似SRAMとして動作するDRAMに適用した例について述べ
た。本発明はかかる実施形態に限定されるものではな
い。例えば、本発明をクロック同期式のSDRAMに適用し
てもよい。あるいは、本発明をマイクロコンピュータ、
ロジックLSI、システムLSI等の半導体集積回路に適用し
ても良い。
似SRAMとして動作するDRAMに適用した例について述べ
た。本発明はかかる実施形態に限定されるものではな
い。例えば、本発明をクロック同期式のSDRAMに適用し
てもよい。あるいは、本発明をマイクロコンピュータ、
ロジックLSI、システムLSI等の半導体集積回路に適用し
ても良い。
【００４９】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
【００５０】
【発明の効果】請求項１および請求項８の半導体集積回
路では、第１および第２電圧生成回路が動作を停止後、
第１内部電源電圧が第２内部電源電圧より低くなること
はない。したがって、第１および第２内部電源電圧が逆
転することを防止でき、第１および第２内部電源線にそ
れぞれ接続された内部回路が誤動作することを防止でき
る。請求項２の半導体集積回路では、簡易な短絡回路で
第１および第２内部電源線を互いに短絡できる。
路では、第１および第２電圧生成回路が動作を停止後、
第１内部電源電圧が第２内部電源電圧より低くなること
はない。したがって、第１および第２内部電源電圧が逆
転することを防止でき、第１および第２内部電源線にそ
れぞれ接続された内部回路が誤動作することを防止でき
る。請求項２の半導体集積回路では、簡易な短絡回路で
第１および第２内部電源線を互いに短絡できる。
【００５１】請求項３の半導体集積回路では、このた
め、パワーダウンモードへの移行に同期して、第１およ
び第２内部電源線を迅速に短絡できる。また、短絡回路
を簡易な論理回路で制御できる。請求項４の半導体集積
回路では、パワーダウンモード中も動作する第２内部回
路が、第１内部回路からの誤った出力を受けて誤動作す
ることを防止できる。この結果、パワーダウンモードの
解除後、半導体集積回路が誤動作することを防止でき
る。
め、パワーダウンモードへの移行に同期して、第１およ
び第２内部電源線を迅速に短絡できる。また、短絡回路
を簡易な論理回路で制御できる。請求項４の半導体集積
回路では、パワーダウンモード中も動作する第２内部回
路が、第１内部回路からの誤った出力を受けて誤動作す
ることを防止できる。この結果、パワーダウンモードの
解除後、半導体集積回路が誤動作することを防止でき
る。
【００５２】請求項５および請求項７の半導体集積回路
では、複数の動作モードを有する場合にも、パワーダウ
ンモードへの移行時に、第１および第２内部電源線を短
絡することで、内部回路の誤動作を防止できる。請求項
６の半導体集積回路では、パワーダウンモード中に、第
１および第２内部電源線が短絡され、第１および第２内
部電源電圧が変化したときに、検出回路が誤った検出動
作をすることを防止できる。
では、複数の動作モードを有する場合にも、パワーダウ
ンモードへの移行時に、第１および第２内部電源線を短
絡することで、内部回路の誤動作を防止できる。請求項
６の半導体集積回路では、パワーダウンモード中に、第
１および第２内部電源線が短絡され、第１および第２内
部電源電圧が変化したときに、検出回路が誤った検出動
作をすることを防止できる。
【図１】本発明の半導体集積回路の第１の実施形態を示
すブロック図である。
すブロック図である。
【図２】図１のVPP生成回路およびVii生成回路を示すブ
ロック図である。
ロック図である。
【図３】図１の短絡回路の詳細を示す回路図である。
【図４】第１の実施形態のおけるスタンバイモードから
パワーダウンモードに移行する際の昇圧電圧VPPおよび
降圧電圧Viiの変化を示す説明図である。
パワーダウンモードに移行する際の昇圧電圧VPPおよび
降圧電圧Viiの変化を示す説明図である。
【図５】第１内部回路および第２内部回路の例を示す回
路図である。
路図である。
【図６】第２の実施形態におけるの短絡回路の詳細を示
す回路図である。
す回路図である。
【図７】従来のスタンバイモードからパワーダウンモー
ドに移行する際の昇圧電圧VPPおよび降圧電圧Viiの変化
を示す説明図である。
ドに移行する際の昇圧電圧VPPおよび降圧電圧Viiの変化
を示す説明図である。
【図８】従来の半導体集積回路の誤動作の例を示す説明
図である。
図である。
１０ コマンドバッファ／デコーダ
１２ アドレスバッファ／プリデコーダ
１４ VREF生成回路
１６ VPP生成回路
１８ Vii生成回路
２０ 短絡回路
２０ａ、２０ｂ CMOSインバータ
２０ｃ、２０ｄ NORゲート
２０ｅ pMOSトランジスタ
２０ｆ nMOSトランジスタ
２２ メモリコア
２４ データ入出力バッファ
２６ メモリセルアレイ
２８ ワードデコーダ
３０ センスアンプ／スイッチ
３２ コラムデコーダ
３４ VPP検出回路
３６ VPP検出回路
３８ 昇圧回路
３８ａ、３８ｂ 昇圧ユニット
４０ Vii検出回路
４２ Vii検出回路
４４ 降圧回路
４４ａ、４４ｂ 降圧ユニット
４６、４８ CMOSインバータ
５０ ラッチ回路
５２ CMOSインバータ
CMD コマンド信号
RDZ 読み出し制御信号
WRZ 書き込み制御信号
ACTZ アクティブ制御信号
PDZ パワーダウン制御信号
IADD 内部アドレス信号
VDD 外部電源電圧
VREF 参照電圧
VPP 昇圧電圧、昇圧電源線
Vii 降圧電圧、降圧電源線
MC メモリセル
WL ワード線
BL ビット線
DQ データ端子
OPT1Z、OPT2Z、OPT3Z、OPT4Z 動作信号
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 森 勝宏
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 5F038 BB04 BG03 BG08 BH19 DF05
DF17 DT12 EZ20
5M024 AA21 BB29 DD85 FF02 FF03
FF07 FF30 PP01 PP02 PP03
PP07
Claims (8)
- 【請求項１】 第１内部電源線に供給する第１内部電源
電圧を生成する第１電圧生成回路と、 第２内部電源線に供給する第２内部電源電圧を生成する
第２電圧生成回路と、 前記第１および第２電圧生成回路がともに動作を停止し
ているときに、前記第１内部電源線と前記第２内部電源
線とを短絡する短絡回路とを備えていることを特徴とす
る半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記短絡回路は、ソース・ドレインの一方を第１内部電
源電圧線に接続し、ソース・ドレインの他方を第２内部
電源電圧線に接続したトランジスタを有することを特徴
とする半導体集積回路。 - 【請求項３】 請求項２記載の半導体集積回路におい
て、 前記第１および第２内部電源線が接続されている第１内
部回路を備え、 前記第１および第２電圧生成回路の動作を停止し、前記
第１内部回路への前記第１および第２内部電源電圧の供
給を停止するパワーダウンモードを有し、 前記トランジスタは、前記パワーダウンモードを示すパ
ワーダウン制御信号の出力に応じてオンすることを特徴
とする半導体集積回路。 - 【請求項４】 請求項１記載の半導体集積回路におい
て、 前記第１および第２内部電源線が接続されている第１内
部回路と、 外部電源線が接続され、前記第１内部回路の出力を受け
て動作する第２内部回路とを備え、 前記第１および第２電圧生成回路の動作を停止し、前記
第１内部回路への前記第１および第２内部電源電圧の供
給を停止するパワーダウンモードを有し、 前記短絡回路は、前記パワーダウンモード中に第１内部
電源線と第２内部電源線とを短絡することを特徴とする
半導体集積回路。 - 【請求項５】 請求項４記載の半導体集積回路におい
て、 第１動作モードおよび第２動作モードを有し、 前記第１電圧生成回路は、第１動作モード中に動作する
第１電圧生成ユニットと、第２動作モード時に動作する
第２電圧生成ユニットとを有し、 前記第２電圧生成回路は、前記第１動作モード中に動作
する第３電圧生成ユニットと、前記第２動作モード時に
動作する第４電圧生成ユニットとを有することを特徴と
する半導体集積回路。 - 【請求項６】 請求項５記載の半導体集積回路におい
て、 前記第１電圧生成回路は、第１動作モード中に動作し、
前記第１内部電源電圧に応じて前記第１電圧生成ユニッ
トを帰還制御する第１検出回路と、第２動作モード中に
動作し、前記第１内部電源電圧に応じて前記第２電圧生
成ユニットを帰還制御する第２検出回路とを有し、 前記第２電圧生成回路は、第１動作モード中に動作し、
前記第２内部電源電圧に応じて前記第３電圧生成ユニッ
トを帰還制御する第３検出回路と、第２動作モード中に
動作し、前記第２内部電源電圧に応じて前記第４電圧生
成ユニットを帰還制御する第４検出回路とを有すること
を特徴とする半導体集積回路。 - 【請求項７】 請求項５記載の半導体集積回路におい
て、 前記第１動作モードは、前記第１および第２内部回路が
静的状態にあるスタンバイモードであり、 前記第２動作モードは、前記第１および第２内部回路が
動作するアクティブモードであることを特徴とする半導
体集積回路。 - 【請求項８】 請求項１記載の半導体集積回路におい
て、 前記第１および第２電圧生成回路は、外部電源電圧に基
づいて前記第１および第２内部電源電圧をそれぞれ生成
し、 前記第１内部電源電圧は、前記外部電源電圧より高い昇
圧電圧であり、 前記第２内部電源電圧は、前記外部電源電圧より低い降
圧電圧であることを特徴とする半導体集積回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001362489A JP4132795B2 (ja) | 2001-11-28 | 2001-11-28 | 半導体集積回路 |
| TW091105927A TW550584B (en) | 2001-11-28 | 2002-03-26 | Semiconductor integrated circuit |
| US10/106,107 US6683491B2 (en) | 2001-11-28 | 2002-03-27 | Semiconductor integrated circuit |
| DE60221625T DE60221625T2 (de) | 2001-11-28 | 2002-03-28 | Integrierte Halbleiterschaltung |
| EP02252330A EP1317044B1 (en) | 2001-11-28 | 2002-03-28 | Semiconductor integrated circuit |
| CNB021076871A CN1173402C (zh) | 2001-11-28 | 2002-03-29 | 半导体集成电路 |
| KR1020020017208A KR100799948B1 (ko) | 2001-11-28 | 2002-03-29 | 반도체 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001362489A JP4132795B2 (ja) | 2001-11-28 | 2001-11-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003162895A true JP2003162895A (ja) | 2003-06-06 |
| JP4132795B2 JP4132795B2 (ja) | 2008-08-13 |
Family
ID=19172979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001362489A Expired - Fee Related JP4132795B2 (ja) | 2001-11-28 | 2001-11-28 | 半導体集積回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6683491B2 (ja) |
| EP (1) | EP1317044B1 (ja) |
| JP (1) | JP4132795B2 (ja) |
| KR (1) | KR100799948B1 (ja) |
| CN (1) | CN1173402C (ja) |
| DE (1) | DE60221625T2 (ja) |
| TW (1) | TW550584B (ja) |
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- 2002-03-28 DE DE60221625T patent/DE60221625T2/de not_active Expired - Lifetime
- 2002-03-28 EP EP02252330A patent/EP1317044B1/en not_active Expired - Fee Related
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| US10216242B2 (en) | 2014-05-29 | 2019-02-26 | Silicon Storage Technology, Inc. | Power sequencing for embedded flash memory devices |
| TWI663496B (zh) * | 2017-06-20 | 2019-06-21 | 晶豪科技股份有限公司 | 用於參考電壓緩衝器之參考電壓預處理電路及參考電壓預處理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6683491B2 (en) | 2004-01-27 |
| EP1317044A3 (en) | 2005-08-17 |
| DE60221625D1 (de) | 2007-09-20 |
| KR100799948B1 (ko) | 2008-02-01 |
| US20030098741A1 (en) | 2003-05-29 |
| JP4132795B2 (ja) | 2008-08-13 |
| DE60221625T2 (de) | 2007-11-22 |
| KR20030043575A (ko) | 2003-06-02 |
| EP1317044B1 (en) | 2007-08-08 |
| CN1421929A (zh) | 2003-06-04 |
| CN1173402C (zh) | 2004-10-27 |
| TW550584B (en) | 2003-09-01 |
| EP1317044A2 (en) | 2003-06-04 |
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Legal Events
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061205 |
|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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