JP2000113693A - 不揮発性メモリおよび半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリを内蔵したマイクロコンピ
ュータにおいて、低消費電力化のため、昇圧電圧が不要
なときは内部電源回路の動作を停止させるようにした場
合、内部電源回路から出力される電圧が内部電源回路が
動作している期間と動作していない期間とでそのレベル
が大きく変化するため、昇圧動作開始後出力電圧が安定
するまでの時間が長くなり、トータルの消費電力が増大
するという問題点がある。 【解決手段】 昇圧回路（５０）を含む内部電源回路
（２５）を内蔵した半導体集積回路において、制御信号
（スタンバイ信号ＳＴＡ）によって内部電源回路（２
５）の動作を停止状態に移行可能に構成すると共に、低
速動作モードような所定の動作状態においては上記制御
信号（スタンバイ信号ＳＴＡ）によって内部電源回路が
停止状態に移行されたときに昇圧回路（５０）の出力端
子をフローティング状態にさせるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書込み消
去可能な不揮発性半導体メモリにおける低消費電力化に
適用して有効な技術に関し、例えばブロック単位で一括
してデータの消去が可能なフラッシュメモリを内蔵した
マイクロコンピュータに利用して有効な技術に関する。

【０００２】

【従来の技術】近年、内蔵メモリとして不揮発性メモリ
を有するマイクロコンピュータが提供されている。不揮
発性メモリは電源を遮断しても記憶内容が保持されるた
め、不揮発性メモリを内蔵したマイクロコンピュータは
低消費電力が要求される携帯電話等にとって極めて有効
である。

【０００３】

【発明が解決しようとする課題】フラッシュメモリは通
常のＬＳＩに比べて高い電圧や負電圧を必要とするた
め、チップ内部にチャージポンプ回路などからなる昇圧
回路を含む内部電源回路を有するのが一般的である。特
に近年、ＬＳＩは低電源電圧化が進められており、従来
の５Ｖの電源電圧から３．３Ｖや２．７Ｖのような電源
電圧で動作するＬＳＩが提供されるようになってきてい
る。

【０００４】一方、マイクロコンピュータには、クロッ
ク周波数を落として低速動作ではあるが低消費電流とな
る動作モードが設けられることがある。かかる動作モー
ドを有しフラッシュメモリを内蔵したマイクロコンピュ
ータにおいては、この低速動作モードでの内部電源回路
の消費電力が無視できないほど大きい。そこで、本発明
者らは、フラッシュメモリを内蔵したマイクロコンピュ
ータにおいて昇圧電圧が不要なときは内部電源回路の動
作を停止させることについて検討した。なお、上記のよ
うに構成されたマイクロコンピュータが低速動作する動
作モードが利用される例としては、例えば携帯電話にお
ける待受け状態のような待機状態がある。

【０００５】図１０は、公知ではないが本発明者らによ
って検討された回路である。同図の回路は、チャージポ
ンプなどからなる昇圧回路５０と定電圧回路４０とから
なる内部電源回路で、定電圧回路は電源電圧Ｖｃｃ（例
えば２．７Ｖ〜３．６Ｖ）によって動作し定電圧Ｖｃ
（例えば２．５Ｖ）を出力する。昇圧回路５０は定電圧
回路４０からの定電圧Ｖｃに基づいて所望のレベル（例
えば４．０Ｖ）の昇圧電圧Ｖｘを発生する。図１０の回
路は、昇圧回路や定電圧回路を構成するアンプの動作電
流が流れるパスに、制御信号ＳＴＡによってオン、オフ
制御されるスイッチ素子を設けて、不要なときは制御信
号ＳＴＡによって内部電源回路の動作を停止させて消費
電力を低減させるようにしたものである。

【０００６】しかしながら、上記のような制御方式で
は、図６（Ｂ）にその動作波形を示すように、内部電源
回路から出力される昇圧電圧Ｖｘは、内部電源回路が動
作している期間Ｔ１と動作していない期間Ｔ２とでその
レベルがＶｃｃ〜４．０Ｖのように大きく変化するた
め、昇圧動作開始後出力電圧Ｖｘが安定するまでの時間
Ｔ３’が長くなる。その結果、トータルの消費電力が大
きくなってしまうという問題点があることが明らかとな
った。

【０００７】この発明の目的は、不揮発性半導体メモリ
および不揮発性メモリ回路を内蔵したマイクロコンピュ
ータ等の半導体集積回路の低消費電力化を可能にする技
術を提供することにある。

【０００８】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。

【００１０】すなわち、昇圧回路を含む内部電源回路を
内蔵した半導体集積回路において、制御信号（スタンバ
イ信号）によって内部電源回路の動作を停止状態に移行
可能に構成すると共に、低速動作モードような所定の動
作状態においては上記制御信号（スタンバイ信号）によ
って内部電源回路が停止状態に移行されたときに昇圧回
路の出力端子の電位が保持される状態（フローティング
状態）にさせるようにしたものである。

【００１１】上記した手段によれば、内部電源回路から
出力される昇圧電圧が内部電源回路が動作している期間
と動作していない期間とでそのレベルが大きく変化しな
いようになるため、昇圧動作開始後出力電圧が安定する
までの時間が短くなり、これによって、内部電源回路の
トータルの消費電力を低減することができる。

【００１２】また、上記内部電源回路の出力電圧を受け
て動作する回路（例えばフラッシュメモリ回路）の動作
開始タイミングを規定する信号（例えばクロック信号Ｃ
Ｋ）に基づいて内部電源回路の起動タイミングを生成し
て起動をかけるとともに、上記内部電源回路の出力電圧
を受けて動作する回路の動作終了タイミングを規定する
信号（例えばデータラッチ信号φｒｄ）を基準にして内
部電源回路の停止タイミングを生成して停止させるよう
にする。これによって、内部電源回路を必要最小限の時
間だけ動作させることができ、無駄な消費電力を減らし
て内部電源回路のトータルの消費電力を低減することが
できる。

【００１３】上記内部電源回路は、電源電圧よりも低い
定電圧を発生する定電圧回路と、該定電圧発生回路で発
生された定電圧に基づいて電源電圧よりも高い昇圧電圧
を発生する昇圧回路とにより構成されるとよい。これに
よって、電源電圧が例えば電池のような安定性の低い電
源電圧である場合にも安定した内部電圧を発生すること
ができる。

【００１４】なお、上記内部電源回路を内蔵した半導体
集積回路としては、例えば不揮発性半導体メモリや不揮
発性メモリ回路を内蔵したマイクロコンピュータがあ
る。

【００１５】さらに、上記不揮発性メモリ回路を内蔵し
たマイクロコンピュータのような半導体集積回路チップ
には、上記不揮発性メモリ回路を制御して読出し、書込
み動作を行なわせるメモリ制御回路と上記不揮発性メモ
リ回路に対して動作状態（動作モード）を制御する制御
信号を形成するシステム制御回路とを内蔵させる。これ
により、半導体チップ内部のシステムをモジュール化す
ることが可能となり、それぞれのモジュールに分割して
設計することができるため開発期間が短縮されるととも
に、仕様や機能の変更もモジュール毎に行なうことがで
きるためバージョン・アップや機能の若干異なる多品種
製品への展開が容易となる。

【００１６】

【発明の実施の形態】以下、本発明を、フラッシュメモ
リを内蔵したマイクロコンピュータ（以下、フラッシュ
マイコンと称する）に適用した場合の実施例を、図面を
用いて説明する。図１には、本発明を適用したフラッシ
ュマイコンの概略構成が示されている。特に制限されな
いが、図１に示されている各回路ブロックは、単結晶シ
リコンのような１個の半導体チップ上に形成されてい
る。

【００１７】図１において、ＦＬＡＳＨは図９に示され
ているようなフローティングゲートを有するＭＯＳＦＥ
Ｔからなる不揮発性記憶素子としてのメモリセルがマト
リックス状に配置されたメモリアレイおよびメモリセル
選択用のアドレスデコーダ、アドレス及びデータのラッ
チ回路、データ増幅用のセンスアンプ、データの書込
み，消去，読出しに必要とされる電圧を発生する電源回
路等の周辺回路からなるフラッシュメモリ回路、ＦＬＣ
は該フラッシュメモリ回路ＦＬＡＳＨに対する書込みや
消去、読出し（ベリファイ読出しを含む）等の制御を行
なうメモリ制御回路としてのフラッシュコントローラ、
ＣＰＵはチップ全体の制御を司る中央処理装置、ＲＡＭ
はデータを一時記憶したり中央処理装置ＣＰＵの作業領
域を提供する高速のランダムアクセスメモリ、ＢＵＳは
上記中央処理装置ＣＰＵとフラッシュメモリ回路ＦＬＡ
ＳＨ、フラッシュコントローラＦＬＣ、高速メモリＲＡ
Ｍ間を接続するバス、ＢＳＣはこのバスの占有権の制御
等を行なうシステム制御回路としてのバスコントローラ
である。

【００１８】なお、図１には示されていないが、シング
ルチップマイコンのようなマイクロコンピュータの場合
には、上記回路ブロックの他に、内部のメモリと外部の
メモリ等との間のＤＭＡ（ダイレクトメモリアクセス）
転送を制御するＤＭＡ転送制御回路や、ＣＰＵに対する
割込み要求の発生および優先度を判定して割り込みをか
ける割込み制御回路、外部装置との間でシリアル通信を
行なうシリアルコミュニケーションインタフェース回
路、各種タイマ回路、アナログ信号とディジタル信号の
変換を行なうＡ／Ｄ変換回路、システム監視用のウォッ
チドッグタイマ、システムの動作に必要なクロック信号
を発生する発振器などが必要に応じて設けられる。

【００１９】図２には、上記フラッシュメモリ回路ＦＬ
ＡＳＨの概略構成が示されている。図２において、１１
は図９に示されているようなフローティングゲートを有
するＭＯＳＦＥＴからなる不揮発性記憶素子としてのメ
モリセルがマトリックス状に配置されたメモリアレイ、
１２は外部から入力された書込みデータを保持する入力
レジスタ、１３はこのデータ入力レジスタ１２に保持さ
れたデータに基づいて上記メモリアレイ１１に対して書
込みを行なう書込み回路である。

【００２０】また、１４はアドレスバスより取り込まれ
た行アドレス信号をデコードして上記メモリアレイ１１
内の１本のワード線を選択する行アドレスデコーダ、１
５は行アドレスデコーダ１４の出力に基づいてメモリア
レイ１１内のワード線の中から上記行アドレス信号に対
応した１本のワード線を選択レベルに駆動するワードド
ライバ、１６は上記メモリアレイ内の１バイト（あるい
は１ワード）のデータを選択する列デコーダ、１７はメ
モリセルアレイ１１より読み出されたデータを増幅して
出力するセンスアンプ、１８は増幅された読出しデータ
を保持する出力レジスタ、１９は消去の際にブロック
（マット等と呼ばれることもある）の選択等を行なう消
去制御回路である。

【００２１】さらに、この実施例のフラッシュメモリ回
路には、上記各回路ブロックの他、外部からのクロック
信号ＣＫや制御信号Ｒ／Ｗ，ＭＳ，ＭＯＤに基づいてフ
ラッシュメモリ各回路への制御信号を形成する制御回路
２０、チャージポンプのような昇圧および降圧手段を備
え外部から供給される電源電圧Ｖccに基づいて書込み電
圧Ｖｗ、消去電圧Ｖｅ、読出し電圧Ｖｒ、ベリファイ電
圧Ｖwv，Ｖev等チップ内部で必要とされる電圧を生成す
る内部電源回路とメモリの動作状態に応じてこれらの電
圧の中から所望の電圧を選択してワードドライバ１５に
供給する電源切替え回路とを含む電源＆切替え回路２５
等が設けられている。

【００２２】ここで、Ｒ／Ｗは読出し書込み制御信号、
ＭＳはフラッシュメモリ回路の選択信号、ＭＯＤは動作
モード制御信号であり、これらの制御信号はこの実施例
では図１に示されているバスコントローラＢＳＣから供
給される。

【００２３】なお、特に制限されないが、この実施例の
フラッシュメモリ回路では、記憶素子のコントロールゲ
ートＣ-ＧＡＴＥ、ソースＳ、ドレインＤおよび基体
（基板もしくはウェル領域）Ｐ-ＳＵＢに対して、図９
（Ａ）〜（Ｅ）に示すような電圧をそれぞれ印加するこ
とによって、読出し動作（Ａ）、書込み動作（Ｂ）、消
去動作（Ｃ）、書込みベリファイ動作（Ｄ）、消去ベリ
ファイ動作（Ｅ）がそれぞれ行なわれる。図９（Ａ）に
示されているように、通常の読出し動作時にゲート（ワ
ード線）に印加される電圧Ｖｒは、電源電圧Ｖｃｃ
（２．７〜３．６Ｖ）よりも高い３．８〜４．０Ｖであ
る。

【００２４】フラッシュコントローラＦＬＣの詳細な構
成の説明は省略するが、この実施例のフラッシュコント
ローラＦＬＣは複数のコントロールレジスタを備え、Ｃ
ＰＵがＲＡＭ内に格納されたプログラムに従って、上記
コントロールレジスタに書込みを行なうと、フラッシュ
コントローラＦＬＣがコントロールレジスタのビット状
態に応じてフラッシュメモリ回路ＦＬＡＳＨに対する制
御信号を形成して書込みや消去、読出し、ベリファイ等
の動作を行なわせるように構成されている。

【００２５】図３には、上記コントロールレジスタのう
ち書込み、消去制御用のコントロールレジスタＣＮＴＲ
の構成例が示されている。この実施例のレジスタは、不
用意に書込み、消去動作が行われないようにプロテクト
をかけるためのビットＦＷＥと、電源＆切替え回路２５
に対して電源オンを指示するビットＳＷＥ、デコーダの
出力の極性や電源切替え等メモリアレイおよびその周辺
回路を書込み準備状態にさせる書込みセットアップビッ
トＰＳＵ、書込みパルスを与えるように指示するビット
Ｐ、メモリアレイおよびその周辺回路を消去準備状態に
させる消去セットアップビットＥＳＵ、消去パルスを与
えるように指示するビットＥ、消去ベリファイを行なう
ように指示するビットＥＶ、書込みベリファイを行なう
ように指示するビットＰＶなどから構成されている。

【００２６】フラッシュコントローラＦＬＣには、上記
書込み消去制御用のコントロールレジスタＣＮＴＲの他
に、消去時にメモリアレイ内の複数のブロックのうち消
去ブロックを選択するための消去選択レジスタ、メモリ
アレイ内の欠陥ビットを含むメモリ列を予備のメモリ列
に置き換えるための救済情報を保持するレジスタ等が設
けられている。

【００２７】一般的なメモリの中には、外部のＣＰＵ等
から与えられるコマンドをデコードしてそのデコード結
果に基づいて当該コマンドに対応した処理を実行すべく
メモリ内部の各回路に対する制御信号を順次形成して出
力する制御回路（シーケンサ）を備え、その制御回路
は、例えばマイクロプログラム方式のＣＰＵの制御部と
同様に、コマンド（命令）を実行するのに必要な一連の
マイクロ命令郡が格納されたＲＯＭ（リードオンリメモ
リ）からなるものがあるが、この実施例では、フラッシ
ュコントローラＦＬＣが上記のようなコントロールレジ
スタＣＮＴＲを備え、ＣＰＵがＲＡＭ内に格納されたプ
ログラムに従って、上記コントロールレジスタに書込み
を行なうとフラッシュコントローラＦＬＣがコントロー
ルレジスタＣＮＴＲのビット状態に応じてフラッシュメ
モリ回路ＦＬＡＳＨに対する制御信号を形成して書込み
や消去、読出し、ベリファイ等の動作を行なわせるよう
に構成されている。これによって、一般的なコマンド方
式のコントローラに比べてハードウェアの規模を小さく
することができるようにされている。

【００２８】図４には、本発明に係る内部電源回路の具
体例が示されている。

【００２９】この実施例の内部電源回路は、図２に示さ
れている電源＆切替え回路２５内に設けられており、読
出し電圧Ｖｒを発生するものである。図２の電源＆切替
え回路２５内には上記読出し電圧Ｖｒの他に、書込み電
圧Ｖｗや消去電圧Ｖｅ、ベリファイ電圧Ｖwv，Ｖev等を
発生する電源回路も設けられている。読出し電圧Ｖｒを
発生する電源回路は、図４に示すように、チャージポン
プなどからなる昇圧回路５０と定電圧回路４０とから構
成されている。書込み電圧Ｖｗや消去電圧Ｖｅ等を発生
する電源回路も同様な回路形式とされる。

【００３０】このうち、定電圧回路４０は、図示しない
基準電圧発生回路で発生された基準電圧Ｖrefが反転入
力端子に印加されたオペアンプＯＰ１と、電源電圧Ｖｃ
ｃと接地点との間に直列形態に接続されたＭＯＳＦＥＴ
Ｑ１と抵抗ラダーＲＬＤ１と、スイッチ用ＭＯＳＦＥ
Ｔ Ｑ２とから構成されている。そして、上記オペアン
プＯＰ１の出力電圧がＭＯＳＦＥＴ Ｑ１のゲート端子
に印加されるとともに、抵抗ラダーＲＬＤ１内の適当な
ノードｎ１の電位が上記オペアンプＯＰ１の非反転入力
端子にフィードバックされている。

【００３１】これによって、オペアンプＯＰ１は、ノー
ドｎ１の電位が反転入力端子の基準電圧Ｖｒｅｆと等し
くなるような電圧を出力し、この出力によってＭＯＳＦ
ＥＴＱ１がバイアスされ、ノードｎ０より定電圧Ｖｃが
出力される。このときノードｎ０の電圧すなわちＭＯＳ
ＦＥＴ Ｑ１のドレイン電圧が例えば２．５Ｖのような
電源電圧Ｖｃｃよりも低い所定のレベル（定電圧Ｖｃ）
になるように、基準電圧Ｖｒｅｆおよび抵抗ラダーＲＬ
Ｄ１の値が設定されている。オペアンプＯＰ１は、例え
ば図５（Ａ）に示すような差動ＭＯＳＦＥＴ Ｑｎ１，
Ｑｎ２とアクティブ負荷ＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２
と定電流用ＭＯＳＦＥＴ Ｑ３とからなるＣＭＯＳ差動
増幅回路で構成される。

【００３２】この実施例の定電圧回路４０は、オペアン
プＯＰ１の動作電流が流れる定電流用ＭＯＳＦＥＴ Ｑ
３のゲート端子と、上記抵抗ラダーＲＬＤ１と直列に接
続されたスイッチＭＯＳＦＥＴ Ｑ２のゲート端子に、
制御信号ＳＴＡが印加されており、この制御信号ＳＴＡ
がロウレベルのときは上記ＭＯＳＦＥＴ Ｑ２，Ｑ３が
オフ状態とされ、オペアンプＯＰ１の動作電流と出力Ｍ
ＯＳＦＥＴ Ｑ１の電流を遮断するように構成されてい
る。なお、この実施例では、制御信号ＳＴＡは、それが
ロウレベルのときは内部電源回路を非動作状態にするこ
とを示し、それがハイレベルのときは内部電源回路を動
作状態にすることを示す信号とされる。

【００３３】さらに、この実施例の定電圧回路４０は、
ＭＯＳＦＥＴ Ｑ１と抵抗ラダーＲＬＤ１との接続ノー
ドｎ０と電源電圧Ｖｃｃとの間にプルアップ用のＭＯＳ
ＦＥＴ Ｑ４が接続されており、このＭＯＳＦＥＴ Ｑ
４は、上記制御信号ＳＴＡがロウレベルにされてオペア
ンプＯＰ１の動作電流と出力ＭＯＳＦＥＴ Ｑ１の電流
が遮断されているときに、オン状態とされてノードｎ０
の電位をＶｃｃに固定させるように動作する。すなわ
ち、定電圧回路４０は制御信号ＳＴＡがロウレベルのと
きは電源電圧Ｖｃｃを出力する。

【００３４】昇圧回路５０は、クロックφによって昇圧
動作するチャージポンプＣＰと、上記定電圧回路４０で
発生された定電圧Ｖｃが反転入力端子に印加されたオペ
アンプＯＰ２と、チャージポンプＣＰの出力端子と接地
点との間に直列形態に接続された抵抗ラダーＲＬＤ２
と、スイッチ用ＭＯＳＦＥＴ Ｑ５とから構成されてい
る。そして、上記抵抗ラダーＲＬＤ２内の適当なノード
ｎ２の電位が上記オペアンプＯＰ２の非反転入力端子に
印加されている。

【００３５】また、チャージポンプＣＰはオペアンプＯ
Ｐ２の出力によって動作／非動作が制御されるように構
成されており、オペアンプＯＰ２は、抵抗ラダーＲＤＬ
２のノードｎ２の電位と定電圧回路４０からの定電圧Ｖ
ｃとを比較しており、抵抗ラダーＲＬＤ２のノードｎ２
の電位が定電圧Ｖｃよりも低いとオペアンプＯＰ２の出
力がロウレベルとなってチャージポンプＣＰが動作状態
とされ、抵抗ラダーＲＬＤ２のノードｎ２の電位が定電
圧Ｖｃよりも高くなるとオペアンプＯＰ２の出力がハイ
レベルとなってチャージポンプＣＰが非動作状態とされ
る。これによって、チャージポンプＣＰの出力Ｖｘが
３．８Ｖのような読出し電圧Ｖｒとなるように動作す
る。オペアンプＯＰ２も、図５（Ａ）に示すようなＣＭ
ＯＳ差動増幅回路で構成される。

【００３６】この実施例の昇圧回路５０は、オペアンプ
ＯＰ２の動作電流を流す定電流用ＭＯＳＦＥＴ Ｑ３’
と上記抵抗ラダーＲＬＤ２と直列に接続されたスイッチ
ＭＯＳＦＥＴ Ｑ５のゲート端子に、制御信号ＳＴＡが
印加されており、この制御信号ＳＴＡがロウレベルのと
きは上記スイッチＭＯＳＦＥＴ Ｑ３’，Ｑ５がオフ状
態とされ、オペアンプＯＰ２の動作電流と抵抗ラダーＲ
ＬＤ２の電流を遮断するように構成されている。

【００３７】さらに、この実施例の昇圧回路５０は、オ
ペアンプＯＰ２の出力端子と電源電圧Ｖｃｃとの間にプ
ルアップ用のＭＯＳＦＥＴ Ｑ６が接続されており、こ
のＭＯＳＦＥＴ Ｑ６は、上記制御信号ＳＴＡがロウレ
ベルにされてオペアンプＯＰ２の動作電流と抵抗ラダー
ＲＬＤ２の電流が遮断されているときに、オン状態とさ
れてオペアンプＯＰ２の出力電位をＶｃｃに固定しチャ
ージポンプＣＰの動作を停止させるように作用する。

【００３８】また、チャージポンプＣＰの出力端子と電
源電圧Ｖｃｃとの間にＭＯＳＦＥＴＱ７が接続されてお
り、このＭＯＳＦＥＴ Ｑ７は、上記制御信号ＳＴＡと
動作モード制御信号ＭＯＤとを入力とするＮＯＲゲート
Ｇ１の出力をレベル変換して出力するインバータＩＮＶ
の出力信号で制御され、制御信号ＳＴＡと動作モード制
御信号ＭＯＤとが共にロウレベルのときにインバータＩ
ＮＶの出力がロウレベルに変化されてチャージポンプＣ
Ｐの出力Ｖｘを電源電圧Ｖｃｃに固定させるように作用
する。なお、この実施例では、動作モード制御信号ＭＯ
Ｄは、それがロウレベル（“０”）のときはマイクロコ
ンピュータチップ内部が通常動作モードであることを示
し、ハイレベル（“１”）のときは低速動作モードであ
ることを示す信号とされる。

【００３９】また、この実施例の昇圧回路５０は、動作
モード制御信号ＭＯＤがハイレベルで制御信号ＳＴＡが
ロウレベルのときには、チャージポンプＣＰの動作が停
止し出力固定用ＭＯＳＦＥＴ Ｑ７はオフ状態とされ、
チャージポンプＣＰの出力ノードはフローティングとな
りその電位が保持される。ただし、チャージポンプＣＰ
の出力ノードの電位はリークにより徐々に低下する。こ
のリークによる出力電位の低下を少なくするため、例え
ば１００ｐＦ程度の容量Ｃｘが接続されている。

【００４０】一方、動作モード制御信号ＭＯＤがハイレ
ベルで制御信号ＳＴＡがハイレベルのときには、プルア
ップＭＯＳＦＥＴ Ｑ７はオフ状態とされチャージポン
プＣＰは動作を開始して、チャージポンプＣＰの出力電
圧Ｖｘは抵抗ラダーＲＬＤ２のノードｎ２の電位が定電
圧Ｖｃと一致するまで徐々に上昇する。ノードｎ２の電
位が定電圧Ｖｃと一致すると、オペアンプＯＰ２の出力
がハイレベルに変化することでチャージポンプＣＰの動
作を停止させる。

【００４１】チャージポンプＣＰは、例えば図５（Ｂ）
に示すような、ダイオード接続された直列形態の数個の
ＭＯＳＦＥＴ Ｑ１１〜Ｑ１５とこれらの各ＭＯＳＦＥ
Ｔの結合ノードに接続された容量素子Ｃ１，Ｃ２，Ｃ
３，Ｃ４と、クロックφによって動作しこれらの容量素
子Ｃ１，Ｃ３とＣ２，Ｃ４の一方の端子に交互に電源電
圧Ｖｃｃまたは接地電位を印加することで電荷をＣ１か
らＣ２、Ｃ２からＣ３、Ｃ３からＣ４へ転送させて昇圧
するインバータＩＮＶ，ＩＮＶ２と、上記オペアンプＯ
Ｐ２の出力信号ＣＯＭＰによってクロックφを上記イン
バータＩＮＶ１に供給したり遮断したりするＯＲゲート
Ｇ２とから構成されている。

【００４２】図６（Ａ）には、図４の内部電源回路に対
して動作モード制御信号ＭＯＤがハイレベルにされた低
速動作モードで、制御信号ＳＴＡがロウレベルとハイレ
ベルに変化された場合の出力昇圧電圧Ｖｘと、チャージ
ポンプＣＰの動作期間と、電源回路の動作電流の変化が
示されている。動作モード制御信号ＭＯＤがなく制御信
号ＳＴＡのみで制御される図１０に示す電源回路（改良
前）の動作波形を示す図６（Ｂ）と比較すると明らかな
ように、改良前の回路では制御信号ＳＴＡがロウレベル
の期間（Ｔ２）中、出力電圧Ｖｘは電源電圧Ｖｃｃまで
下がるため、制御信号ＳＴＡがハイレベルに変化した直
後のチャージポンプＣＰの動作期間Ｔ３’が長くなりそ
の分消費電流も多くなっていたものが、本発明回路で
は、制御信号ＳＴＡがロウレベルの期間（Ｔ２）中も出
力ノードがフローティングにされることで出力電圧Ｖｘ
がほとんど下がらないようになるため、制御信号ＳＴＡ
がハイレベルに変化した直後のチャージポンプＣＰの動
作期間Ｔ３が短くなりその分消費電流も減少することが
分かる。

【００４３】図７には、本発明を適用したフラッシュメ
モリ内蔵マイコンにおけるフラッシュメモリＦＬＡＳＨ
の読出し動作時の制御手順が、また図８には、動作モー
ド制御信号ＭＯＤがハイレベルにされた低速動作モード
における読出し時のフラッシュメモリＦＬＡＳＨ内の信
号の動作波形が示されている。

【００４４】読出し動作は、制御回路２０に入力される
読出し、書込み制御信号Ｒ／Ｗが読出し（ハイレベル）
を示し、モジュール選択信号ＭＳがフラッシュメモリ回
路の選択状態（ハイレベル）を示していると、クロック
信号ＣＫの立ち上がり（立ち下がりでも可）に同期して
開始される。

【００４５】読出しサイクルが開始されると、まず制御
回路２０から電源回路２５に対して供給されるスタンバ
イ制御信号ＳＴＡがロウレベルからハイレベルに変化さ
れる（図７のステップＳ１、図８のタイミングｔ１）。
これによって、図４に示されている内部電源回路（定電
圧回路４０と昇圧回路５０）の動作が開始される。そし
て、電源回路の出力電圧Ｖｘが所定のレベルに達すると
昇圧回路５０内のコンパレータとして動作するオペアン
プＯＰ２の出力ＣＯＭＰがロウレベルに変化する（タイ
ミングｔ２）。この信号が制御回路２０に入力されてい
るため、制御回路２０はこれを受けて行デコーダ１４お
よび列デコーダ１６に対して活性化信号φｄｃを送り、
行デコーダ１４および列デコーダ１６がアドレスのデコ
ードを行なう（ステップＳ２，タイミングｔ３）。

【００４６】次に、制御回路２０はワードドライバ１５
に活性化信号φｗｄを送って動作させ、ワード線ＷＬを
立ち上げる（ステップＳ３，タイミングｔ４）。これと
ほぼ同時に、メモリアレイ１１内のビット線ＢＬに接続
されている図示しないプリチャージチャージＭＯＳＦＥ
Ｔをオンさせて、ビット線のプリチャージチャージを行
なう（ステップＳ４，タイミングｔ５）。次に、センス
アンプ１７に対して活性化信号φｓａを送ってセンスア
ンプ１７を動作させる（ステップＳ５）。すると、選択
されたメモリの記憶情報に応じてビット線ＢＬのレベル
が変化を開始する（タイミングｔ６）。

【００４７】そこで、ビット線ＢＬのレベルが充分に変
化するタイミング（ｔ７）を狙って出力レジスタ１８に
データラッチ信号φｒｄを送る（ステップＳ６）。これ
によって、読出しデータが出力レジスタ１８に取り込ま
れてフラッシュメモリから出力されるデータが確定す
る。また、これとほぼ同期して内部電源回路（図４）に
対するスタンバイ制御信号ＳＴＡをロウレベルに変化さ
せる（ステップＳ７，タイミングｔ８）。これによっ
て、電源回路はその動作を停止する。

【００４８】このように、上記実施例では、フラッシュ
メモリの動作開始タイミングを規定するクロック信号Ｃ
Ｋの立ち上がりに基づいてスタンバイ制御信号ＳＴＡを
立ち上げて内部電源回路を起動させるとともに、出力レ
ジスタに対するデータラッチタイミングを与える信号φ
ｒｄにほぼ同期してスタンバイ制御信号ＳＴＡを立ち下
げて内部電源回路を停止させるようにしているため、内
部電源回路を必要最小限の時間だけ動作させることがで
き、無駄な消費電力を減らして内部電源回路のトータル
の消費電力を低減することができる。

【００４９】なお、上記実施例の説明では、出力レジス
タ１８にデータラッチ信号φｒｄを送った後でスタンバ
イ制御信号ＳＴＡをロウレベルに変化させて電源回路の
動作を停止させるようにしているとしたが、出力レジス
タ１８に読出しデータをラッチさせる時点では既にビッ
ト線電位は充分に増幅されているので、その前にスタン
バイ制御信号ＳＴＡをロウレベルに変化させて電源回路
の動作を停止させるようにしてもよい。すなわち、昇圧
電圧を受けて動作する回路（フラッシュメモリ）の動作
終了タイミングを規定する信号（データラッチ信号φｒ
ｄ）を基準にして内部電源回路の停止タイミングを生成
すればよい。

【００５０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、消去動作によって記憶素子のしきい値を
高くし書込みによって記憶素子のしきい値を低くする形
式のフラッシュメモリについて説明したが、この発明は
それに限定されず、消去によってしきい値を下げ書込み
によって記憶素子のしきい値を高くする形式のフラッシ
ュメモリおよびそれを内蔵した半導体集積回路において
も同様に適用することができる。また、定電圧回路４０
および昇圧回路５０も図４の回路形式に限定されず、他
の回路形式であっても良い。

【００５１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリを内蔵したマイクロコンピュータに適用した
場合について説明したが、この発明はそれに限定される
ものでなく、昇圧電圧を発生する内部電源回路を内蔵し
低消費電力モードを有する半導体集積回路に広く利用す
ることができる。

【００５２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００５３】すなわち、この発明に従うと、不揮発性半
導体メモリおよび不揮発性メモリ回路を内蔵したマイク
ロコンピュータ等の半導体集積回路における消費電力を
低減することができるという効果が得られる。

【図面の簡単な説明】

【図１】本発明を適用したフラッシュメモリを内蔵した
マイクロコンピュータの一実施例の概略を示す全体ブロ
ック図である。

【図２】フラッシュメモリ回路部の構成例を示すブロッ
ク図である。

【図３】フラッシュコントローラ内の制御用レジスタの
構成例を示す説明図である。

【図４】読出し電圧を生成する内部電源回路の一実施例
を示す回路構成図である。

【図６】本発明を適用した場合と適用しない内部電源回
路の動作波形を示す波形図である。

【図７】実施例のフラッシュメモリにおける読出し時の
制御手順を示すフローチャートである。

【図８】実施例のフラッシュメモリ回路の動作タイミン
グを示すタイミングチャートである。

【図９】フラッシュメモリの記憶素子の代表的な構造と
それぞれの動作モードでの印加電圧の一例を示す断面説
明図である。

【図１０】本発明に先立って検討した読出し電圧を生成
する内部電源回路の一例を示す回路構成図である。

【符号の説明】

１１ メモリアレイ １２ データ入力レジスタ １３ 書込み回路 １４ 行アドレスデコーダ １５ ワードドライバ １６ 列デコーダ １７ センスアンプ １８ データ出力レジスタ １９ 消去制御回路 ２０ 制御回路 ２５ 電源＆切替え回路 ４０ 定電圧回路 ５０ 昇圧回路

【手続補正書】

【提出日】平成１０年１１月２７日（１９９８．１１．
２７）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】本発明を適用したフラッシュメモリを内蔵した
マイクロコンピュータの一実施例の概略を示す全体ブロ
ック図である。

【図２】フラッシュメモリ回路部の構成例を示すブロッ
ク図である。

【図３】フラッシュコントローラ内の制御用レジスタの
構成例を示す説明図である。

【図４】読出し電圧を生成する内部電源回路の一実施例
を示す回路構成図である。

【図５】（Ａ）はオペアンプの構成例、（Ｂ）はチャー
ジポンプの構成例を示す回路図である。

【図６】本発明を適用した場合と適用しない内部電源回
路の動作波形を示す波形図である。

【図７】実施例のフラッシュメモリにおける読出し時の
制御手順を示すフローチャートである。

【図８】実施例のフラッシュメモリ回路の動作タイミン
グを示すタイミングチャートである。

【図９】フラッシュメモリの記憶素子の代表的な構造と
それそれの動作モードでの印加電圧の一例を示す断面説
明図である。

【図１０】本発明に先立って検討した読出し電圧を生成
する内部電源回路の一例を示す回路構成図である。

【符号の説明】 １１ メモリアレイ １２ データ入力レジスタ １３ 書込み回路 １４ 行アドレスデコーダ １５ ワードドライバ １６ 列デコーダ １７ センスアンプ １８ データ出力レジスタ １９ 消去制御回路 ２０ 制御回路 ２５ 電源＆切替え回路 ４０ 定電圧回路 ５０ 昇圧回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 河合 洋造 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 藤戸 正道 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 品川 裕 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B015 HH04 JJ03 KB63 KB64 KB82 PP05 5B025 AA07 AD09 AD10 AD15 AE06

Claims (5)

【特許請求の範囲】
1. 【請求項１】 昇圧回路を含む内部電源回路を内蔵した
   半導体集積回路において、制御信号によって内部電源回
   路の動作を停止状態に移行可能に構成すると共に、所定
   の動作状態においては上記制御信号によって上記内部電
   源回路が停止状態に移行されたときに上記昇圧回路の出
   力端子の電位が保持されるように構成したことを特徴と
   する半導体集積回路。
2. 【請求項２】 上記内部電源回路の出力電圧を受けて動
   作する回路の動作開始タイミングを規定する信号に基づ
   いて上記内部電源回路の起動タイミングを生成して起動
   をかけるとともに、上記内部電源回路の出力電圧を受け
   て動作する回路の動作終了タイミングを規定する信号を
   基準にして上記内部電源回路の停止タイミングを生成し
   て停止させるように構成したことを特徴とする請求項１
   に記載の半導体集積回路。
3. 【請求項３】 上記内部電源回路は、電源電圧よりも低
   い定電圧を発生する定電圧回路と、該定電圧発生回路で
   発生された定電圧に基づいて電源電圧よりも高い昇圧電
   圧を発生する昇圧回路とにより構成されていることを特
   徴とする請求項１または２に記載の半導体集積回路。
4. 【請求項４】 請求項１、２または３に記載の半導体集
   積回路は、昇圧回路を含む内部電源回路を内蔵し、印加
   する電圧を制御して記憶素子のしきい値を変化させデー
   タを記憶させるように構成された不揮発性半導体メモリ
   であることを特徴とする不揮発性メモリ。
5. 【請求項５】 請求項４に記載の不揮発性メモリと、該
   不揮発性メモリを制御して書込みおよび読出し動作を行
   なわせるメモリ制御回路と、上記不揮発性メモリに対し
   て動作状態を制御する制御信号を形成するシステム制御
   回路とを内蔵してなることを特徴とする半導体集積回
   路。