JP2003187593A - 半導体装置及び不揮発性半導体記憶装置 - Google Patents

半導体装置及び不揮発性半導体記憶装置

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Abstract

(57)【要約】 【課題】 初期化動作の期間中にコマンドが入力されて
動作に支障が生じるのを防止する。 【解決手段】 電源投入後、パワーオン検知レベルに到
達するまではローレベルのパワーオンリセット信号ＰＷ
ＯＮＲＳＴｎが出力され、インバータＩＮ１１で反転さ
れた後、コマンド１又は２と同様にＮＯＲ回路ＮＲ１１
に入力されることで、ステータスがビジー状態に設定さ
れる。これにより、電源電圧がパワーオン検知レベルに
到達するまでの初期化動作の期間中はビジー状態とな
る。また、ステータス読み出しモード信号によりこのス
テータスが外部へ出力され、ユーザに通知される。よっ
て、ユーザが誤って初期化動作の期間中にコマンドを入
力することが防止される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び不
揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】一般に用いられている不揮発性半導体記
憶装置の回路構成を図９に示す。この不揮発性半導体記
憶装置は、メモリセルアレイＭＣＡ、アドレスバッファ
ＡＢＦ、カラムデコーダＣＤＣ、ローデコーダＲＤＣ、
センスアンプＳ／Ａ、ヒューズ用レジスタＦＲＧ、入出
力バッファＩＯＢＦ、パワーオンリセット回路ＰＯＲ
Ｃ、制御回路ＣＴ１０１、電圧生成回路ＶＧＣを備えて
いる。
【０００３】メモリセルアレイＭＣＡは、データを格納
する通常のメモリセル領域ＭＣ１、ＭＣ２の他に、メモ
リセル領域ＭＣ１、ＭＣ２に存在する不良個所を他の冗
長回路に置き換えるためのヒューズデータ、及びタイマ
や電圧の調整を行うためのトリミングデータ等、電源投
入後に読み出す必要のあるデータ（以下、ヒューズデー
タという）を格納するＲＯＭヒューズＲＦを有してい
る。
【０００４】アドレスバッファＡＢＦに入力されたデー
タのうち、カラムアドレスがカラムデコーダＣＤＣに入
力されてデコードされ、ローアドレスがローデコーダＲ
ＤＣに入力されてデコードされ、指定されたアドレスに
おいてメモリセルアレイＭＣＡへのデータの書き込み又
は読み出しが行われる。データが読み出される時はセン
スアンプＳ／Ａ、入出力バッファＩＯＢＦを介して出力
され、書き込まれる時は入出力バッファＩＯＢＦを介し
てデータがメモリセルアレイＭＣＡに与えられる。ま
た、ＲＯＭヒューズＲＦに格納されたヒューズデータ
は、センスアンプＳ／Ａ、カラムデコーダＣＤＣを介し
てヒューズ用レジスタＦＲＧに与えられて保持される。
【０００５】電圧生成回路ＶＧＣは、外部から供給され
た電源電圧ＶCCを用いて、参照電圧Ｖrefやプログラム
電圧Ｖpg等の各種電圧を生成する。
【０００６】パワーオンリセット回路ＰＯＲＣは、電源
が投入されて電源電圧がパワーオン検知レベルＶ２に到
達するまでの間は、ローレベルのパワーオンリセット信
号ＰＷＯＮＲＳＴｎを出力し、パワーオン検知レベルＶ
２に到達すると、このことを検知してハイレベルのパワ
ーオンリセット信号ＰＷＯＮＲＳＴｎを制御回路ＣＴ１
０１に出力する。
【０００７】制御回路ＣＴ１０１は、パワーオンリセッ
ト信号ＰＷＯＮＲＳＴｎがローレベルの間、アドレスバ
ッファＡＢＦ、ヒューズ用レジスタＦＲＧ、カラムデコ
ーダＣＤＣ、センスアンプＳ／Ａ、ローデコーダＲＤ
Ｃ、電圧生成回路ＶＧＣに初期化を指示する制御信号を
与えて初期化する。
【０００８】さらに、ＲＯＭヒューズＲＦに記憶されて
いる上述のヒューズデータを読み出してラッチしておく
必要がある。レーザで溶断されるヒューズで構成された
ヒューズ回路にヒューズデータが記憶されている場合
は、このヒューズ回路を読むことになる。この際に、ヒ
ューズ回路を読み出す読み出し回路は、ＣＭＯＳロジッ
ク回路として構成されており、読み出し回路が活性化さ
れる電源電圧のレベルは、ＣＭＯＳロジック回路が動作
し始める電圧Ｖlgc以上に設定される。
【０００９】しかし、図９に示されたように不揮発性半
導体記憶装置においては、ヒューズデータを格納するた
めに、メモリセルアレイＭＣＡにおける特定の領域（Ｒ
ＯＭヒューズＲＦ）を割り当てて使用することができ
る。
【００１０】この場合には、装置の初期化のときに、通
常のデータと同様にヒューズデータを読み出さなくては
ならないので、このデータをＲＯＭヒューズＲＦから読
み出す動作を行う（以下、この動作をＲＯＭ読み出しと
いう）。
【００１１】この場合、パワーオン検知レベルＶ２は、
図１０に示されたように、少なくとも読み出し動作が可
能な最低電圧Ｖ１より高く設定されなければならない。
ここで、電源電圧が投入されてレベルが上昇していく過
程において、時点Ｔ２において読み出し動作が可能にな
る動作最低電圧Ｖ１に到達し、さらに時点Ｔ３になりパ
ワーオン検知レベルＶ２（Ｖ２＞Ｖ１）になるとＲＯＭ
読み出しを開始するように設定され、時点Ｔ３から時点
Ｔ４までの間この読み出しが行われるとする。よって、
このＲＯＭ読み出しは、電源投入後に電源電圧がパワー
オン検知レベルＶ２に到達するまでの間初期化動作が各
回路に対して行われ、パワーオン検知レベルＶ２に到達
してパワーオンリセット信号ＰＷＯＮＲＳＴｎがローレ
ベルからハイレベルに変化し、初期化動作が終了した後
に行われる。
【００１２】このようにＲＯＭ読み出しは、電源の投入
（パワーオン）時に自動的に行われるのが望ましく、電
源を投入後に初期化動作が行われた直後に開始する。こ
のＲＯＭ読み出しを制御する信号は、パワーオンリセッ
ト回路ＰＯＲＣから出力されたハイレベルのパワーオン
リセット信号ＰＷＯＮＲＳＴｎを受ける制御回路ＣＴ１
０１において生成される。
【００１３】パワーオンリセット検知回路ＰＯＲＣに
は、例えば図１１に示された回路が用いられる。電源電
圧ＶCCが抵抗Ｒ１、Ｒ２で分割され、分割されたレベル
Ｎ１がＰチャネルトランジスタＰＴ１のゲートに与えら
れる。電源電圧ＶCC端子と接地端子との間にＰチャネル
トランジスタＰＴ１とデプレッション型トランジスタＤ
Ｔ１、抵抗Ｒ３とが接続されており、トランジスタＰＴ
１のドレインとトランジスタＤＴ１のドレインとの接続
点の電位がインバータ列で構成された遅延回路ＩＮＣで
遅延された後、パワーオンリセット信号ＰＷＯＮＲＳＴ
ｎとして出力される。
【００１４】制御回路ＣＴ１０１の回路構成は、図１２
に示されるようであり、パワーオンリセット信号ＰＷＯ
ＮＲＳＴｎを与えられる。このパワーオンリセット信号
ＰＷＯＮＲＳＴｎは、その他の制御回路ＯＣＴ、パルス
発生回路ＰＧ１１、ＲＯＭ読み出し制御回路ＲＲＣとに
与えられる。
【００１５】パルス発生回路ＰＧ１１は、インバータＩ
Ｎ１１で反転し遅延回路ＤＬで遅延したパワーオンリセ
ット信号ＰＷＯＮＲＳＴｎとパワーオンリセット信号Ｐ
ＷＯＮＲＳＴｎとをＮＡＮＤ回路ＮＡ１１に与えて、遅
延時間分だけローレベルになる信号を生成し、インバー
タＩＮ１２で反転して起動パルスＲＯＭＲＤＳＴＴをセ
ット端子Ｓｅｔを入力する。
【００１６】ＲＯＭ読み出し制御回路ＲＲＣは、電源投
入後にローレベルにあるパワーオンリセット信号ＰＷＯ
ＮＲＳＴｎをリセット端子／Ｒｅｓｅｔに入力されてリ
セットされた後、起動パルスＲＯＭＲＤＳＴＴを入力さ
れるとＲＯＭ読み出しを開始するための制御信号を生成
し、ＲＯＭ読み出しを行う各回路に出力する。
【００１７】
【発明が解決しようとする課題】しかし、従来の装置に
は次のような問題があった。
【００１８】ここでは、高速に電源を立ち上げた場合を
考える。この場合、図１３に示されたように、時点Ｔ０
から電源電圧ＶCCが上昇していき、ある時点でパワーオ
ン検知レベルＶ２に到達する。しかし、パワーオンリセ
ット検知回路ＰＯＲＣの応答に対応して立ち上がりが速
すぎると図１３のように時点Ｔｂで検知され、ハイレベ
ルのパワーオンリセット信号ＰＷＯＮＲＳＴｎが出力さ
れる。初期化動作は、、時点Ｔ０からＴｂまでの間行わ
れる。ＲＯＭ読み出し動作は、上述のように時点Ｔｂ以
降に行われる。
【００１９】ここで、ＲＯＭ読み出しを含めた初期化動
作がまだ終了していない時点Ｔａにおいて、Ｒ／Ｂ（Re
ady/Busy）パッドに設定される装置のステータスがレデ
ィ状態となっているため、初期化動作がまだ終了してい
ないにもかかわらず、ユーザが入力したプログラムによ
って何らかのコマンドを入力してしまう可能性があっ
た。
【００２０】また、電源投入時の初期化を完全にするた
めに、仕様書で電源投入後にリセットコマンドを入力す
ることを一般に推奨しているので、リセットコマンドを
意図的に入力する可能性もある。
【００２１】時点Ｔｂで入力されたリセットコマンドを
無視してしまうと、ユーザ側ではリセットコマンドを入
力したと認識しているので、再度リセットコマンドを入
力することはなくリセットが確実に行われないおそれが
ある。
【００２２】またリセットコマンドにかかわらず、ユー
ザが初期化動作が終了する時点Ｔｂより前に、例えばソ
フトウェア等の初期値を読み出す初期値読み出しコマン
ドや、ステータスを読み出すコマンド等、何らかのコマ
ンドを入力してしまう可能性がある。この場合も、初期
化動作が終了していない間に入力されたコマンドが無視
されてしまうと、ユーザ側ではこのコマンドを入力した
と認識しているので、再度当該コマンドを入力すること
はなく誤動作を招くおそれがあった。
【００２３】本発明は上記事情に鑑み、初期化動作を行
っている期間中にコマンドが入力されることによって動
作に支障が生じるのを防ぐことが可能な半導体装置及び
不揮発性半導体記憶装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】本発明の半導体装置は、
電源電圧のレベルに従って、所定の回路を初期化する初
期化回路と、前記初期化回路が初期化を行っている期間
中、前記半導体装置のステータスをビジー状態に設定す
るステータス設定部とを有することを特徴とする。
【００２５】前記初期化回路は、電源投入後、電源電圧
が上昇して所定レベルに到達したことを検知してパワー
オンリセット信号を出力するパワーオンリセット回路を
有し、前記ステータス設定部は、前記パワーオンリセッ
ト信号が出力されるまでは、前記半導体装置のステータ
スをビジー状態に設定する設定部と、ステータス読み出
し信号を与えられると、前記設定部に設定されているス
テータスを出力するステータス読み出し部とを有するも
のであってよい。
【００２６】または前記初期化回路は、電源投入後、電
源電圧が所定レベルに到達しない間、第１のレベルのパ
ワーオンリセット信号を出力し、前記電源電圧が前記所
定レベルに到達すると第２のレベルの前記パワーオンリ
セット信号を出力するパワーオンリセット回路を有し、
前記ステータス設定部は、外部から入力されたコマンド
を保持して出力する、少なくとも一つのコマンドバッフ
ァと、前記コマンドバッファのうち、少なくともいずれ
か一つから出力された前記コマンドと、前記第１のレベ
ルの前記パワーオンリセット信号の少なくともいずれか
一つが与えられると、前記半導体装置のステータスをビ
ジー状態に設定する設定部とを有するものであってもよ
い。
【００２７】本発明の不揮発性半導体記憶装置は、メモ
リセルアレイにおける第１の領域を第２の領域に置き換
えるための置換データを含むヒューズデータを格納する
ヒューズデータ格納部と、前記ヒューズデータ格納部か
ら前記ヒューズデータを読み出すヒューズデータ読み出
し部と、前記不揮発性半導体記憶装置のステータスを設
定するステータス設定部とを備え、前記ステータス設定
部は、前記ヒューズデータ読み出し部が前記ヒューズデ
ータの読み出しを終了するまでの間、前記不揮発性半導
体記憶装置のステータスをビジー状態に設定することを
特徴とする。
【００２８】前記ステータス設定部は、外部から入力さ
れたコマンドを保持して出力する、少なくとも一つのコ
マンドバッファと、前記コマンドバッファのうち、少な
くともいずれか一つから前記コマンドが出力された場
合、あるいは前記ヒューズデータ読み出し部が前記ヒュ
ーズデータの読み出しを終了するまでの間の少なくとも
いずれか一つにおいて、前記不揮発性半導体記憶装置の
ステータスをビジー状態に設定するものであってよい。
【００２９】本発明の不揮発性半導体記憶装置は、メモ
リセルアレイにおける第１の領域を第２の領域に置き換
えるための置換データを含むヒューズデータを格納する
ヒューズデータ格納部と、記ヒューズデータ格納部から
前記ヒューズデータを読み出すヒューズデータ読み出し
部と、外部から入力されたコマンドを所定の回路が実行
するタイミングを制御する制御回路とを備え、前記制御
回路は、前記ヒューズデータ読み出し部が前記ヒューズ
データの読み出しを終了する前の段階で前記コマンドが
入力されると、このコマンドを保持しておき、前記ヒュ
ーズデータの読み出しが終了した後、このコマンドを前
記所定の回路に実行させることを特徴とする。
【００３０】前記制御回路は、外部から入力された所定
のコマンドを保持する、少なくとも一つのコマンドバッ
ファと、前記コマンドを与えられると、前記所定の回路
にこのコマンドを実行させるために必要な制御信号を出
力するコマンド制御回路と、前記コマンドバッファから
出力された前記コマンドを前記コマンド制御回路に与え
るタイミングを制御するコマンド実行制御部とを備え、
前記コマンド実行制御部は、前記ヒューズデータ読み出
し部が前記ヒューズデータの読み出しを終了した後、前
記コマンドを前記コマンド制御回路に与えるものであっ
てよい。
【００３１】また前記コマンドバッファは、前記コマン
ドを入力されてデコードし、デコード結果を出力するデ
コーダと、前記デコード結果をデータ端子に与えられ、
コマンドラッチ信号をクロック端子に与えられると、こ
のコマンドラッチ信号のタイミングに従って前記デコー
ド結果をラッチし、出力するフリップフロップとを有す
るものであってよい。
【００３２】前記コマンドラッチ信号を生成して前記コ
マンドバッファに出力するコマンドラッチ信号生成回路
をさらに備え、前記コマンドラッチ信号生成回路は、外
部からコマンドのラッチを指示するコマンドラッチイネ
ーブル信号を与えられ、他の動作を指示するイネーブル
信号が与えられず、さらに前記不揮発性半導体記憶装置
がビジー状態でないことを示すステータス信号が与えら
れた場合に、第１のコマンドラッチ信号を生成し、前記
コマンドラッチイネーブル信号を与えられ、前記他の動
作を指示するイネーブル信号が与えられない場合、前記
不揮発性半導体記憶装置のステータスにかかわらず第２
のコマンドラッチ信号を生成することもできる。
【００３３】前記第２のコマンドラッチ信号が与えられ
る前記コマンドバッファに入力されるコマンドには、前
記不揮発性半導体記憶装置の初期値を読み出させるコマ
ンド、前記ヒューズデータを読み出させるコマンド、前
記不揮発性半導体記憶装置のＩＤコードを読み出させる
コマンド、前記不揮発性半導体記憶装置をリセットさせ
るコマンド、前記不揮発性半導体記憶装置のステータス
を読み出させるコマンドが含まれてもよい。
【００３４】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。
【００３５】（１）第１の実施の形態 本実施の形態は、電源投入後、初期化動作を行っている
期間中は装置のステータスをビジー状態にする。具体的
には、Ｒ／Ｂ（Read/Write）パッドからビジー状態であ
ることを示す電圧を出力し、これにより電源投入後にお
ける初期化動作中は外部からコマンドの入力を受け付け
ないようにすることができる。また、ユーザに対して
も、Ｒ／Ｂパッドに設定されたステータスデータをＩ／
Ｏパッドから外部へ読み出すことを可能にする。これに
より、ユーザは初期化動作中であるか、あるいは初期化
動作が終了してコマンドの入力が可能であるかを知るこ
とができる。これにより、電源が投入されて電源電圧が
パワーオン検知レベルに到達するまでの初期化動作を行
っている期間中、装置のステータスがビジー状態に設定
され、このステータスデータが読み出されてユーザに通
知されてコマンドを入力しないようにする。初期化動作
が終了し、レディ状態に設定されると、ユーザからコマ
ンドが入力されてステータスがビジー状態になる。
【００３６】図１に、本実施の形態による半導体装置の
構成を示す。本実施の形態は、制御回路ＣＴ１１、イン
バータＩＮ１１、ＩＮ１２及びＩＮ１３、ＮＯＲ回路Ｎ
Ｒ１１、Ｐチャネルトランジスタ及びＮチャネルトラン
ジスタを組み合わせたスイッチ素子ＳＷ１１、抵抗Ｒ１
１、Ｒ／ＢパッドＲ／ＢＰＡＤ１１、Ｉ／ＯパッドＩ／
ＯＰＡＤ１１を備えている。制御回路ＣＴ１１は、コマ
ンドバッファＣＭＢ１１及びＣＭＢ１２、コマンド１制
御回路ＣＭ１ＣＴ１１、コマンド２制御回路ＣＭ２ＣＴ
１２を有する。
【００３７】ＮＯＲ回路ＮＲ１１に、コマンドバッファ
ＣＭＢ１１にラッチされ出力されたハイレベルのコマン
ド１、コマンドバッファＣＭＢ１２にラッチされ出力さ
れたハイレベルのコマンド２、電源投入後電源電圧がパ
ワーオン検知レベルに到達しない間においてローレベル
のパワーオンリセット信号ＰＷＯＮＲＳＴｎがインバー
タＩＮ１１により反転されたハイレベルの信号のうち、
いずれかが入力されるとローレベルの出力が行われ、イ
ンバータＩＮ１２により反転されてハイレベルになる。
この状態がビジー状態であり、このハイレベルの電位が
ＮチャネルトランジスタＮＴ１１のゲートに入力され
る。Ｒ／ＢパッドＲ／ＢＰＡＤ１１は、レディ状態では
抵抗Ｒ１１を介して電源電圧ＶCCが印加されているの
で、ハイレベルにある。しかし、ビジー状態ではトラン
ジスタＮＴ１１がオンしてＲ／ＢパッドＲ／ＢＰＡＤ１
１が接地されるので、ローレベルになる。
【００３８】このように、本実施の形態によれば、電源
が投入されて初期化動作が行われている期間、即ちロー
レベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎが出
力されている間、装置のステータスがビジー状態に設定
される。
【００３９】そして、ビジー状態あるいはレディ状態の
ステータスは、ハイレベルのステータス読み出しモード
信号を入力することで、この信号がスイッチ素子ＳＷ１
のＮチャネルトランジスタのゲートに入力され、インバ
ータＩＮ１３により反転されたローレベルの信号がＰチ
ャネルトランジスタのゲートに入力されてオンする。こ
れによりユーザは、インバータＩＮ１２の出力ノードの
電位をステータス読み出し用のＩ／ＯパッドＩ／ＯＰＡ
Ｄ１１からステータスデータを読み出して、ビジー状態
ではコマンドを入力せず、レディ状態で入力するように
することができる。レディ状態でいずれかのコマンド１
あるいは２を入力すると、ステータスがビジー状態に設
定される。
【００４０】ここで、制御回路ＣＴ１１の内部構成につ
いて説明すると、初期動作期間中にリセット信号がコマ
ンドバッファＣＭＢ１１、ＣＭＢ１２、コマンド１制御
回路ＣＭ１ＣＴ１１及びコマンド２制御回路ＣＭ２ＣＴ
１２に与えられてリセットされる。初期動作が終了した
後、コマンドバッファＣＭＢ１１及びＣＭＢ１２は、コ
マンドラッチ信号ＣＭＤＬＣＨ１を与えられた方がその
タイミングに従い入力されたコマンド１又は２をラッチ
して出力する。
【００４１】コマンド１が選択されコマンドバッファＣ
ＭＢＣＭＢ１１から出力されると、これがＮＯＲ回路Ｎ
Ｒ１１の一方の端子とコマンド１制御回路ＣＭ１ＣＴ１
１のセット端子Ｓｅｔに入力される。これにより、上述
したように初期動作が終了した後においてビジー状態に
設定されると共に、コマンド１制御回路ＣＭ１ＣＴ１１
からコマンド１の動作を行うために必要な制御信号が、
コマンド１に従って動作する回路に出力される。
【００４２】同様に、コマンド２が選択されコマンドバ
ッファＣＭＢ１２から出力されると、これがＮＯＲ回路
ＮＲ１１の他方の端子とコマンド２制御回路ＣＭ１ＣＴ
１２のセット端子Ｓｅｔに入力される。これによりビジ
ー状態に設定され、さらにコマンド２制御回路ＣＭ２Ｃ
Ｔ１２からコマンド２の動作を行うために必要な制御信
号が、コマンド２に従って動作する回路に出力される。
【００４３】ここで、コマンドの実行に制御信号には、
例えば書き込みを指示するコマンドではプログラム電圧
を生成するタイミングや、このプログラム電圧をメモリ
セルに印加するタイミングを制御するための信号等が考
えられる。
【００４４】図２に、本実施の形態における電源投入後
の電源電圧ＶCC、パワーオンリセット信号ＰＷＯＮＲＳ
Ｔｎ、Ｒ／ＢパッドＲ／ＢＰＡＤ１１のレベルの変化を
示す。従来は、パワーオンリセット信号ＰＷＯＮＲＳＴ
ｎがローレベルにある初期化動作の期間中において、装
置のステータスデータとパワーオンリセット信号とがリ
ンクされておらず、レディ状態になることがあったが、
本実施の形態によれば初期化動作の期間中（時点Ｔ０か
らＴｂの間）はビジー状態に設定される。
【００４５】これにより、初期化動作が終了するまでの
間、ビジー状態に設定されまたそのステータスデータを
読み出すことができる。よって、ユーザはコマンドの入
力を受け付けるかどうかを判断することが可能である。
【００４６】ここで、初期化動作の期間中にステータス
がビジー状態であることをユーザに対して通知すること
には、以下のような意義がある。
【００４７】電源投入から初期化動作が終了するまでの
期間は、内部の各回路がリセットされている期間に相当
する。Ｒ／ＢパッドＲ／ＢＰＡＤ１１の電位がビジー状
態を示すように設定することは、ロジック的には可能で
はある。しかし、ステータスを読むためには、設定され
たステータスデータを出力する回路群が動作していなけ
れば、ステータスデータを外部に取り出すことはできな
い。
【００４８】これに対し、本実施の形態ではロジック的
に初期化動作の期間中にステータスをビジー状態に設定
するのでなく、パワーオンリセット信号ＰＷＯＮＲＳＴ
ｎを他のコマンド１又は２と同様にＮＯＲ回路ＮＲ１１
に入力することで、自動的に設定することができる。さ
らにこのステータスを、初期化動作の期間中にステータ
ス読み出しモード信号を入力することで、ステータスデ
ータの読み出しが可能となる。
【００４９】このように本実施の形態によれば、電源投
入後から初期化動作が行われている期間中、装置のステ
ータスをビジー状態とし、ステータスデータを出力して
初期化動作の終了時をユーザに知らせることで、初期化
動作の期間中に誤ってコマンドを入力してしまい、この
コマンドが無視されて実行されないことによる誤動作を
防ぐことが可能である。
【００５０】ここで、図１に示された回路は、電源が投
入されてパワーオン検知レベルに到達するまでの初期化
動作の期間中ビジー状態にする。従って、ＲＯＭ読み出
しを行う必要がない装置、あるいはＲＯＭ読み出しを行
う必要はあるが初期化動作が行われた後にＲＯＭ読み出
しを自動的に起動せずコマンドの入力を待って行う装置
等において有効である。
【００５１】一方、ＲＯＭ読み出しを初期化動作の終了
直後に自動的に起動する装置では、図３に示すように、
回路構成上は図１に示されたものと同一であるが、イン
バータＩＮ１１にパワーオンステート信号ＰＷＯＮＳＴ
ＡＴＥｎを入力する方が望ましい。この信号ＰＷＯＮＳ
ＴＡＴＥｎは、例えばパワーオンリセット信号ＰＷＯＮ
ＲＳＴｎと、ＲＯＭ読み出しが終了すると同時に出力さ
れるパルス信号ＲＯＭＲＤＥＮＤとを用いて生成しても
よい。具体的には、図４を用いて後述するように、ＳＲ
型フリップフロップのリセット端子にローレベルのパワ
ーオンリセット信号ＰＷＯＮＲＳＴｎを入力してリセッ
トし、パルス信号ＲＯＭＲＤＥＮＤをセット端子に入力
してセットすることで、ハイレベルのパワーオンステー
ト信号ＰＷＯＮＳＴＡＴＥｎを生成することができる。
この結果、電源が投入されて初期化動作が行われ、この
動作の終了後に開始されたＲＯＭ読み出しが終了するま
での間、ステータスがビジー状態に設定され、さらにス
テータスデータが読み出されてユーザに通知される。こ
れにより、ＲＯＭ読み出しが終了するまでは、コマンド
の入力が行われないようにすることができる。
【００５２】（２）第２の実施の形態 本実施の形態は、ＲＯＭ読み出し期間中に、予め設定さ
れた所定のコマンドが入力された場合にこのコマンドを
記憶しておき、ＲＯＭ読み出しの終了後において直ちに
このコマンドを自動的に実行することで、ＲＯＭ読み出
し期間中に入力されたコマンドを無視することなく迅速
に実行するというものである。
【００５３】ここで、所定のコマンドとは、ＲＯＭ読み
出し終了後にできるだけ早く処理する事が望ましいコマ
ンドであり、例えば初期値を読み出すコマンドがある。
例えば、チップ起動時において、ソフトウェア上の初期
値やチップコントローラにおける初期値等はできるだけ
早い時点で読み出しておきたいデータである。ＲＯＭ読
み出しが終了したか否かを、ユーザがソフトウェアによ
り検知していたのでは、検出する時間間隔によっては時
間を浪費することとなる。そこで、このような所定のコ
マンドについては、ＲＯＭ読み出し期間中は保持してお
き、ＲＯＭ読み出しが終了すると自動的実行することに
より、ユーザがＲＯＭ読み出し終了のタイミングを検知
する必要なく高速に処理することとしている。
【００５４】一方、ＲＯＭ読み出し期間中に入力される
コマンドとして、ＲＯＭ読み出し開始コマンド、ＩＤリ
ードコマンド、リセットコマンド、ステータス読み出し
コマンド等が挙げられる。これらのコマンドは、ＲＯＭ
読み出しと並列に動作可能、あるいは強制的に割り込む
必要のあるコマンドである。
【００５５】これらのコマンドについては、ＲＯＭ読み
出しと並列動作が可能あるいは強制的に割り込む必要の
あるコマンドであるため、ＲＯＭ読み出し期間中に保持
しておいて、ＲＯＭ読み出し終了後に実行することに意
義が認められない。そこで、本実施の形態では、初期値
を読み出すコマンドのような予め設定された所定のコマ
ンドを対象とし、ＲＯＭ読み出し期間中に入力された場
合に保持しておき、ＲＯＭ読み出し終了後に直ちに実行
することとしている。
【００５６】本実施の形態は、図４に示されるように、
パワーオンリセット回路ＰＯＲＣと制御回路ＣＴ３１と
を備えており、制御回路ＣＴ３１はその他の制御回路Ｏ
ＣＴ３１、コマンドバッファＣＭＢ３１、インバータＩ
Ｎ３２、シフトレジスタＳＲ３１、ＮＡＮＤ回路ＮＡ３
１、インバータＩＮ３１、コマンド１制御回路ＣＭ１Ｃ
Ｔ３１を有している。
【００５７】パワーオンリセット回路ＰＯＲＣは、電源
電圧が投入され、所定のレベル（パワーオン検知レベ
ル）になるまでの間、ローレベルのパワーオンリセット
信号ＰＷＯＮＲＳＴｎを出力し、所定のレベルになると
これを検知してハイレベルのパワーオンリセット信号Ｐ
ＷＯＮＲＳＴｎを出力する。ローレベルのパワーオンリ
セット信号ＰＷＯＮＲＳＴｎが、その他の制御回路ＯＣ
Ｔ３１、コマンドバッファＣＭＢ３１、コマンド１制御
回路ＣＭ１ＣＴ３１のリセット端子／Ｒｅｓｅｔに入力
されてリセットされる。
【００５８】コマンドバッファＣＭＢ３１のクロック端
子ＣＬＫにコマンドラッチ信号ＣＭＤＣＬＨ２が入力さ
れたタイミングに従い、入力されたコマンド１をラッチ
しハイレベルの信号としてＮＡＮＤ回路ＮＡ３１の一方
の端子に出力する。このＮＡＮＤ回路ＮＡ３１は、他方
の端子にＳＲ型フリップフロップＳＲ３１からハイレベ
ルの信号を入力されるまでの間は、コマンド１の入力を
無視する。
【００５９】ＳＲ型フリップフロップＳＲ３１は、ロー
レベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎがイ
ンバータＩＮ３２により反転されてリセット端子Ｒｅｓ
ｅｔに入力されてリセットされ、上述したＲＯＭ読み出
し終了と同時に出力されるハイレベルのＲＯＭ読み出し
終了信号ＲＯＭＲＤＥＮＤをセット端子Ｓｅｔに入力さ
れてセットされる。このＳＲ型フリップフロップＳＲ３
１からは、電源投入からＲＯＭ読み出し終了までの期間
中にビジー状態を示すローレベルのステータス信号ＰＷ
ＯＮＳＴＡＴＥｎが出力される。ＲＯＭ読み出しが終了
すると同時に、ハイレベルのステータス信号ＰＷＯＮＳ
ＴＡＴＥｎが出力される。
【００６０】このステータス信号ＰＷＯＮＳＴＡＴＥｎ
がＮＡＮＤ回路ＮＡ３１の他方の入力端子に入力される
ことにより、他方の入力端子に入力されたコマンド１
が、ＲＯＭ読み出しが行われている期間中は出力され
ず、ＲＯＭ読み出しが終了すると反転されて出力され
る。このＮＡＮＤ回路ＮＡ３１から出力された反転され
たコマンド１はインバータＩＮ３１により反転されてコ
マンド１制御回路ＣＭ１ＣＴ３１のセット端子Ｓｅｔに
入力され、セットされて、コマンド１の実行に必要な制
御信号がコマンド１を実行する各回路に出力される。
【００６１】これにより、ＲＯＭ読み出しを行っている
期間中に入力されたコマンド１はコマンドバッファＣＭ
Ｂ３１にラッチされたままの状態にあり、コマンド１制
御回路ＣＭ１ＣＴ３１には出力されない。ＲＯＭ読み出
しが終了すると、コマンド１がコマンド１制御回路ＣＭ
１ＣＴ３１に与えられて制御信号が出力されることにな
る。
【００６２】ここで、その他の制御回路ＣＭ１ＣＴ３１
の構成の一例を図５に示す。この制御回路ＣＭ１ＣＴ３
１は、複数のコマンドバッファＣＭＢ４１、ＣＭＢ４
２、ＣＭＢ４３を有する。これらのコマンドバッファＣ
ＭＢ４１〜ＣＭＢ４３は、コマンドラッチ信号ＣＭＤＬ
ＣＨ１のタイミングに従って対応するコマンド１〜３を
入力されてラッチし出力する。出力されたコマンド１〜
３は、対応するコマンド１制御回路ＣＭ１ＣＴ４１、コ
マンド２制御回路ＣＭ２ＣＴ４２、コマンド３制御回路
ＣＭ３ＳＴ４３に出力され、それぞれのコマンド１〜３
の実行に必要な制御信号が対応するコマンドを実行する
回路に出力される。
【００６３】コマンド１〜３のうち、少なくとも一つが
コマンドバッファＣＭＢ４１〜ＣＭＢ４３から出力され
ると、ＮＯＲ回路ＮＲ１１に入力されて反転されて出力
され、インバータＩＮ１２により反転され、ハイレベル
のビジー信号として出力される。この後は、図１に示さ
れた回路と同様に、Ｒ／ＢパッドＲ／ＢＰＡＤ１１がロ
ーレベルになり、またステータス読み出しモード信号を
入力されてＩ／ＯパッドＩ／ＯＰＡＤ１１からハイレベ
ルのビジー信号が読み出される。
【００６４】その他の制御回路ＯＣＴ３１が上記構成を
備えたことにより、少なくともいずれか一つのコマンド
が入力されるとステータスがビジー状態に設定され、さ
らにこのステータスデータを読み出すことができる。
【００６５】ここで、コマンドバッファＣＭＢ４１〜Ｃ
ＭＢ４３の構成であるが、例えば図６に示されるような
回路構成を有していてもよい。コマンドバッファＣＭＢ
４１を例にとると、デコーダＤＣ５１と、Ｄ型フリップ
フロップＤ−Ｆ／Ｆ５１とを備えている。
【００６６】デコーダＤＣ５１は、Ｉ／Ｏバスから転送
されてきたコマンドを入力されてデコードし、その結果
をデータＤａｔａとしてＤ型フリップフロップＤ−Ｆ／
Ｆ５１に出力する。
【００６７】Ｄ型フリップフロップＤ−Ｆ／Ｆ５１は、
リセット信号をリセット端子／Ｒｅｓｅｔに与えられて
リセットされ、ラッチ信号ＣＭＤＬＣＨをクロック端子
ＣＬＫに与えられたタイミングでデータＤａｔａをラッ
チし、コマンド信号として対応するコマンド１制御回路
ＣＭ１ＣＴ４１に出力する。
【００６８】ここでコマンドラッチ信号は、例えば図７
に示されるような回路を用いて生成してもよく、３つの
パッドへの電圧の入力（コマンドのラッチ動作を活性化
するコマンドラッチイネーブルＣＬＥ、書き込み動作を
活性化するライトイネーブル／ＷＥ、当該チップを選択
し活性化するチップイネーブル／ＣＥ）により制御され
る。
【００６９】コマンドラッチイネーブルパッドＣＬＥＰ
ＡＤと、ライトイネーブルパッド／ＷＥＰＡＤと、チッ
プイネーブルパッド／ＣＥＰＡＤとにそれぞれ印加され
た電圧が、対応する入力バッファＩＢ６１〜ＩＢ６３に
入力される。コマンドをラッチさせるべくコマンドラッ
チイネーブルＣＬＥがハイレベルで、書き込み等の他の
動作を行わないためライトイネーブル／ＷＥ及びチップ
イネーブル／ＣＥがローレベルの場合に、ＮＯＲ回路Ｎ
Ｒ６１からハイレベルが出力され、ＮＡＮＤ回路ＮＡ６
１からローレベルの出力が行われて、ハイレベルのコマ
ンドラッチ信号ＣＭＤＬＣＨ１〜２が発生し得る状態に
なる。
【００７０】コマンドラッチ信号ＣＭＤＬＣＨには、ビ
ジー状態（ビジー信号ＢＵＳＹがハイレベルのとき）で
ない場合、即ちレディ状態の場合にのみ発生し得るもの
と、レディ状態のみならずビジー状態でも発生し得るも
のとがある。ここでは、前者をコマンドラッチ信号ＣＭ
ＤＬＣＨ１、後者をコマンドラッチ信号ＣＭＤＬＣＨ２
とする。即ち、コマンド１及び２のうち、コマンド２は
ビジー状態の場合であっても入力が可能で、コマンド１
はレディ状態の場合でなければ入力を受け付けない。
【００７１】レディ状態のとき、ＮＯＲ回路ＮＲ６２に
ローレベルのビジー信号ＢＵＳＹが入力され、ハイレベ
ルのコマンドラッチ信号ＣＭＤＬＣＨ１及びＣＭＤＬＣ
Ｈ２が出力される。ビジー状態のときは、ＮＯＲ回路Ｎ
Ｒ６２にハイレベルのビジー信号ＢＵＳＹが入力され、
この場合はコマンドラッチ信号ＣＭＤＬＣＨ２のみハイ
レベルが出力される。
【００７２】図１及び図３に示されたコマンドバッファ
ＣＭＢ１１及びＣＭＢ１２に入力されるコマンドラッチ
信号ＣＭＤＬＣＨ１は、ビジー状態では受け付けないコ
マンドの入力を制御するものであり、図４に示されたコ
マンドバッファＣＭＢ３１に入力されるコマンドラッチ
信号ＣＭＤＬＣＨ２は、ビジー状態でも受け付けるコマ
ンドの入力を制御するものである。
【００７３】本実施の形態によれば、ＲＯＭ読み出し期
間中にコマンドが入力された場合にも、このコマンドを
ラッチしておき、ＲＯＭ読み出しが終了するとこのコマ
ンドを実行することで、コマンドの無視により動作に支
障をきたすおそれが回避される。
【００７４】（３）第３の実施の形態 上記第２の実施の形態は、初期値を読み出すコマンドに
ついては、ＲＯＭ読み出しの期間中に入力された場合、
これを保持しＲＯＭ読み出し終了後に実行するようにし
ている。
【００７５】これに対し本実施の形態は、リセットコマ
ンド、ステータスコマンド、ＩＤリードコマンド、ＲＯ
Ｍ読み出し開始コマンド等、ＲＯＭ読み出し期間中であ
っても並列処理が可能なコマンド、あるいは強制的な割
り込みが必要な所定のコマンドについては、ＲＯＭ読み
出しを行っている期間中においても入力を受け付けて実
行するものである。
【００７６】ここで、ＲＯＭ読み出し開始コマンドと
は、ＲＯＭ読み出しを開始させるためのコマンドであ
る。既にＲＯＭ読み出しが行われている期間中に受け付
けて、再び実行するのは冗長ではあるが、電源投入から
初期化動作が行われている期間中は、電源電圧が十分に
立ち上がっていない可能性がある。そこで、この期間中
におけるＲＯＭ読み出しの結果よりも、電源電圧が十分
に上がった後にＲＯＭ読み出し開始コマンドの実行によ
り行われたＲＯＭ読み出し結果の方が信頼性が高い。そ
こで、電源投入後に自動的に起動したＲＯＭ読み出しの
最中にこのコマンドを受け付けて再度開始してもよい。
【００７７】ＩＤリードコマンドとは、チップのＩＤコ
ードを出力させるためのコマンドである。ＩＤコード
は、チップの種類を識別するために電源投入直後にユー
ザがチップ情報としてシステムに取り込む可能性の高い
データである。その内容は、例えばメーカコード、製品
コード、多チップ実装の場合におけるチップ数、多チッ
プ実装の場合のチップ番号、書き込み・消去・読み出し
単位のビット数、冗長回路のビット数、プレーン数、マ
スクバージョン、入出力時のビット数等のデータが挙げ
られる。
【００７８】また、リセットコマンドは強制的にリセッ
トさせる必要のある場合に用いられるもので、ＲＯＭ読
み出し期間中にこのような状態が生じた場合にこのコマ
ンドを割り込んでリセットを行う。ステータス読み出し
コマンドは、後述するように装置がビジー状態、レディ
状態のいずれであるかを読み出すためのコマンドであ
り、並列処理で動作させるコマンドである。
【００７９】本実施の形態の構成は、図８に示されるよ
うに、パワーオンリセット回路ＰＯＲＣと、制御回路Ｃ
Ｔ７１とを備え、制御回路ＣＴ７１は、その他の制御回
路ＯＣＴ７１、コマンドバッファＣＭＢ７１、コマンド
１制御回路ＣＭ１ＣＴ７１を有する。
【００８０】電源投入後、電源電圧ＶCCが所定レベルに
到達するまでの間はパワーオンリセット信号ＰＷＯＮＲ
ＳＴｎがローレベルであり、これを入力されたその他の
制御回路ＯＣＴ７１、コマンドバッファＣＭＢ７１及び
コマンド１制御回路ＣＭ１ＣＴ７１がリセットされ、所
定レベルに到達するとパワーオンリセット信号ＰＷＯＮ
ＲＳＴｎがハイレベルになる。
【００８１】コマンドバッファＣＭＢ７１にコマンドラ
ッチ信号ＣＭＤＬＣＨ２が入力されると、このタイミン
グに応じて、与えられたコマンド１をラッチし出力す
る。ここで、コマンドラッチ信号ＣＭＤＬＣＨ２は、上
記第２の実施の形態におけるものと同様に、ビジー状態
であってもコマンドの入力を受け付けるものである。こ
のため、ＲＯＭ読み出し期間中でビジー状態であっても
コマンドラッチ信号ＣＭＤＬＣＨ２がコマンドバッファ
ＣＭＢ７１に与えられてコマンド１がラッチされる。
【００８２】ラッチされたコマンド１は、コマンド１制
御回路ＣＭ１ＣＴ７１のセット端子Ｓｅｔに入力されて
セット状態になり、コマンド１の実行に必要な制御信号
がコマンド１を実行する回路に出力される。
【００８３】本実施の形態によれば、ＩＤリードコマン
ド等、ＲＯＭ読み出し期間中に並列処理が可能なコマン
ド、あるいは強制的な割り込みが必要な所定のコマンド
については、ＲＯＭ読み出しの期間中にも受け付けて並
列処理することにより、これらのコマンド及び初期化動
作の高速化を実現することができる。
【００８４】上記実施の形態は一例であり、本発明を限
定するものではない。例えば、本発明は初期化動作を行
う半導体装置全般について適用が可能であり、また記憶
装置については冗長回路へのヒューズデータを書き込む
ことが可能な記憶装置について、例えばＮＡＮＤ型ある
いはＮＯＲ型不揮発性記憶装置等に対しても本発明を適
用することができる。
【００８５】
【発明の効果】以上説明したように、本発明の半導体装
置及び不揮発性半導体記憶装置は、電源電圧のレベルに
従って所定の回路を初期化する初期化回路が初期化を行
っている期間中、装置のステータスをビジー状態に設定
することにより、初期化期間中に誤ってコマンドが入力
されることによる動作不良を回避することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の
構成を示した回路図。
【図２】同第１の実施の形態において電源投入後の波形
変化を示したタイムチャート。
【図３】同第１の実施の形態においてパワーオンリセッ
ト信号ＰＷＯＮＲＳＴｎの替わりにパワーオンステータ
ス信号ＰＷＯＮＳＴＡＴＥｎを用いたときの構成を示し
た回路図。
【図４】本発明の第２の実施の形態による半導体装置の
構成を示した回路図。
【図５】同第２の実施の形態におけるその他の制御回路
の構成を示した回路図。
【図６】同第２の実施の形態におけるコマンドバッファ
の構成を示した回路図。
【図７】同第２の実施の形態におけるコマンドラッチ信
号を生成する回路の構成を示した回路図。
【図８】本発明の第３の実施の形態による半導体装置の
構成を示した回路図。
【図９】本発明を適用することが可能な不揮発性半導体
記憶装置の構成を示した回路図。
【図１０】同半導体記憶装置における電源投入後のＲＯ
Ｍ読み出し期間を示した説明図。
【図１１】同半導体記憶装置におけるパワーオンリセッ
ト回路の構成を示した回路図。
【図１２】同半導体記憶装置における制御回路の構成を
示した回路図。
【図１３】同半導体記憶装置における初期化動作の期間
とステータスとの関係を示した説明図。
【符号の説明】
ＣＴ１１、ＣＴ３１ 制御回路 ＣＭ１ＣＴ１１、ＣＭ１ＣＴ３１、ＣＭ１ＣＴ４１、Ｃ
Ｍ１ＣＴ７１ コマンド１制御回路 ＣＭ２ＣＴ１２、ＣＭ２ＣＴ４２ コマンド２制御回路 ＣＭ３ＣＴ４３ コマンド３制御回路 ＣＭＢ１１、ＣＭＢ１２、ＣＭＢ３１、ＣＭＢ４１、Ｃ
ＭＢ４２、ＣＭＢ４３、ＣＭＢ４１、ＣＭＢ７１ コマ
ンドバッファ ＳＷ１１ スイッチ素子 Ｒ／ＢＰＡＤ１１ Ｒ／Ｂパッド Ｉ／ＯＰＡＤ１１ Ｉ／Ｏパッド ＰＯＲＣ パワーオンリセット回路 ＯＣＴ３１、ＯＣＴ７１ その他の制御回路 ＳＲ３１ ＳＲ型フリップフロップ ＤＣ５１ デコーダ Ｄ−Ｆ／Ｆ５１ Ｄ型フリップフロップ ＩＢ６１〜ＩＢ６３ 入力バッファ ＣＬＥＰＡＤ コマンドラッチイネーブルパッド ／ＷＥＰＡＤ ライトイネーブルパッド ／ＣＥＰＡＤ チップイネーブルパッド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今 宮 賢 一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 中 村 寛 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 河 合 鉱 一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AD05 AD13 AE08 5J055 AX38 BX41 CX27 DX12 DX83 EX07 EY01 EY21 EZ07 EZ25 EZ30 EZ31 EZ32 FX18 FX32 GX01 GX02 GX04 GX05 5L106 AA09 CC05 CC09 CC13 FF08 GG07

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】半導体装置において、 電源電圧のレベルに従って、所定の回路を初期化する初
    期化回路と、 前記初期化回路が初期化を行っている期間中、前記半導
    体装置のステータスをビジー状態に設定するステータス
    設定部と、 を有することを特徴とする半導体装置。
  2. 【請求項２】前記初期化回路は、 電源投入後、電源電圧が上昇して所定レベルに到達した
    ことを検知してパワーオンリセット信号を出力するパワ
    ーオンリセット回路を有し、 前記ステータス設定部は、前記パワーオンリセット信号
    が出力されるまでは、前記半導体装置のステータスをビ
    ジー状態に設定する設定部と、 ステータス読み出し信号を与えられると、前記設定部に
    設定されているステータスを出力するステータス読み出
    し部とを有することを特徴とする請求項１記載の半導体
    装置。
  3. 【請求項３】前記初期化回路は、 電源投入後、電源電圧が所定レベルに到達しない間、第
    １のレベルのパワーオンリセット信号を出力し、前記電
    源電圧が前記所定レベルに到達すると第２のレベルの前
    記パワーオンリセット信号を出力するパワーオンリセッ
    ト回路を有し、 前記ステータス設定部は、 外部から入力されたコマンドを保持して出力する、少な
    くとも一つのコマンドバッファと、 前記コマンドバッファのうち、少なくともいずれか一つ
    から出力された前記コマンドと、前記第１のレベルの前
    記パワーオンリセット信号の少なくともいずれか一つが
    与えられると、前記半導体装置のステータスをビジー状
    態に設定する設定部とを有することを特徴とする請求項
    １記載の半導体装置。
  4. 【請求項４】不揮発性半導体記憶装置において、 メモリセルアレイにおける第１の領域を第２の領域に置
    き換えるための置換データを含むヒューズデータを格納
    するヒューズデータ格納部と、 前記ヒューズデータ格納部から前記ヒューズデータを読
    み出すヒューズデータ読み出し部と、 前記不揮発性半導体記憶装置のステータスを設定するス
    テータス設定部と、 を備え、 前記ステータス設定部は、 前記ヒューズデータ読み出し部が前記ヒューズデータの
    読み出しを終了するまでの間、前記不揮発性半導体記憶
    装置のステータスをビジー状態に設定することを特徴と
    する不揮発性半導体記憶装置。
  5. 【請求項５】前記ステータス設定部は、 外部から入力されたコマンドを保持して出力する、少な
    くとも一つのコマンドバッファと、 前記コマンドバッファのうち、少なくともいずれか一つ
    から前記コマンドが出力された場合、あるいは前記ヒュ
    ーズデータ読み出し部が前記ヒューズデータの読み出し
    を終了するまでの間の少なくともいずれか一つにおい
    て、前記不揮発性半導体記憶装置のステータスをビジー
    状態に設定することを特徴とする請求項４記載の不揮発
    性半導体記憶装置。
  6. 【請求項６】不揮発性半導体記憶装置において、 メモリセルアレイにおける第１の領域を第２の領域に置
    き換えるための置換データを含むヒューズデータを格納
    するヒューズデータ格納部と、 前記ヒューズデータ格納部から前記ヒューズデータを読
    み出すヒューズデータ読み出し部と、 外部から入力されたコマンドを所定の回路が実行するタ
    イミングを制御する制御回路と、 を備え、 前記制御回路は、前記ヒューズデータ読み出し部が前記
    ヒューズデータの読み出しを終了する前の段階で前記コ
    マンドが入力されると、このコマンドを保持しておき、
    前記ヒューズデータの読み出しが終了した後、このコマ
    ンドを前記所定の回路に実行させることを特徴とする不
    揮発性半導体記憶装置。
  7. 【請求項７】前記制御回路は、 外部から入力された所定のコマンドを保持する、少なく
    とも一つのコマンドバッファと、 前記コマンドを与えられると、前記所定の回路にこのコ
    マンドを実行させるために必要な制御信号を出力するコ
    マンド制御回路と、 前記コマンドバッファから出力された前記コマンドを前
    記コマンド制御回路に与えるタイミングを制御するコマ
    ンド実行制御部と、 を備え、 前記コマンド実行制御部は、前記ヒューズデータ読み出
    し部が前記ヒューズデータの読み出しを終了した後、前
    記コマンドを前記コマンド制御回路に与えることを特徴
    とする請求項６記載の不揮発性半導体記憶装置。
  8. 【請求項８】前記コマンドバッファは、 前記コマンドを入力されてデコードし、デコード結果を
    出力するデコーダと、 前記デコード結果をデータ端子に与えられ、コマンドラ
    ッチ信号をクロック端子に与えられると、このコマンド
    ラッチ信号のタイミングに従って前記デコード結果をラ
    ッチし、出力するフリップフロップと、 を有することを特徴とする請求項４乃至７のいずれかに
    記載された不揮発性半導体記憶装置。
  9. 【請求項９】前記コマンドラッチ信号を生成して前記コ
    マンドバッファに出力するコマンドラッチ信号生成回路
    をさらに備え、 前記コマンドラッチ信号生成回路は、 外部からコマンドのラッチを指示するコマンドラッチイ
    ネーブル信号を与えられ、他の動作を指示するイネーブ
    ル信号が与えられず、さらに前記不揮発性半導体記憶装
    置がビジー状態でないことを示すステータス信号が与え
    られた場合に、第１のコマンドラッチ信号を生成し、 前記コマンドラッチイネーブル信号を与えられ、前記他
    の動作を指示するイネーブル信号が与えられない場合、
    前記不揮発性半導体記憶装置のステータスにかかわらず
    第２のコマンドラッチ信号を生成することを特徴とする
    請求項８記載の不揮発性半導体記憶装置。
  10. 【請求項１０】前記第２のコマンドラッチ信号が与えら
    れる前記コマンドバッファに入力されるコマンドには、
    前記不揮発性半導体記憶装置の初期値を読み出させるコ
    マンド、前記ヒューズデータを読み出させるコマンド、
    前記不揮発性半導体記憶装置のＩＤコードを読み出させ
    るコマンド、前記不揮発性半導体記憶装置をリセットさ
    せるコマンド、前記不揮発性半導体記憶装置のステータ
    スを読み出させるコマンドが含まれることを特徴とする
    請求項９記載の不揮発性半導体記憶装置。
JP2001386222A 2001-12-19 2001-12-19 半導体装置及び不揮発性半導体記憶装置 Pending JP2003187593A (ja)

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