JP4351819B2 - 半導体装置及び不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に用いられている半導体装置について、不揮発性半導体記憶装置を例にとりその回路構成を図１４に示す。この不揮発性半導体記憶装置は、メモリセルアレイＭＣＡ、アドレスバッファＡＢＦ、カラムデコーダＣＤＣ、ローデコーダＲＤＣ、センスアンプＳ／Ａ、ヒューズ用レジスタＦＲＧ、入出力バッファＩＯＢＦ、パワーオンリセット回路ＰＯＲＣ、制御回路ＣＴ１０１、電圧生成回路ＶＧＣを備えている。
【０００３】
メモリセルアレイＭＣＡは、データを格納する通常のメモリセル領域ＭＣ１、ＭＣ２の他に、メモリセル領域ＭＣ１、ＭＣ２に存在する不良個所を他の冗長回路に置き換えるための置換データや、タイマ調整や電圧調整のためのトリミングデータ等、電源投入後に読み出す必要のあるデータ（以下、ヒューズデータという）を格納するＲＯＭヒューズＲＦを有している。
【０００４】
アドレスバッファＡＢＦに入力されたデータのうち、カラムアドレスがカラムデコーダＣＤＣに入力されてデコードされ、ローアドレスがローデコーダＲＤＣに入力されてデコードされ、指定されたアドレスにおいてメモリセルアレイＭＣＡにおけるメモリセルＭＣ１、ＭＣ２へのデータの書き込み又は読み出しが行われる。データが読み出される時はセンスアンプＳ／Ａ、入出力バッファＩＯＢＦを介して出力され、書き込まれる時は入出力バッファＩＯＢＦを介してデータがメモリセルアレイＭＣＡに与えられる。また、ＲＯＭヒューズＲＦに格納されたヒューズデータは、センスアンプＳ／Ａ、カラムデコーダＣＤＣを介してヒューズ用レジスタＦＲＧに与えられて保持される。
【０００５】
電圧生成回路ＶＧＣは、外部から供給された電源電圧ＶＣＣを用いて、参照電圧Ｖｒｅｆやプログラム電圧Ｖｐｇ等の各種電圧を生成する。
【０００６】
パワーオンリセット回路ＰＯＲＣは、電源が投入されて電源電圧がパワーオン検知レベルＶ２に到達するまでの間はローレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎを出力し、パワーオン検知レベルＶ２に到達すると、このことを検知してハイレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎを制御回路ＣＴ１０１に出力する。
【０００７】
制御回路ＣＴ１０１は、このパワーオンリセット信号ＰＷＯＮＲＳＴｎに基づいて、装置全体、図示された回路としてはアドレスバッファＡＢＦ、ヒューズ用レジスタＦＲＧ、カラムデコーダＣＤＣ、センスアンプＳ／Ａ、ローデコーダＲＤＣ、電圧生成回路ＶＧＣに初期化するための制御信号を与えて初期化する。
【０００８】
ここで、装置全体を初期化するとき、ＲＯＭヒューズＲＦに記憶されている上述のヒューズデータを読み出してラッチしておく必要がある。レーザで溶断されるヒューズで構成されたヒューズ回路にヒューズデータが記憶されている場合は、このヒューズ回路を読むことになる。この際に、ヒューズ回路を読み出す読み出し回路は、ＣＭＯＳロジック回路として構成されており、読み出し回路が活性化される電源電圧のレベルは、ＣＭＯＳロジック回路が動作し始める電圧Ｖｌｇｃ以上に設定される。
【０００９】
しかし、図１４に示されたように不揮発性半導体記憶装置においては、ヒューズデータを格納するために、メモリセルアレイＭＣＡにおける特定の領域（ＲＯＭヒューズＲＦ）を割り当てて使用することができる。
【００１０】
この場合には、装置の初期化のときに、通常のデータと同様にヒューズデータを読み出さなくてはならないので、このデータをＲＯＭヒューズＲＦから読み出す動作を行う（以下、この動作をＲＯＭ読み出しという）。
【００１１】
この場合、パワーオン検知レベルＶ２は、図１５に示されたように、少なくとも読み出し動作が可能な最低電圧Ｖ１より高く設定されなければならない。ここで、電源が投入されてレベルが上昇していく過程において、時点Ｔ２において読み出し動作が可能になる最低動作電圧Ｖ１に到達し、さらに時点Ｔ３になりパワーオン検知レベルＶ２（Ｖ２＞Ｖ１）になるとＲＯＭ読み出しを開始するように設定され、時点Ｔ３から時点Ｔ４までの間この読み出しが行われるとする。
【００１２】
このＲＯＭ読み出しは、電源の投入（パワーオン）時に自動的に行われるのが望ましく、電源を投入して初期化するパワーオンリセットの直後に開始する。このＲＯＭ読み出しを制御する信号は、パワーオンリセット回路ＰＯＲＣから出力されたパワーオンリセット信号ＰＷＯＮＲＳＴｎを受ける制御回路ＣＴ１０１において生成される。
【００１３】
パワーオンリセット検知回路ＰＯＲＣには、例えば図１６に示された回路が用いられる。電源電圧ＶＣＣが抵抗Ｒ１、Ｒ２で分割され、分割されたレベルＮ１がＰチャネルトランジスタＰＴ１のゲートに与えられる。電源電圧ＶＣＣ端子と接地端子との間にＰチャネルトランジスタＰＴ１とデプレッション型トランジスタＤＴ１、抵抗Ｒ３とが接続されており、トランジスタＰＴ１のドレインとトランジスタＤＴ１のドレインとの接続点の電位がインバータ列で構成された遅延回路ＩＮＣで遅延された後、パワーオンリセット信号ＰＷＯＮＲＳＴｎとして出力される。
【００１４】
制御回路ＣＴ１０１の回路構成は、図１７に示されるようであり、パワーオンリセット信号ＰＷＯＮＲＳＴｎを与えられる。このパワーオンリセット信号ＰＷＯＮＲＳＴｎは、その他の制御回路ＯＣＴ、パルス発生回路ＰＧ１１、ＲＯＭ読み出し制御回路ＲＲＣとに与えられる。
【００１５】
パルス発生回路ＰＧ１１は、インバータＩＮ１１で反転し遅延回路ＤＬで遅延したパワーオンリセット信号ＰＷＯＮＲＳＴｎとパワーオンリセット信号ＰＷＯＮＲＳＴｎとをＮＡＮＤ回路ＮＡ１１に与えて、遅延時間分だけローレベルになる信号を生成し、インバータＩＮ１２で反転して起動パルスＲＯＭＲＤＳＴＴをセット端子Ｓｅｔを入力する。
【００１６】
ＲＯＭ読み出し制御回路ＲＲＣは、電源投入後にローレベルにあるパワーオンリセット信号ＰＷＯＮＲＳＴｎがリセット端子／Ｒｅｓｅｔに与えられてリセットされた後、起動パルスＲＯＭＲＤＳＴＴを入力されるとＲＯＭ読み出しを開始させるため制御信号をＲＯＭ読み出しを行う各回路に出力する。
【００１７】
ここで、パワーオンリセット信号ＰＷＯＮＲＳＴｎの生成は、図１６に示されたようにＰチャネルトランジスタＰＴ１の閾値電圧のばらつきが反映される。このため、図１５に示された電圧Ｖ２を検知するレベルが変動することになる。そこで、パワーオンリセット信号ＰＷＯＮＲＳＴｎを生成するときのパワーオン検知レベルＶ２は、電源電圧スペックに対して大きくマージンを有するように設定されていた。
【００１８】
その結果、パワーオン検知レベルＶ２は読み出し動作が可能な電圧Ｖ１近傍の非常に低い電圧に設定され、低い電源電圧でのＲＯＭ読み出し動作を余儀なくされていた。
【００１９】
【発明が解決しようとする課題】
このような読み出し動作が可能な電圧Ｖ１近傍でＲＯＭ読み出しを開始することにより、従来は次のような問題があった。
【００２０】
まず、電源電圧が低い状態でＲＯＭ読み出し動作を開始すると、読み出しに必要な大きい消費電流に耐え切れずに電源電圧が若干低下することがある。これにより、読み出し動作可能な電圧Ｖ１より低下し、チップの初期データとして重要なヒューズデータを正確に読み出すことができずに、その後の動作に支障を与えるおそれがあった。
【００２１】
また、ＲＯＭ読み出しを行った後、回路不具合や回路を構成する素子特性のばらつき、製造プロセスの変動や不良等により読み出しデータにエラーがあると判定された場合、再度ＲＯＭ読み出しを行わないと不良個所を冗長回路に置き換えることができず装置全体を使用することができなくなる。
【００２２】
このような場合、再度ＲＯＭ読み出しを開始するように自動シーケンスを組むと、何度ＲＯＭ読み出しを行ってもフェイルとなり、永久にＲＯＭ読み出しを繰り返すこととなる。
【００２３】
本発明は上記事情に鑑み、開発段階等において、装置の動作に不良が発生した場合、ＲＯＭ読み出し動作を行う回路と他の回路とを切り分けて、いずれに不良の原因があるかを特定し、あるいは電源電圧の低下によりＲＯＭ読み出しに不良が発生することを防止することが可能な半導体装置及び不揮発性半導体記憶装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、メモリセルアレイにおける第１の領域を第２の領域に置き換えるための置換データを含むヒューズデータを格納するヒューズデータ格納部と、前記ヒューズデータ格納部から前記ヒューズデータを読み出すヒューズデータ読み出し部と、活性化されると、前記ヒューズデータ読み出し部に前記ヒューズデータを読み出させるための制御信号を出力する読み出し制御回路と、前記読み出し制御回路の活性化又は非活性化を、外部からの入力に従って行う活性化制御回路とを備え、前記活性化制御回路は、この活性化制御回路に接続されたパッドをさらに有し、前記外部からの入力は、前記パッドへの電圧の印加により行われ、前記活性化制御回路は、電源が投入されて電圧が所定レベルに到達するとパワーオンリセット信号を出力するパワーオンリセット回路と、前記パッドに入力された電圧が第１のレベルにある場合、前記パワーオンリセット信号が出力されると前記読み出し制御回路を活性化して前記制御信号を出力させ、前記パッドに入力された電圧が第２のレベルにある場合、前記パワーオンリセット信号が出力されても前記読み出し制御回路を非活性化して前記制御信号を出力させない活性化決定回路とをさらに備えることを特徴とする。
【００３０】
あるいは、本発明の不揮発性半導体記憶装置は、メモリセルアレイにおける第１の領域を第２の領域に置き換えるための置換データを含むヒューズデータを格納するヒューズデータ格納部と、前記ヒューズデータ格納部から前記ヒューズデータを読み出すヒューズデータ読み出し部と、活性化されると、前記ヒューズデータ読み出し部に前記ヒューズデータを読み出させるための制御信号を出力する読み出し制御回路と、前記読み出し制御回路の活性化又は非活性化を、外部からの入力に従って行う活性化制御回路とを備え、前記活性化制御回路は、この活性化制御回路に接続されたパッドと、電源が投入されて電圧が所定レベルに到達するとパワーオンリセット信号を出力するパワーオンリセット回路と、前記パッドに入力された電圧が第１のレベルにある場合、前記パワーオンリセット信号が出力されると第１の活性化信号を出力し、前記パッドに入力された電圧が第２のレベルにある場合、前記パワーオンリセット信号が出力されても前記第１の活性化信号を出力しない第１の活性化回路と、所定のコマンドが入力されると第２の活性化信号を出力し、前記所定のコマンドが入力されない間は前記パワーオンリセット信号の出力にかかわらず前記第２の活性化信号を出力しない第２の活性化回路と、前記第１の活性化信号又は前記第２の活性化信号の少なくともいずれか一方が出力されると、前記読み出し制御回路を活性化して前記制御信号を出力させる活性化決定回路とを備えることを特徴とする。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００３７】
（１） 第１の実施の形態
図１に、本発明の第１の実施の形態における回路構成を示す。本実施の形態は、図１７に示された従来の制御回路ＣＴ１０１と異なり、入力パッドＰＤ１１に印加された電圧に従って、電源投入後に自動的にＲＯＭ読み出しを起動するか否かを制御する構成を有する。図１４に示された装置全体の概略構成において、制御回路ＣＴ１０１に関する構成が相違する点を除いて、他の共通する要素については説明を省略する。
【００３８】
入力パッドＰＤ１１には、電源投入後に自動的にＲＯＭ読み出しを起動しない場合は、ハイレベルの電圧ＰＲＤＩＳ（Ｐｏｗｅｒ−ｏｎ Ｒｅａｄ Ｄｉｓａｂｌｅ）（例えば２．５Ｖ）が印加され、ＲＯＭ読み出しを自動的に起動する場合はローレベル（例えばグランドレベル）が印加される。印加された電圧は、入力バッファＩＢＦにより増幅された後、制御回路ＣＴ１１が有するＮＯＲ回路ＮＲ１１の一方の入力端子に入力される。
【００３９】
制御回路ＣＴ１１は、その他の制御回路ＯＣＴ、パルス発生回路ＰＧ１１、ＮＯＲ回路ＮＲ１１、ＲＯＭ読み出し制御回路ＣＴ１１を有する。
【００４０】
ローレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎが、その他の制御回路ＯＣＴ、パルス発生回路ＰＧ１１に与えられ、またＲＯＭ読み出し制御回路ＲＲＣのリセット端子／Ｒｅｓｅｔに与えられてリセットされる。その後、電源電圧がパワーオン検知レベルに到達すると、パワーオンリセット回路ＰＯＲＣから出力されるパワーオンリセット信号ＰＷＯＮＲＳＴｎがローレベルからハイレベルに変化する。
【００４１】
その他の制御回路ＯＣＴは、ＲＯＭ読み出し以外の動作、例えばメモリセルＭＣ１、ＭＣ２への書き込み、読み出しに必要な制御信号を、その動作を行う回路に出力する。
【００４２】
パルス発生回路ＰＧ１１は、図１７に示されたパルス発生回路ＰＧ１１と同様な構成を有し、ハイレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎが与えられると、ＲＯＭ読み出しを開始させるための所定期間ローレベルになるパルスが発生される。
【００４３】
このパルスは２入力のＮＯＲ回路ＮＲ１１の他方の端子に入力され、一方の端子には上述したように端子ＰＤ１１に入力されたハイレベル又はローレベルの電圧が入力される。
【００４４】
本実施の形態における電源電圧ＶＣＣ、端子ＰＤ１１に入力される電圧ＰＲＤＩＳ、パワーオンリセット信号ＰＷＯＮＲＳＴｎ、ＮＯＲ回路ＮＲ１１から出力される起動信号ＲＯＭＲＤＳＴＴの動作波形を図２のタイムチャートに示す。
【００４５】
電源が投入されると、電源電圧ＶＣＣが徐々に上昇していく。電源電圧ＶＣＣがパワーオン検知レベルに到達すると、パワーオンリセット信号ＰＷＯＮＲＳＴｎが実線のようにハイレベルに変化する。
【００４６】
端子ＰＤ１１に入力された電圧ＰＲＤＩＳが一点鎖線で示されたようにローレベルである場合、ＮＯＲ回路ＮＲ１１からはパルス発生回路ＰＧ１１からのパルスが反転され、一点鎖線で示されたハイレベルの起動信号ＲＯＭＲＤＳＴＴとしてＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに入力され、ＲＯＭ読み出しに必要な制御信号が出力される。この結果、電源投入後にパワーオン検知レベルに到達すると自動的にＲＯＭ読み出しが起動される。
【００４７】
逆に、実線で示されたようにハイレベルの信号ＰＲＤＩＳが端子ＰＤ１１に入力されると、パルス発生回路ＰＧ１１からの出力レベルを問わず、ＮＯＲ回路ＮＲ１１の出力レベルは、実線で示されたように強制的にローレベルに固定される。この結果、ＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔにはハイレベルの起動信号ＲＯＭＲＤＳＴＴが入力されず、電源投入後にパワーオン検知レベルに到達してもＲＯＭ読み出しは自動的に起動されない。即ち、電源投入後、ＲＯＭ読み出しを自動起動せずにユーザからのコマンドの入力を待つ状態となる。
【００４８】
開発段階等において、装置を動作させて不良が発生した場合、いずれの箇所に原因があるか特定することは重要である。また上述したように、ＲＯＭ読み出し動作には電源電圧の低下が原因となって不良が発生しやすい。そこで、本実施の形態に従い、入力パッドＰＤ１１に電圧ＰＲＤＩＳとしてハイレベルを印加し、電源投入後にパワーオン検知レベルに到達しても自動的にＲＯＭ読み出しを起動せずに動作させる。そして、異常が検出されない場合には、動作不良がＲＯＭ読み出しを行う箇所にあることを特定することができる。また、異常が検出された場合には、他の回路部分に動作不良の原因があることを突き止めることができるので、故障個所の特定に寄与することができる。
【００４９】
さらに、ユーザからの要望により、ＲＯＭ読み出しを自動起動させる場合、あるいはさせない場合のいずれに仕様が決定された場合にも、本実施の形態によれば容易に対応することができる。
【００５０】
即ち、ＲＯＭ読み出しを自動起動させず、電源を投入してパワーオン検知レベルに到達した後、ユーザが供給するプログラムからＲＯＭ読み出しコマンドが与えられてＲＯＭ読み出しを行うように仕様が決まった場合にも、入力パッドＰＤ１１を図示されていない電源電圧ＶＣＣ端子にワイヤボンディング等により接続して電位をハイレベルに固定することにより、簡単に仕様を変更することが可能である。
【００５１】
（２） 第２の実施の形態
本発明の第２の実施の形態について、その構成を示した図３を用いて説明する。本実施の形態は、ＲＯＭ読み出しをコマンドの入力を待って開始する。
【００５２】
本実施の形態における制御回路ＣＴ２１は、その他の制御回路ＯＣＴ、コマンドバッファＣＭＢ２１、パルス発生回路ＰＧ２１、ＲＯＭ読み出し制御回路ＲＲＣを備えている。
【００５３】
パワーオンリセット回路ＰＯＲＣから出力されたパワーオンリセット信号ＰＷＯＮＲＳＴｎは、その他の制御回路ＯＣＴ、コマンドバッファＣＭＢ２１、さらにＲＯＭ読み出し制御回路ＲＲＣのリセット端子／Ｒｅｓｅｔに入力される。
【００５４】
コマンドバッファＣＭＢ２１は、ユーザのプログラムからＲＯＭ読み出しコマンドを与えられて保持し、パルス発生回路ＰＧ２１に与える。パルス発生回路ＰＧ２１は、コマンドを与えられると所定期間ハイレベルになる起動パルスを出力してＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに入力する。これにより、ＲＯＭ読み出し制御回路ＲＲＣは、この起動パルスを与えられるとＲＯＭ読み出しを開始するよう制御信号を出力する。
【００５５】
本実施の形態では、電源投入後、パワーオン検知レベルに到達した後自動的にＲＯＭ読み出しが起動されず、ＲＯＭ読み出しコマンドを入力することが必要である。
【００５６】
従って、ユーザが作成したプログラムによってＲＯＭ読み出しコマンドが制御回路ＣＴ２１に与えられる時点では、既に電源電圧が仕様で定められているレベルまで到達している。このため、ＲＯＭ読み出しを自動的に起動させる場合に問題となるパワーオン検知レベルのばらつきや、ＲＯＭ読み出し時に消費電流が増加して電源電圧が低下し、ＲＯＭ読み出しを失敗する等の問題の発生が回避される。
【００５７】
（３） 第３の実施の形態
本発明の第３の実施の形態の構成を図４に示す。本実施の形態は、上記第１の実施の形態の構成と第２の実施の形態の構成とを合成したものに相当する。
【００５８】
即ち、図１に示された第１の実施の形態における入力パッドＰＤ１１、入力バッファＩＢＦ、その他の制御回路ＯＣＴ、パルス発生回路ＰＧ１１、ＮＯＲ回路ＮＲ１１と、図２に示された第２の実施の形態におけるコマンドバッファＣＭＢ２１、パルス発生回路ＰＧ２１と、さらにＮＯＲ回路ＮＲ１１の出力とパルス発生回路ＰＧ２１の出力とを入力するＮＯＲ回路ＮＲ３１及びその出力を反転するインバータＩＮ３１と、インバータＩＮ３１の出力をセット端子Ｓｅｔに入力され、パワーオンリセット信号ＰＷＯＮＲＳＴｎをリセット端子／Ｒｅｓｅｔに入力されるＲＯＭ読み出し制御回路ＲＲＣとを備えている。
【００５９】
先ず、上記第１の実施の形態と同じ構成を備えたことで、同様な作用、効果を発揮する。電源が投入されて電源電圧がパワーオン検知レベルに到達すると、パワーオンリセット回路ＰＯＲＣからハイレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎが出力される。
【００６０】
パルス発生回路ＰＧ１１にこのパワーオンリセット信号ＰＷＯＮＲＳＴｎのローレベルからハイレベルへのトリガー信号が与えられると、所定期間ローレベルになるパルスが発生され、２入力のＮＯＲ回路ＮＲ１１の他方の端子に入力され、一方の端子には端子ＰＤ１１に入力されたハイレベル又はローレベルの電圧が入力される。
【００６１】
端子ＰＤ１１に入力された電圧ＰＲＤＩＳがローレベルである場合、ＮＯＲ回路ＮＲ１１からはパルス発生回路ＰＧ１１からのパルスが反転され、ハイレベルの起動信号ＲＯＭＲＤＳＴＴとしてＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに入力され、制御信号が出力される。これにより、電源投入後にパワーオン検知レベルに到達すると自動的にＲＯＭ読み出しが起動される。
【００６２】
逆に、ハイレベルの信号ＰＲＤＩＳが端子ＰＤ１１に入力された場合は、ＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔにハイレベルの起動信号ＲＯＭＲＤＳＴＴが入力されず、電源投入後にパワーオン検知レベルに到達してもＲＯＭ読み出しは自動的に起動されない。即ち、電源投入後、ＲＯＭ読み出しを自動起動せずにユーザのコマンドの入力を待つ状態となる。
【００６３】
この場合は、上記第２の実施の形態と同じ構成を備えたことにより、コマンドが入力されるとコマンドバッファＣＭＢ２１に保持され、パルス発生回路ＰＧ２１に与える。パルス発生回路ＰＧ２１はコマンドを与えられると、所定期間ハイレベルになる起動パルスを出力してＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに入力する。これにより、ＲＯＭ読み出し制御回路ＲＲＣは、ＲＯＭ読み出しを開始するよう制御信号を出力する。
【００６４】
本実施の形態によれば、上記第１の実施の形態と同じ構成を備えたことにより、同様な作用、効果を奏する。
【００６５】
装置を動作させて不良が発生した場合、いずれの箇所に原因があるか特定するため、入力パッドＰＤ１１にハイレベルの電圧ＰＲＤＩＳを印加してＲＯＭ読み出しの自動起動を停止させる。異常が検出されない場合は動作不良がＲＯＭ読み出しを行う回路にあることを特定することができ、異常が検出された場合は他の回路部分に動作不良の原因があることを特定することが可能である。
【００６６】
また、ユーザからの要望により、ＲＯＭ読み出しを自動起動させる場合、あるいはさせない場合のいずれに仕様が決定された場合にも、入力パッドＰＤ１１に印加する電圧を設定することにより、容易に対応することができる。
【００６７】
即ち、ＲＯＭ読み出しを自動起動させず、電源を投入してパワーオン検知レベルに到達した後、ユーザが供給するプログラムからＲＯＭ読み出しコマンドが与えられてＲＯＭ読み出しを行うように仕様が決まった場合は、入力パッドＰＤ１１を図示されていない電源電圧ＶＣＣ端子にワイヤボンディング等により接続して電位をハイレベルに固定することにより、簡単に仕様を設定することが可能である。
【００６８】
逆に、プログラムからのコマンドの入力を待たずにＲＯＭ読み出しを自動起動させる場合には、入力パッドＰＤ１１を図示されていない接地端子Ｖｓｓにワイヤボンディング等により接続してローレベルに固定することで、仕様の設定を容易に行うことができる。
【００６９】
また、上記第２の実施の形態と同じ構成を備えたことにより、同様の作用、効果を発揮する。即ち、ユーザが作成したプログラムによってＲＯＭ読み出しコマンドが制御回路ＣＴ２１に与えられる時点では、既に電源電圧が仕様で定められているレベルまで到達している。従って、ＲＯＭ読み出しを自動的に起動させる場合に問題となるパワーオン検知レベルのばらつきや、ＲＯＭ読み出し時に消費電力が増加して電源電圧が低下し、ＲＯＭ読み出しを失敗する等の問題の発生が回避される。
【００７０】
（４） 第４の実施の形態
本発明の第４の実施の形態について、その構成を示した図５を用いて説明する。本実施の形態は、図４に示された上記第３の実施の形態の構成において、電圧ＰＲＤＩＳを印加する入力パッドＰＤ１１、この電圧ＰＲＤＩＳを与えられて保持する入力バッファＩＢＦを削除したものに相当する。これに伴い、入力バッファＩＢＦから出力された電圧ＰＲＤＩＳを一方の入力端子に入力され、他方の入力端子にパルス発生回路ＰＧ１１からの出力を与えられるＮＯＲ回路ＮＲ１１を、インバータＩＮ４１に置き換えている。
【００７１】
上記第３の実施の形態と同様に、電源が投入されて電源電圧がパワーオン検知レベルに到達すると、パワーオンリセット回路ＰＯＲＣからハイレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎが出力される。
【００７２】
パルス発生回路ＰＧ１１にこのパワーオンリセット信号ＰＷＯＮＲＳＴｎが与えられると、所定期間ローレベルになるパルスが発生され、インバータＩＮ４１に入力されて反転され、ハイレベルの起動信号ＲＯＭＲＤＳＴＴとしてＮＯＲ回路ＮＲ３１の一方の端子に入力される。これにより、ＮＯＲ回路ＮＲ３１の他方の端子のレベルにかかわらず、ローレベルの出力がなされ、インバータＩＮ３１により反転されて、起動パルスがＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに入力され、制御信号が出力される。これにより、電源投入後にパワーオン検知レベルに到達すると自動的にＲＯＭ読み出しが起動される。
【００７３】
このようなパワーオン検知レベルに到達後にＲＯＭ読み出しを自動起動する系統とは別に、本実施の形態はコマンドの入力によりＲＯＭ起動を行う系統を有する。ユーザが供給したプログラムからＲＯＭ読みだしコマンドが入力されると、コマンドバッファＣＭＢ２１に保持され、パルス発生回路ＰＧ２１に与えられる。パルス発生回路ＰＧ２１はこのコマンドを与えられると、所定期間ハイレベルになる起動パルスを出力し、ＮＯＲ回路ＮＲ３１の他方の端子に入力されてローレベルの出力がなされ、インバータＩＮ３１により反転されて起動パルスがＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに入力される。これにより、コマンドの入力によってもＲＯＭ読み出しの起動が可能となる。
【００７４】
ここで、ＲＯＭ読み出し制御回路ＲＲＣにおけるＲＯＭ読み出しの制御フローは、図６に示されたとおりである。
【００７５】
ＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに起動パルスが入力されると、ステップＳ１０として制御動作を開始する。
【００７６】
ステップＳ１２として、ＲＯＭ読み出しが行われる。
【００７７】
ステップＳ１４として、読み出したデータのチェックが行われ、データに不良がなければ次のステップＳ１６へ移行し、不良がある場合はステップＳ１２へ戻って再びＲＯＭ読み出しが行われる。
【００７８】
データに不良がない場合は、ステップＳ１６においてこのデータをセンスアンプＳ／Ａで増幅して読み出した結果を、ヒューズ用レジスタＦＲＧに与えて保持する。そして、ステップＳ１８へ移行して制御動作を終了する。
【００７９】
ここで、ステップＳ１２、Ｓ１４、Ｓ１６のいずれかの段階において、再度セット端子Ｓｅｔに起動パルスが入力された場合は、ステップＳ１０に戻り、上記処理を繰り返すことになる。
【００８０】
逆に、ステップＳ１２、Ｓ１４、Ｓ１６のいずれかの段階において、リセット端子／Ｒｅｓｅｔにリセット信号が入力された場合は、ステップＳ１８へ移行して制御動作を終了する。
【００８１】
従って、電源投入後、電源電圧ＶＣＣがパワーオン検知レベルに到達してパルス発生回路ＰＧ１１がパルスを発生し、起動パルスＲＯＭＲＤＳＴＴがＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに入力されてステップＳ１０により制御動作が開始し、ステップＳ１２におけるＲＯＭ読み出し動作が行われている途中で、ＲＯＭ読み出しコマンドが入力されてパルス発生回路ＰＧ２１からもパルスが発生し、起動パルスＲＯＭＲＤＳＴＴがＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに入力されると、再度ステップＳ１０からの制御動作が開始されることになる。
【００８２】
本実施の形態によれば、電源投入後にパワーオン検知レベルに到達すると自動的にＲＯＭ読み出しを起動するが、コマンドの入力によってもＲＯＭ読み出しを行うことが可能である。よって、ユーザの仕様に応じて、ＲＯＭ読み出しを自動的に起動する場合、コマンドの入力によりＲＯＭ読み出しを行う場合のいずれに対しても回路の変更を伴うことなく対応することが可能である。また、自動的にＲＯＭ読み出しを起動している最中においてもコマンドの入力によって再度起動をかけることができるので、コマンドを入力するタイミングについて規定する必要がなく、いずれの仕様にも臨機応変に対応することができる。
【００８３】
（５） 第５の実施の形態
本発明の第５の実施の形態における構成を図７に示す。
【００８４】
上述したように、ＲＯＭ読み出しが不良となる原因は、図１５に示されたメモリの読み出しが可能となる動作最低電圧Ｖ１と関係がある。本実施の形態は、ＲＯＭ読み出しに不良が発生した場合に、この動作最低電圧Ｖ１を調べるのに有効である。
【００８５】
本実施の形態は、二つのパワーオンリセット回路ＰＯＲＣ５１及びパワーオンリセット回路ＰＯＲＣ５２と、入力バッファＩＢＦ５１と、制御回路ＣＴ５１とを備えている。
【００８６】
パワーオンリセット回路ＰＯＲＣ５２は、図８に示されたように、電源投入後電源電圧ＶＣＣが上昇していき時点Ｔ５１で電圧Ｖｐｗｏｎ２に到達すると、ハイレベルのパワーオンリセット信号ＰＷＯＮＲＳＴ２ｎを出力する。この電圧Ｖｐｗｏｎ２は、通常のパワーオンリセット信号ＰＷＯＮＲＳＴｎがローレベルからハイレベルに変化するパワーオン検知レベルＶｐｗｏｎ１よりも低く設定されている。パワーオンリセット回路ＰＯＲＣ５１は、電源電圧ＶＣＣが上昇していき時点Ｔ５２で電圧Ｖｐｗｏｎ１に到達すると、ハイレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎを出力する。この電圧Ｖｐｗｏｎ１は、通常のパワーオン検知レベルと同レベルに設定されている。
【００８７】
入力パッドＰＤ５１には、ＲＯＭ起動を行う場合はハイレベルの電圧ＰＲＤＩＳ、ＲＯＭ起動を阻止する場合はローレベルの電圧ＰＲＤＩＳが入力され、入力バッファＩＢＦ５１はこの電圧ＰＲＤＩＳを増幅して出力する。
【００８８】
制御回路ＣＴ５１は、インバータＩＮ５１及びＩＮ５２、ＳＲ型フリップフロップＳＲ５１、ＮＡＮＤ回路ＮＡ５１及びＮＡ５２、周辺回路ＰＣを備える。
【００８９】
ＳＲ型フリップフロップＳＲ５１は、ローレベルのパワーオンリセット信号ＰＷＯＮＲＳＴ２ｎが反転されてリセット端子Ｒに与えられてリセットされ、ハイレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎがセット端子Ｓに与えられるとセット状態になる。ＳＲ型フリップフロップＳＲ５１からの出力は、ＮＡＮＤ回路ＮＡ５１の一方の入力端子に入力される。ＮＡＮＤ回路ＮＡ５１の他方の入力端子には、入力バッファＩＢＦ５１から出力された電圧ＰＲＤＩＳが入力され、ＮＡＮＤ演算が行われてＮＡＮＤ回路ＮＡ５２の一方の入力端子に与えられる。ＮＡＮＤ回路ＮＡ５２の他方の入力端子には、パワーオンリセット信号ＰＷＯＮＲＳＴｎがインバータＩＮ５１により反転されて与えられ、ＮＡＮＤ演算が行われ、その結果が周辺回路ＰＣに出力される。
【００９０】
上記構成を備えた本実施の形態の動作について、以下に述べる。
【００９１】
図８に示されたように、電源電圧が上昇してＶＣＣレベルに到達した後、下降していく場合を考える。電源投入後、電源電圧のレベルが電圧Ｖｐｗｏｎ２未満である段階を時点Ａ、電圧Ｖｐｗｏｎ２を超えてパワーオン検知レベルである電圧Ｖｐｗｏｎ１に到達していない段階を時点Ｂ、電圧Ｖｐｗｏｎ１を超えた段階を時点Ｃ、一旦電圧Ｖｐｗｏｎ１を超えた後、電圧が下降して電圧Ｖｐｗｏｎ１よりも低くなるが、電圧Ｖｐｗｏｎ２より高い段階を時点Ｄとする。
【００９２】
電圧ＰＲＤＩＳをローレベルに固定したときにおいて、電源電圧ＶＣＣの上昇及び下降に伴い、それぞれの時点Ａ〜Ｄにおけるパワーオン検知レベルＰＷＯＮＲＳＴｎ、リセット信号ＬＯＷＶＤＤのレベルの変化を図９に示す。さらに、電源電圧ＶＣＣの上昇に伴い、電圧ＰＲＤＩＳをハイレベルとするときにおける、電源電圧ＶＣＣの上昇及び下降に伴いそれぞれの時点Ａ〜Ｄでのパワーオン検知レベルＰＷＯＮＲＳＴｎ、リセット信号ＬＯＷＶＤＤのレベルの変化を図１０に示す。
【００９３】
さらに、入力バッファＩＢＦ５１の出力レベル（電圧ＰＲＤＩＳ）をａ、パワーオンリセット回路ＰＯＲＣ５１の出力レベル（パワーオンリセット信号ＰＷＯＮＲＳＴｎ）をｂ、パワーオンリセット回路ＰＯＲＣ５２の出力レベル（パワーオンリセット信号ＰＷＯＮＲＳＴ２ｎ）をｃ、このパワーオンリセット回路ＰＯＲＣ５２の出力レベルを反転したインバータＩＮ５２の出力レベルをｄ、パワーオンリセット回路ＰＯＲＣ５１の出力レベルを反転したインバータＩＮ５１の出力レベルをｅ、ＳＲ型フリップフロップＳＲ５１の出力レベルをｆ、ＮＡＮＤ回路ＮＡ５１の出力レベルをｇ、ＮＡＮＤ回路ＮＡ５２の出力レベル（リセット信号ＬＯＷＶＤＤｎ）をｈとする。そして、電圧ＰＲＤＩＳをローレベルに固定したときの各出力レベルａ〜ｈを図１１に、電圧ＰＲＤＩＳを電源電圧ＶＣＣの上昇に従ってハイレベルにしたときの各出力レベルａ〜ｈを図１２にそれぞれ示す。
【００９４】
ここで、一旦電圧Ｖｐｗｏｎ１を超えた後、電圧が下降して電圧Ｖｐｗｏｎ１よりも低くかつ電圧Ｖｐｗｏｎ２より高い時点Ｄについて着目する。電圧ＰＲＤＩＳをローレベルに固定したときは、図１１に示されたように、リセット信号ＬＯＷＶＤＤｎ（出力レベルｈ）がハイレベルからローレベルに反転して周辺回路ＰＣに与えられ、リセットが行われる。
【００９５】
これに対し、電圧ＰＲＤＩＳをハイレベルにした場合は、図１２に示されたように、リセット信号ＬＯＷＶＤＤｎ（出力レベルｈ）は時点Ｃと同様にハイレベルを維持するので、リセットは行われない。
【００９６】
このように、本実施の形態によれば、電源電圧ＶＣＣが上昇してパワーオン検知レベルに等しいＶｐｗｏｎ１に到達してハイレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎを出力し、リセット信号ＬＯＷＶＤＤｎを一旦出力した後は、これより低いパワーオンリセット信号ＰＷＯＮＲＳＴ２ｎより低く低下しない限り、再びリセット信号ＬＯＷＶＤＤｎを出力することがない。これにより、１回目のパワーオン検知レベルに到達した時のみ、ローレベルのリセット信号ＬＯＷＶＤＤｎを出力して周辺回路ＰＣをリセットすることができる。
【００９７】
ここで、パワーオンリセット回路ＰＯＲＣ５２が検知する電圧Ｖｐｗｏｎ２は、装置の動作が可能なロジック回路の動作最低電圧Ｖ１に設定されているので、１回目にパワーオン検知レベルＶ２に到達した後に電源電圧ＶＣＣが低下した場合にも、ロジック回路の動作最低電圧Ｖ１以上であれば装置はリセットされないことになる。従って、電源電圧ＶＣＣが、ロジック回路の動作最低電圧Ｖ１以上のレベルにおいて装置の動作状態を試験することが可能となる。言い換えると、装置の動作最低電圧がどこにあるかを調べることができる。
【００９８】
（６） 第６の実施の形態
本発明の第６の実施の形態について、その構成を示した図１３を用いて説明する。本実施の形態は、パワーオンリセット回路ＰＯＲＣ６１と制御回路ＣＴ６１を備え、制御回路ＣＴ６１は、インバータＩＮ６１及びＩＮ６２、ＳＲ型フリップフロップＳＲ６１、その他の制御回路ＯＣＴ、コマンドバッファＣＭＢ６１及びＣＭＢ６２、パルス発生回路ＰＧ６１及びＰＧ６２、ＲＯＭ読み出し制御回路ＲＲＣを有する。本実施の形態は、他の用途で用いられているコマンド、例えばリセットコマンド等を、ＲＯＭ読み出し起動用のコマンドとして併用する点に特徴がある。以下、リセットコマンドをＲＯＭ読み出し起動用のコマンドとして併用する場合を例にとり説明する。
【００９９】
リセットコマンドは、通常動作において入力された場合は、動作中の回路を初期化（例えば、周辺回路のレジスタのリセット等）を行わせるものである。しかし、本実施の形態では、このリセットコマンドが電源投入直後に入力された場合は、ＲＯＭ読み出し起動用のコマンドとして解釈し、ＲＯＭ読み出しを開始する。このリセットコマンドをＲＯＭ読み出し起動用のコマンドとして解釈するか否かは、シフトレジスタＳＲ６１の状態に従って行う。
【０１００】
即ち、電源が投入され、パワーオン検知レベルに到達する前までは、パワーオンリセット回路ＰＯＲＣ６１からローレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎが出力され、インバータＩＮ６１によって反転された後、ＳＲ型フリップフロップＳＲのリセット端子Ｒに入力されてリセットされる。このローレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎは、その他の制御回路ＯＣＴ、コマンドバッファＣＭＢ６１及びＣＭＢ６２、ＲＯＭ読み出し制御回路ＲＲＣのリセット端子／Ｒｅｓｅｔにも入力され、リセットされる。
【０１０１】
ＳＲ型フリップフロップＳＲがリセットされると、ＳＲ型フリップフロップＳＲから出力されるバッファ選択信号が第１のレベル（例えばローレベル）にある。この場合は、第１のレベルのバッファ選択信号がコマンドバッファＣＭＢ６１に与えられて非選択状態になり、この選択信号がインバータＩＮ６２により反転され第２のレベル（例えばハイレベル）がコマンドバッファＣＭＢ６２に入力されて選択状態になる。
【０１０２】
この状態ではリセットコマンドがＲＯＭ読み出し起動用のコマンドとして解釈される。リセットコマンドが入力されると、コマンドバッファＣＭＢ６１及びＣＭＢ６２に与えられ、選択されたコマンドバッファＣＭＢ６２に保持されて出力され、パルス発生回路ＰＧ６２に与えられて起動パルスが発生する。この起動パルスがＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに入力され、ＲＯＭ読み出しが起動される。
【０１０３】
一旦ＲＯＭ読み出しが起動すると、この起動パルスがシフトレジスタＳＲのセット端子Ｓに入力され、セット状態になる。これにより、シフトレジスタＳＲから出力されるコマンド選択信号は、第２のレベルに切り替わる。この選択信号がコマンドバッファＣＭＢ６１に入力されると選択状態になり、反転された第１のレベルのバッファ選択信号がコマンドバッファＣＭＢ６２に入力されると非選択状態になる。
【０１０４】
この状態でリセットコマンドがコマンドバッファＣＭＢ６１及びＣＭＢ６２に入力されると、コマンドバッファＣＭＢ６２からはリセットコマンドが出力されないのでパルス発生回路ＰＧ６２からは起動パルスが出力されない。一方、コマンドバッファＣＭＢ６１からリセットコマンドが出力され、パルス発生回路ＰＧ６１に与えられ、リセット用の信号がその他の制御回路ＯＣＴに与えられ、リセットに必要な制御信号が各回路に出力されてリセットされる。
【０１０５】
本実施の形態によれば、リセットコマンド等のように既に用いられているコマンドをＲＯＭ読み出し起動用コマンドとして併用することにより、ＲＯＭ読み出し起動用に専用のコマンドを設ける必要が無い。
【０１０６】
また、リセットコマンドをＲＯＭ読み出し起動用に用いる場合に、既存の製品において、仕様において電源投入直後にリセットコマンドを入力することをユーザに推奨していたとすると、新たにＲＯＭ読み出し起動用コマンドを入力することを推奨することなく、既存の仕様通りにリセットコマンドの入力を推奨することで、既存の製品における動作と上記実施の形態に従ったＲＯＭ読み出しの起動との間で、互換性をとることができる。
【０１０７】
上述した実施例はいずれも一例であり、本発明を限定するものではなく、本発明の技術的範囲を超えない範囲で様々に変形することが可能である。また上記実施の形態では、いずれも不揮発性半導体記憶装置を例にとり説明したが、他の半導体装置に対しても同様に本発明を適用することができる。
【０１０８】
【発明の効果】
以上説明したように、本発明の半導体装置及び不揮発性半導体装置によれば、ＲＯＭ読み出し等の初期化を行うか否かを、外部からの電圧に従って決定することにより、動作不良が発生した場合に初期化を行わずに動作させることができるため、動作不良の原因が初期化動作にあるか他の箇所にあるかを突き止めて不良箇所を特定することができ、また外部からのコマンドの入力を待って初期化を行う場合には、電源投入後に自動的に初期化を起動させるときの電圧変動による初期化不良を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による不揮発性半導体装置の構成を示したブロック図。
【図２】同不揮発性半導体装置における動作波形を示したタイムチャート。
【図３】本発明の第２の実施の形態による不揮発性半導体装置の構成を示したブロック図。
【図４】本発明の第３の実施の形態による不揮発性半導体装置の構成を示したブロック図。
【図５】本発明の第４の実施の形態による不揮発性半導体装置の構成を示したブロック図。
【図６】同不揮発性半導体装置におけるＲＯＭ読み出しの手順を示したフローチャート。
【図７】本発明の第５の実施の形態による不揮発性半導体装置の構成を示したブロック図。
【図８】同不揮発性半導体装置において、電源電圧のレベルとパワーオンリセット及びセットとの関係を示した説明図。
【図９】同不揮発性半導体装置における動作波形を示したタイムチャート。
【図１０】同不揮発性半導体装置における動作波形を示したタイムチャート。
【図１１】同不揮発性半導体装置における各信号のレベルを示した説明図。
【図１２】同不揮発性半導体装置における各信号のレベルを示した説明図。
【図１３】本発明の第６の実施の形態による不揮発性半導体装置の構成を示したブロック図。
【図１４】本発明の適用が可能な不揮発性半導体装置の構成を示したブロック図。
【図１５】通常の不揮発性半導体装置における電源電圧とＲＯＭ読み出し動作との関係を示した説明図。
【図１６】図１４に示された装置におけるパワーオンリセット回路の構成を示したブロック図。
【図１７】図１４に示された装置における制御回路の構成を示したブロック図。
【符号の説明】
ＰＤ１１、ＰＤ５１ 入力パッド
ＩＢＦ、ＩＢＦ５１ 入力バッファ
ＰＯＲＣ、ＰＯＲＣ５１、ＰＯＲＣ５２ パワーオンリセット回路
ＣＴ１１、ＣＴ２１、ＣＴ３１、ＣＴ４１、ＣＴ５１、ＣＴ６１ 制御回路
ＯＣＴ その他の制御回路
ＰＧ１１、ＰＧ２１、ＰＧ６１、ＰＧ６２ パルス発生回路
ＮＲ１１、ＮＲ３１ ＮＯＲ回路
ＲＲＣ ＲＯＭ読み出し制御回路
ＣＭＢ２１、ＣＭＢ６１、ＣＭＢ６２ コマンドバッファ
ＩＮ３１、ＩＮ５１、ＩＮ５２、ＩＮ６１、ＩＮ６２ インバータ
ＮＡ５１、ＮＡ５２ ＮＡＮＤ回路
ＰＣ 周辺回路
【発明の属する技術分野】
本発明は、半導体装置及び半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に用いられている半導体装置について、不揮発性半導体記憶装置を例にとりその回路構成を図１４に示す。この不揮発性半導体記憶装置は、メモリセルアレイＭＣＡ、アドレスバッファＡＢＦ、カラムデコーダＣＤＣ、ローデコーダＲＤＣ、センスアンプＳ／Ａ、ヒューズ用レジスタＦＲＧ、入出力バッファＩＯＢＦ、パワーオンリセット回路ＰＯＲＣ、制御回路ＣＴ１０１、電圧生成回路ＶＧＣを備えている。
【０００３】
メモリセルアレイＭＣＡは、データを格納する通常のメモリセル領域ＭＣ１、ＭＣ２の他に、メモリセル領域ＭＣ１、ＭＣ２に存在する不良個所を他の冗長回路に置き換えるための置換データや、タイマ調整や電圧調整のためのトリミングデータ等、電源投入後に読み出す必要のあるデータ（以下、ヒューズデータという）を格納するＲＯＭヒューズＲＦを有している。
【０００４】
アドレスバッファＡＢＦに入力されたデータのうち、カラムアドレスがカラムデコーダＣＤＣに入力されてデコードされ、ローアドレスがローデコーダＲＤＣに入力されてデコードされ、指定されたアドレスにおいてメモリセルアレイＭＣＡにおけるメモリセルＭＣ１、ＭＣ２へのデータの書き込み又は読み出しが行われる。データが読み出される時はセンスアンプＳ／Ａ、入出力バッファＩＯＢＦを介して出力され、書き込まれる時は入出力バッファＩＯＢＦを介してデータがメモリセルアレイＭＣＡに与えられる。また、ＲＯＭヒューズＲＦに格納されたヒューズデータは、センスアンプＳ／Ａ、カラムデコーダＣＤＣを介してヒューズ用レジスタＦＲＧに与えられて保持される。
【０００５】
電圧生成回路ＶＧＣは、外部から供給された電源電圧ＶＣＣを用いて、参照電圧Ｖｒｅｆやプログラム電圧Ｖｐｇ等の各種電圧を生成する。
【０００６】
パワーオンリセット回路ＰＯＲＣは、電源が投入されて電源電圧がパワーオン検知レベルＶ２に到達するまでの間はローレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎを出力し、パワーオン検知レベルＶ２に到達すると、このことを検知してハイレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎを制御回路ＣＴ１０１に出力する。
【０００７】
制御回路ＣＴ１０１は、このパワーオンリセット信号ＰＷＯＮＲＳＴｎに基づいて、装置全体、図示された回路としてはアドレスバッファＡＢＦ、ヒューズ用レジスタＦＲＧ、カラムデコーダＣＤＣ、センスアンプＳ／Ａ、ローデコーダＲＤＣ、電圧生成回路ＶＧＣに初期化するための制御信号を与えて初期化する。
【０００８】
ここで、装置全体を初期化するとき、ＲＯＭヒューズＲＦに記憶されている上述のヒューズデータを読み出してラッチしておく必要がある。レーザで溶断されるヒューズで構成されたヒューズ回路にヒューズデータが記憶されている場合は、このヒューズ回路を読むことになる。この際に、ヒューズ回路を読み出す読み出し回路は、ＣＭＯＳロジック回路として構成されており、読み出し回路が活性化される電源電圧のレベルは、ＣＭＯＳロジック回路が動作し始める電圧Ｖｌｇｃ以上に設定される。
【０００９】
しかし、図１４に示されたように不揮発性半導体記憶装置においては、ヒューズデータを格納するために、メモリセルアレイＭＣＡにおける特定の領域（ＲＯＭヒューズＲＦ）を割り当てて使用することができる。
【００１０】
この場合には、装置の初期化のときに、通常のデータと同様にヒューズデータを読み出さなくてはならないので、このデータをＲＯＭヒューズＲＦから読み出す動作を行う（以下、この動作をＲＯＭ読み出しという）。
【００１１】
この場合、パワーオン検知レベルＶ２は、図１５に示されたように、少なくとも読み出し動作が可能な最低電圧Ｖ１より高く設定されなければならない。ここで、電源が投入されてレベルが上昇していく過程において、時点Ｔ２において読み出し動作が可能になる最低動作電圧Ｖ１に到達し、さらに時点Ｔ３になりパワーオン検知レベルＶ２（Ｖ２＞Ｖ１）になるとＲＯＭ読み出しを開始するように設定され、時点Ｔ３から時点Ｔ４までの間この読み出しが行われるとする。
【００１２】
このＲＯＭ読み出しは、電源の投入（パワーオン）時に自動的に行われるのが望ましく、電源を投入して初期化するパワーオンリセットの直後に開始する。このＲＯＭ読み出しを制御する信号は、パワーオンリセット回路ＰＯＲＣから出力されたパワーオンリセット信号ＰＷＯＮＲＳＴｎを受ける制御回路ＣＴ１０１において生成される。
【００１３】
パワーオンリセット検知回路ＰＯＲＣには、例えば図１６に示された回路が用いられる。電源電圧ＶＣＣが抵抗Ｒ１、Ｒ２で分割され、分割されたレベルＮ１がＰチャネルトランジスタＰＴ１のゲートに与えられる。電源電圧ＶＣＣ端子と接地端子との間にＰチャネルトランジスタＰＴ１とデプレッション型トランジスタＤＴ１、抵抗Ｒ３とが接続されており、トランジスタＰＴ１のドレインとトランジスタＤＴ１のドレインとの接続点の電位がインバータ列で構成された遅延回路ＩＮＣで遅延された後、パワーオンリセット信号ＰＷＯＮＲＳＴｎとして出力される。
【００１４】
制御回路ＣＴ１０１の回路構成は、図１７に示されるようであり、パワーオンリセット信号ＰＷＯＮＲＳＴｎを与えられる。このパワーオンリセット信号ＰＷＯＮＲＳＴｎは、その他の制御回路ＯＣＴ、パルス発生回路ＰＧ１１、ＲＯＭ読み出し制御回路ＲＲＣとに与えられる。
【００１５】
パルス発生回路ＰＧ１１は、インバータＩＮ１１で反転し遅延回路ＤＬで遅延したパワーオンリセット信号ＰＷＯＮＲＳＴｎとパワーオンリセット信号ＰＷＯＮＲＳＴｎとをＮＡＮＤ回路ＮＡ１１に与えて、遅延時間分だけローレベルになる信号を生成し、インバータＩＮ１２で反転して起動パルスＲＯＭＲＤＳＴＴをセット端子Ｓｅｔを入力する。
【００１６】
ＲＯＭ読み出し制御回路ＲＲＣは、電源投入後にローレベルにあるパワーオンリセット信号ＰＷＯＮＲＳＴｎがリセット端子／Ｒｅｓｅｔに与えられてリセットされた後、起動パルスＲＯＭＲＤＳＴＴを入力されるとＲＯＭ読み出しを開始させるため制御信号をＲＯＭ読み出しを行う各回路に出力する。
【００１７】
ここで、パワーオンリセット信号ＰＷＯＮＲＳＴｎの生成は、図１６に示されたようにＰチャネルトランジスタＰＴ１の閾値電圧のばらつきが反映される。このため、図１５に示された電圧Ｖ２を検知するレベルが変動することになる。そこで、パワーオンリセット信号ＰＷＯＮＲＳＴｎを生成するときのパワーオン検知レベルＶ２は、電源電圧スペックに対して大きくマージンを有するように設定されていた。
【００１８】
その結果、パワーオン検知レベルＶ２は読み出し動作が可能な電圧Ｖ１近傍の非常に低い電圧に設定され、低い電源電圧でのＲＯＭ読み出し動作を余儀なくされていた。
【００１９】
【発明が解決しようとする課題】
このような読み出し動作が可能な電圧Ｖ１近傍でＲＯＭ読み出しを開始することにより、従来は次のような問題があった。
【００２０】
まず、電源電圧が低い状態でＲＯＭ読み出し動作を開始すると、読み出しに必要な大きい消費電流に耐え切れずに電源電圧が若干低下することがある。これにより、読み出し動作可能な電圧Ｖ１より低下し、チップの初期データとして重要なヒューズデータを正確に読み出すことができずに、その後の動作に支障を与えるおそれがあった。
【００２１】
また、ＲＯＭ読み出しを行った後、回路不具合や回路を構成する素子特性のばらつき、製造プロセスの変動や不良等により読み出しデータにエラーがあると判定された場合、再度ＲＯＭ読み出しを行わないと不良個所を冗長回路に置き換えることができず装置全体を使用することができなくなる。
【００２２】
このような場合、再度ＲＯＭ読み出しを開始するように自動シーケンスを組むと、何度ＲＯＭ読み出しを行ってもフェイルとなり、永久にＲＯＭ読み出しを繰り返すこととなる。
【００２３】
本発明は上記事情に鑑み、開発段階等において、装置の動作に不良が発生した場合、ＲＯＭ読み出し動作を行う回路と他の回路とを切り分けて、いずれに不良の原因があるかを特定し、あるいは電源電圧の低下によりＲＯＭ読み出しに不良が発生することを防止することが可能な半導体装置及び不揮発性半導体記憶装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、メモリセルアレイにおける第１の領域を第２の領域に置き換えるための置換データを含むヒューズデータを格納するヒューズデータ格納部と、前記ヒューズデータ格納部から前記ヒューズデータを読み出すヒューズデータ読み出し部と、活性化されると、前記ヒューズデータ読み出し部に前記ヒューズデータを読み出させるための制御信号を出力する読み出し制御回路と、前記読み出し制御回路の活性化又は非活性化を、外部からの入力に従って行う活性化制御回路とを備え、前記活性化制御回路は、この活性化制御回路に接続されたパッドをさらに有し、前記外部からの入力は、前記パッドへの電圧の印加により行われ、前記活性化制御回路は、電源が投入されて電圧が所定レベルに到達するとパワーオンリセット信号を出力するパワーオンリセット回路と、前記パッドに入力された電圧が第１のレベルにある場合、前記パワーオンリセット信号が出力されると前記読み出し制御回路を活性化して前記制御信号を出力させ、前記パッドに入力された電圧が第２のレベルにある場合、前記パワーオンリセット信号が出力されても前記読み出し制御回路を非活性化して前記制御信号を出力させない活性化決定回路とをさらに備えることを特徴とする。
【００３０】
あるいは、本発明の不揮発性半導体記憶装置は、メモリセルアレイにおける第１の領域を第２の領域に置き換えるための置換データを含むヒューズデータを格納するヒューズデータ格納部と、前記ヒューズデータ格納部から前記ヒューズデータを読み出すヒューズデータ読み出し部と、活性化されると、前記ヒューズデータ読み出し部に前記ヒューズデータを読み出させるための制御信号を出力する読み出し制御回路と、前記読み出し制御回路の活性化又は非活性化を、外部からの入力に従って行う活性化制御回路とを備え、前記活性化制御回路は、この活性化制御回路に接続されたパッドと、電源が投入されて電圧が所定レベルに到達するとパワーオンリセット信号を出力するパワーオンリセット回路と、前記パッドに入力された電圧が第１のレベルにある場合、前記パワーオンリセット信号が出力されると第１の活性化信号を出力し、前記パッドに入力された電圧が第２のレベルにある場合、前記パワーオンリセット信号が出力されても前記第１の活性化信号を出力しない第１の活性化回路と、所定のコマンドが入力されると第２の活性化信号を出力し、前記所定のコマンドが入力されない間は前記パワーオンリセット信号の出力にかかわらず前記第２の活性化信号を出力しない第２の活性化回路と、前記第１の活性化信号又は前記第２の活性化信号の少なくともいずれか一方が出力されると、前記読み出し制御回路を活性化して前記制御信号を出力させる活性化決定回路とを備えることを特徴とする。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００３７】
（１） 第１の実施の形態
図１に、本発明の第１の実施の形態における回路構成を示す。本実施の形態は、図１７に示された従来の制御回路ＣＴ１０１と異なり、入力パッドＰＤ１１に印加された電圧に従って、電源投入後に自動的にＲＯＭ読み出しを起動するか否かを制御する構成を有する。図１４に示された装置全体の概略構成において、制御回路ＣＴ１０１に関する構成が相違する点を除いて、他の共通する要素については説明を省略する。
【００３８】
入力パッドＰＤ１１には、電源投入後に自動的にＲＯＭ読み出しを起動しない場合は、ハイレベルの電圧ＰＲＤＩＳ（Ｐｏｗｅｒ−ｏｎ Ｒｅａｄ Ｄｉｓａｂｌｅ）（例えば２．５Ｖ）が印加され、ＲＯＭ読み出しを自動的に起動する場合はローレベル（例えばグランドレベル）が印加される。印加された電圧は、入力バッファＩＢＦにより増幅された後、制御回路ＣＴ１１が有するＮＯＲ回路ＮＲ１１の一方の入力端子に入力される。
【００３９】
制御回路ＣＴ１１は、その他の制御回路ＯＣＴ、パルス発生回路ＰＧ１１、ＮＯＲ回路ＮＲ１１、ＲＯＭ読み出し制御回路ＣＴ１１を有する。
【００４０】
ローレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎが、その他の制御回路ＯＣＴ、パルス発生回路ＰＧ１１に与えられ、またＲＯＭ読み出し制御回路ＲＲＣのリセット端子／Ｒｅｓｅｔに与えられてリセットされる。その後、電源電圧がパワーオン検知レベルに到達すると、パワーオンリセット回路ＰＯＲＣから出力されるパワーオンリセット信号ＰＷＯＮＲＳＴｎがローレベルからハイレベルに変化する。
【００４１】
その他の制御回路ＯＣＴは、ＲＯＭ読み出し以外の動作、例えばメモリセルＭＣ１、ＭＣ２への書き込み、読み出しに必要な制御信号を、その動作を行う回路に出力する。
【００４２】
パルス発生回路ＰＧ１１は、図１７に示されたパルス発生回路ＰＧ１１と同様な構成を有し、ハイレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎが与えられると、ＲＯＭ読み出しを開始させるための所定期間ローレベルになるパルスが発生される。
【００４３】
このパルスは２入力のＮＯＲ回路ＮＲ１１の他方の端子に入力され、一方の端子には上述したように端子ＰＤ１１に入力されたハイレベル又はローレベルの電圧が入力される。
【００４４】
本実施の形態における電源電圧ＶＣＣ、端子ＰＤ１１に入力される電圧ＰＲＤＩＳ、パワーオンリセット信号ＰＷＯＮＲＳＴｎ、ＮＯＲ回路ＮＲ１１から出力される起動信号ＲＯＭＲＤＳＴＴの動作波形を図２のタイムチャートに示す。
【００４５】
電源が投入されると、電源電圧ＶＣＣが徐々に上昇していく。電源電圧ＶＣＣがパワーオン検知レベルに到達すると、パワーオンリセット信号ＰＷＯＮＲＳＴｎが実線のようにハイレベルに変化する。
【００４６】
端子ＰＤ１１に入力された電圧ＰＲＤＩＳが一点鎖線で示されたようにローレベルである場合、ＮＯＲ回路ＮＲ１１からはパルス発生回路ＰＧ１１からのパルスが反転され、一点鎖線で示されたハイレベルの起動信号ＲＯＭＲＤＳＴＴとしてＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに入力され、ＲＯＭ読み出しに必要な制御信号が出力される。この結果、電源投入後にパワーオン検知レベルに到達すると自動的にＲＯＭ読み出しが起動される。
【００４７】
逆に、実線で示されたようにハイレベルの信号ＰＲＤＩＳが端子ＰＤ１１に入力されると、パルス発生回路ＰＧ１１からの出力レベルを問わず、ＮＯＲ回路ＮＲ１１の出力レベルは、実線で示されたように強制的にローレベルに固定される。この結果、ＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔにはハイレベルの起動信号ＲＯＭＲＤＳＴＴが入力されず、電源投入後にパワーオン検知レベルに到達してもＲＯＭ読み出しは自動的に起動されない。即ち、電源投入後、ＲＯＭ読み出しを自動起動せずにユーザからのコマンドの入力を待つ状態となる。
【００４８】
開発段階等において、装置を動作させて不良が発生した場合、いずれの箇所に原因があるか特定することは重要である。また上述したように、ＲＯＭ読み出し動作には電源電圧の低下が原因となって不良が発生しやすい。そこで、本実施の形態に従い、入力パッドＰＤ１１に電圧ＰＲＤＩＳとしてハイレベルを印加し、電源投入後にパワーオン検知レベルに到達しても自動的にＲＯＭ読み出しを起動せずに動作させる。そして、異常が検出されない場合には、動作不良がＲＯＭ読み出しを行う箇所にあることを特定することができる。また、異常が検出された場合には、他の回路部分に動作不良の原因があることを突き止めることができるので、故障個所の特定に寄与することができる。
【００４９】
さらに、ユーザからの要望により、ＲＯＭ読み出しを自動起動させる場合、あるいはさせない場合のいずれに仕様が決定された場合にも、本実施の形態によれば容易に対応することができる。
【００５０】
即ち、ＲＯＭ読み出しを自動起動させず、電源を投入してパワーオン検知レベルに到達した後、ユーザが供給するプログラムからＲＯＭ読み出しコマンドが与えられてＲＯＭ読み出しを行うように仕様が決まった場合にも、入力パッドＰＤ１１を図示されていない電源電圧ＶＣＣ端子にワイヤボンディング等により接続して電位をハイレベルに固定することにより、簡単に仕様を変更することが可能である。
【００５１】
（２） 第２の実施の形態
本発明の第２の実施の形態について、その構成を示した図３を用いて説明する。本実施の形態は、ＲＯＭ読み出しをコマンドの入力を待って開始する。
【００５２】
本実施の形態における制御回路ＣＴ２１は、その他の制御回路ＯＣＴ、コマンドバッファＣＭＢ２１、パルス発生回路ＰＧ２１、ＲＯＭ読み出し制御回路ＲＲＣを備えている。
【００５３】
パワーオンリセット回路ＰＯＲＣから出力されたパワーオンリセット信号ＰＷＯＮＲＳＴｎは、その他の制御回路ＯＣＴ、コマンドバッファＣＭＢ２１、さらにＲＯＭ読み出し制御回路ＲＲＣのリセット端子／Ｒｅｓｅｔに入力される。
【００５４】
コマンドバッファＣＭＢ２１は、ユーザのプログラムからＲＯＭ読み出しコマンドを与えられて保持し、パルス発生回路ＰＧ２１に与える。パルス発生回路ＰＧ２１は、コマンドを与えられると所定期間ハイレベルになる起動パルスを出力してＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに入力する。これにより、ＲＯＭ読み出し制御回路ＲＲＣは、この起動パルスを与えられるとＲＯＭ読み出しを開始するよう制御信号を出力する。
【００５５】
本実施の形態では、電源投入後、パワーオン検知レベルに到達した後自動的にＲＯＭ読み出しが起動されず、ＲＯＭ読み出しコマンドを入力することが必要である。
【００５６】
従って、ユーザが作成したプログラムによってＲＯＭ読み出しコマンドが制御回路ＣＴ２１に与えられる時点では、既に電源電圧が仕様で定められているレベルまで到達している。このため、ＲＯＭ読み出しを自動的に起動させる場合に問題となるパワーオン検知レベルのばらつきや、ＲＯＭ読み出し時に消費電流が増加して電源電圧が低下し、ＲＯＭ読み出しを失敗する等の問題の発生が回避される。
【００５７】
（３） 第３の実施の形態
本発明の第３の実施の形態の構成を図４に示す。本実施の形態は、上記第１の実施の形態の構成と第２の実施の形態の構成とを合成したものに相当する。
【００５８】
即ち、図１に示された第１の実施の形態における入力パッドＰＤ１１、入力バッファＩＢＦ、その他の制御回路ＯＣＴ、パルス発生回路ＰＧ１１、ＮＯＲ回路ＮＲ１１と、図２に示された第２の実施の形態におけるコマンドバッファＣＭＢ２１、パルス発生回路ＰＧ２１と、さらにＮＯＲ回路ＮＲ１１の出力とパルス発生回路ＰＧ２１の出力とを入力するＮＯＲ回路ＮＲ３１及びその出力を反転するインバータＩＮ３１と、インバータＩＮ３１の出力をセット端子Ｓｅｔに入力され、パワーオンリセット信号ＰＷＯＮＲＳＴｎをリセット端子／Ｒｅｓｅｔに入力されるＲＯＭ読み出し制御回路ＲＲＣとを備えている。
【００５９】
先ず、上記第１の実施の形態と同じ構成を備えたことで、同様な作用、効果を発揮する。電源が投入されて電源電圧がパワーオン検知レベルに到達すると、パワーオンリセット回路ＰＯＲＣからハイレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎが出力される。
【００６０】
パルス発生回路ＰＧ１１にこのパワーオンリセット信号ＰＷＯＮＲＳＴｎのローレベルからハイレベルへのトリガー信号が与えられると、所定期間ローレベルになるパルスが発生され、２入力のＮＯＲ回路ＮＲ１１の他方の端子に入力され、一方の端子には端子ＰＤ１１に入力されたハイレベル又はローレベルの電圧が入力される。
【００６１】
端子ＰＤ１１に入力された電圧ＰＲＤＩＳがローレベルである場合、ＮＯＲ回路ＮＲ１１からはパルス発生回路ＰＧ１１からのパルスが反転され、ハイレベルの起動信号ＲＯＭＲＤＳＴＴとしてＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに入力され、制御信号が出力される。これにより、電源投入後にパワーオン検知レベルに到達すると自動的にＲＯＭ読み出しが起動される。
【００６２】
逆に、ハイレベルの信号ＰＲＤＩＳが端子ＰＤ１１に入力された場合は、ＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔにハイレベルの起動信号ＲＯＭＲＤＳＴＴが入力されず、電源投入後にパワーオン検知レベルに到達してもＲＯＭ読み出しは自動的に起動されない。即ち、電源投入後、ＲＯＭ読み出しを自動起動せずにユーザのコマンドの入力を待つ状態となる。
【００６３】
この場合は、上記第２の実施の形態と同じ構成を備えたことにより、コマンドが入力されるとコマンドバッファＣＭＢ２１に保持され、パルス発生回路ＰＧ２１に与える。パルス発生回路ＰＧ２１はコマンドを与えられると、所定期間ハイレベルになる起動パルスを出力してＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに入力する。これにより、ＲＯＭ読み出し制御回路ＲＲＣは、ＲＯＭ読み出しを開始するよう制御信号を出力する。
【００６４】
本実施の形態によれば、上記第１の実施の形態と同じ構成を備えたことにより、同様な作用、効果を奏する。
【００６５】
装置を動作させて不良が発生した場合、いずれの箇所に原因があるか特定するため、入力パッドＰＤ１１にハイレベルの電圧ＰＲＤＩＳを印加してＲＯＭ読み出しの自動起動を停止させる。異常が検出されない場合は動作不良がＲＯＭ読み出しを行う回路にあることを特定することができ、異常が検出された場合は他の回路部分に動作不良の原因があることを特定することが可能である。
【００６６】
また、ユーザからの要望により、ＲＯＭ読み出しを自動起動させる場合、あるいはさせない場合のいずれに仕様が決定された場合にも、入力パッドＰＤ１１に印加する電圧を設定することにより、容易に対応することができる。
【００６７】
即ち、ＲＯＭ読み出しを自動起動させず、電源を投入してパワーオン検知レベルに到達した後、ユーザが供給するプログラムからＲＯＭ読み出しコマンドが与えられてＲＯＭ読み出しを行うように仕様が決まった場合は、入力パッドＰＤ１１を図示されていない電源電圧ＶＣＣ端子にワイヤボンディング等により接続して電位をハイレベルに固定することにより、簡単に仕様を設定することが可能である。
【００６８】
逆に、プログラムからのコマンドの入力を待たずにＲＯＭ読み出しを自動起動させる場合には、入力パッドＰＤ１１を図示されていない接地端子Ｖｓｓにワイヤボンディング等により接続してローレベルに固定することで、仕様の設定を容易に行うことができる。
【００６９】
また、上記第２の実施の形態と同じ構成を備えたことにより、同様の作用、効果を発揮する。即ち、ユーザが作成したプログラムによってＲＯＭ読み出しコマンドが制御回路ＣＴ２１に与えられる時点では、既に電源電圧が仕様で定められているレベルまで到達している。従って、ＲＯＭ読み出しを自動的に起動させる場合に問題となるパワーオン検知レベルのばらつきや、ＲＯＭ読み出し時に消費電力が増加して電源電圧が低下し、ＲＯＭ読み出しを失敗する等の問題の発生が回避される。
【００７０】
（４） 第４の実施の形態
本発明の第４の実施の形態について、その構成を示した図５を用いて説明する。本実施の形態は、図４に示された上記第３の実施の形態の構成において、電圧ＰＲＤＩＳを印加する入力パッドＰＤ１１、この電圧ＰＲＤＩＳを与えられて保持する入力バッファＩＢＦを削除したものに相当する。これに伴い、入力バッファＩＢＦから出力された電圧ＰＲＤＩＳを一方の入力端子に入力され、他方の入力端子にパルス発生回路ＰＧ１１からの出力を与えられるＮＯＲ回路ＮＲ１１を、インバータＩＮ４１に置き換えている。
【００７１】
上記第３の実施の形態と同様に、電源が投入されて電源電圧がパワーオン検知レベルに到達すると、パワーオンリセット回路ＰＯＲＣからハイレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎが出力される。
【００７２】
パルス発生回路ＰＧ１１にこのパワーオンリセット信号ＰＷＯＮＲＳＴｎが与えられると、所定期間ローレベルになるパルスが発生され、インバータＩＮ４１に入力されて反転され、ハイレベルの起動信号ＲＯＭＲＤＳＴＴとしてＮＯＲ回路ＮＲ３１の一方の端子に入力される。これにより、ＮＯＲ回路ＮＲ３１の他方の端子のレベルにかかわらず、ローレベルの出力がなされ、インバータＩＮ３１により反転されて、起動パルスがＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに入力され、制御信号が出力される。これにより、電源投入後にパワーオン検知レベルに到達すると自動的にＲＯＭ読み出しが起動される。
【００７３】
このようなパワーオン検知レベルに到達後にＲＯＭ読み出しを自動起動する系統とは別に、本実施の形態はコマンドの入力によりＲＯＭ起動を行う系統を有する。ユーザが供給したプログラムからＲＯＭ読みだしコマンドが入力されると、コマンドバッファＣＭＢ２１に保持され、パルス発生回路ＰＧ２１に与えられる。パルス発生回路ＰＧ２１はこのコマンドを与えられると、所定期間ハイレベルになる起動パルスを出力し、ＮＯＲ回路ＮＲ３１の他方の端子に入力されてローレベルの出力がなされ、インバータＩＮ３１により反転されて起動パルスがＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに入力される。これにより、コマンドの入力によってもＲＯＭ読み出しの起動が可能となる。
【００７４】
ここで、ＲＯＭ読み出し制御回路ＲＲＣにおけるＲＯＭ読み出しの制御フローは、図６に示されたとおりである。
【００７５】
ＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに起動パルスが入力されると、ステップＳ１０として制御動作を開始する。
【００７６】
ステップＳ１２として、ＲＯＭ読み出しが行われる。
【００７７】
ステップＳ１４として、読み出したデータのチェックが行われ、データに不良がなければ次のステップＳ１６へ移行し、不良がある場合はステップＳ１２へ戻って再びＲＯＭ読み出しが行われる。
【００７８】
データに不良がない場合は、ステップＳ１６においてこのデータをセンスアンプＳ／Ａで増幅して読み出した結果を、ヒューズ用レジスタＦＲＧに与えて保持する。そして、ステップＳ１８へ移行して制御動作を終了する。
【００７９】
ここで、ステップＳ１２、Ｓ１４、Ｓ１６のいずれかの段階において、再度セット端子Ｓｅｔに起動パルスが入力された場合は、ステップＳ１０に戻り、上記処理を繰り返すことになる。
【００８０】
逆に、ステップＳ１２、Ｓ１４、Ｓ１６のいずれかの段階において、リセット端子／Ｒｅｓｅｔにリセット信号が入力された場合は、ステップＳ１８へ移行して制御動作を終了する。
【００８１】
従って、電源投入後、電源電圧ＶＣＣがパワーオン検知レベルに到達してパルス発生回路ＰＧ１１がパルスを発生し、起動パルスＲＯＭＲＤＳＴＴがＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに入力されてステップＳ１０により制御動作が開始し、ステップＳ１２におけるＲＯＭ読み出し動作が行われている途中で、ＲＯＭ読み出しコマンドが入力されてパルス発生回路ＰＧ２１からもパルスが発生し、起動パルスＲＯＭＲＤＳＴＴがＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに入力されると、再度ステップＳ１０からの制御動作が開始されることになる。
【００８２】
本実施の形態によれば、電源投入後にパワーオン検知レベルに到達すると自動的にＲＯＭ読み出しを起動するが、コマンドの入力によってもＲＯＭ読み出しを行うことが可能である。よって、ユーザの仕様に応じて、ＲＯＭ読み出しを自動的に起動する場合、コマンドの入力によりＲＯＭ読み出しを行う場合のいずれに対しても回路の変更を伴うことなく対応することが可能である。また、自動的にＲＯＭ読み出しを起動している最中においてもコマンドの入力によって再度起動をかけることができるので、コマンドを入力するタイミングについて規定する必要がなく、いずれの仕様にも臨機応変に対応することができる。
【００８３】
（５） 第５の実施の形態
本発明の第５の実施の形態における構成を図７に示す。
【００８４】
上述したように、ＲＯＭ読み出しが不良となる原因は、図１５に示されたメモリの読み出しが可能となる動作最低電圧Ｖ１と関係がある。本実施の形態は、ＲＯＭ読み出しに不良が発生した場合に、この動作最低電圧Ｖ１を調べるのに有効である。
【００８５】
本実施の形態は、二つのパワーオンリセット回路ＰＯＲＣ５１及びパワーオンリセット回路ＰＯＲＣ５２と、入力バッファＩＢＦ５１と、制御回路ＣＴ５１とを備えている。
【００８６】
パワーオンリセット回路ＰＯＲＣ５２は、図８に示されたように、電源投入後電源電圧ＶＣＣが上昇していき時点Ｔ５１で電圧Ｖｐｗｏｎ２に到達すると、ハイレベルのパワーオンリセット信号ＰＷＯＮＲＳＴ２ｎを出力する。この電圧Ｖｐｗｏｎ２は、通常のパワーオンリセット信号ＰＷＯＮＲＳＴｎがローレベルからハイレベルに変化するパワーオン検知レベルＶｐｗｏｎ１よりも低く設定されている。パワーオンリセット回路ＰＯＲＣ５１は、電源電圧ＶＣＣが上昇していき時点Ｔ５２で電圧Ｖｐｗｏｎ１に到達すると、ハイレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎを出力する。この電圧Ｖｐｗｏｎ１は、通常のパワーオン検知レベルと同レベルに設定されている。
【００８７】
入力パッドＰＤ５１には、ＲＯＭ起動を行う場合はハイレベルの電圧ＰＲＤＩＳ、ＲＯＭ起動を阻止する場合はローレベルの電圧ＰＲＤＩＳが入力され、入力バッファＩＢＦ５１はこの電圧ＰＲＤＩＳを増幅して出力する。
【００８８】
制御回路ＣＴ５１は、インバータＩＮ５１及びＩＮ５２、ＳＲ型フリップフロップＳＲ５１、ＮＡＮＤ回路ＮＡ５１及びＮＡ５２、周辺回路ＰＣを備える。
【００８９】
ＳＲ型フリップフロップＳＲ５１は、ローレベルのパワーオンリセット信号ＰＷＯＮＲＳＴ２ｎが反転されてリセット端子Ｒに与えられてリセットされ、ハイレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎがセット端子Ｓに与えられるとセット状態になる。ＳＲ型フリップフロップＳＲ５１からの出力は、ＮＡＮＤ回路ＮＡ５１の一方の入力端子に入力される。ＮＡＮＤ回路ＮＡ５１の他方の入力端子には、入力バッファＩＢＦ５１から出力された電圧ＰＲＤＩＳが入力され、ＮＡＮＤ演算が行われてＮＡＮＤ回路ＮＡ５２の一方の入力端子に与えられる。ＮＡＮＤ回路ＮＡ５２の他方の入力端子には、パワーオンリセット信号ＰＷＯＮＲＳＴｎがインバータＩＮ５１により反転されて与えられ、ＮＡＮＤ演算が行われ、その結果が周辺回路ＰＣに出力される。
【００９０】
上記構成を備えた本実施の形態の動作について、以下に述べる。
【００９１】
図８に示されたように、電源電圧が上昇してＶＣＣレベルに到達した後、下降していく場合を考える。電源投入後、電源電圧のレベルが電圧Ｖｐｗｏｎ２未満である段階を時点Ａ、電圧Ｖｐｗｏｎ２を超えてパワーオン検知レベルである電圧Ｖｐｗｏｎ１に到達していない段階を時点Ｂ、電圧Ｖｐｗｏｎ１を超えた段階を時点Ｃ、一旦電圧Ｖｐｗｏｎ１を超えた後、電圧が下降して電圧Ｖｐｗｏｎ１よりも低くなるが、電圧Ｖｐｗｏｎ２より高い段階を時点Ｄとする。
【００９２】
電圧ＰＲＤＩＳをローレベルに固定したときにおいて、電源電圧ＶＣＣの上昇及び下降に伴い、それぞれの時点Ａ〜Ｄにおけるパワーオン検知レベルＰＷＯＮＲＳＴｎ、リセット信号ＬＯＷＶＤＤのレベルの変化を図９に示す。さらに、電源電圧ＶＣＣの上昇に伴い、電圧ＰＲＤＩＳをハイレベルとするときにおける、電源電圧ＶＣＣの上昇及び下降に伴いそれぞれの時点Ａ〜Ｄでのパワーオン検知レベルＰＷＯＮＲＳＴｎ、リセット信号ＬＯＷＶＤＤのレベルの変化を図１０に示す。
【００９３】
さらに、入力バッファＩＢＦ５１の出力レベル（電圧ＰＲＤＩＳ）をａ、パワーオンリセット回路ＰＯＲＣ５１の出力レベル（パワーオンリセット信号ＰＷＯＮＲＳＴｎ）をｂ、パワーオンリセット回路ＰＯＲＣ５２の出力レベル（パワーオンリセット信号ＰＷＯＮＲＳＴ２ｎ）をｃ、このパワーオンリセット回路ＰＯＲＣ５２の出力レベルを反転したインバータＩＮ５２の出力レベルをｄ、パワーオンリセット回路ＰＯＲＣ５１の出力レベルを反転したインバータＩＮ５１の出力レベルをｅ、ＳＲ型フリップフロップＳＲ５１の出力レベルをｆ、ＮＡＮＤ回路ＮＡ５１の出力レベルをｇ、ＮＡＮＤ回路ＮＡ５２の出力レベル（リセット信号ＬＯＷＶＤＤｎ）をｈとする。そして、電圧ＰＲＤＩＳをローレベルに固定したときの各出力レベルａ〜ｈを図１１に、電圧ＰＲＤＩＳを電源電圧ＶＣＣの上昇に従ってハイレベルにしたときの各出力レベルａ〜ｈを図１２にそれぞれ示す。
【００９４】
ここで、一旦電圧Ｖｐｗｏｎ１を超えた後、電圧が下降して電圧Ｖｐｗｏｎ１よりも低くかつ電圧Ｖｐｗｏｎ２より高い時点Ｄについて着目する。電圧ＰＲＤＩＳをローレベルに固定したときは、図１１に示されたように、リセット信号ＬＯＷＶＤＤｎ（出力レベルｈ）がハイレベルからローレベルに反転して周辺回路ＰＣに与えられ、リセットが行われる。
【００９５】
これに対し、電圧ＰＲＤＩＳをハイレベルにした場合は、図１２に示されたように、リセット信号ＬＯＷＶＤＤｎ（出力レベルｈ）は時点Ｃと同様にハイレベルを維持するので、リセットは行われない。
【００９６】
このように、本実施の形態によれば、電源電圧ＶＣＣが上昇してパワーオン検知レベルに等しいＶｐｗｏｎ１に到達してハイレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎを出力し、リセット信号ＬＯＷＶＤＤｎを一旦出力した後は、これより低いパワーオンリセット信号ＰＷＯＮＲＳＴ２ｎより低く低下しない限り、再びリセット信号ＬＯＷＶＤＤｎを出力することがない。これにより、１回目のパワーオン検知レベルに到達した時のみ、ローレベルのリセット信号ＬＯＷＶＤＤｎを出力して周辺回路ＰＣをリセットすることができる。
【００９７】
ここで、パワーオンリセット回路ＰＯＲＣ５２が検知する電圧Ｖｐｗｏｎ２は、装置の動作が可能なロジック回路の動作最低電圧Ｖ１に設定されているので、１回目にパワーオン検知レベルＶ２に到達した後に電源電圧ＶＣＣが低下した場合にも、ロジック回路の動作最低電圧Ｖ１以上であれば装置はリセットされないことになる。従って、電源電圧ＶＣＣが、ロジック回路の動作最低電圧Ｖ１以上のレベルにおいて装置の動作状態を試験することが可能となる。言い換えると、装置の動作最低電圧がどこにあるかを調べることができる。
【００９８】
（６） 第６の実施の形態
本発明の第６の実施の形態について、その構成を示した図１３を用いて説明する。本実施の形態は、パワーオンリセット回路ＰＯＲＣ６１と制御回路ＣＴ６１を備え、制御回路ＣＴ６１は、インバータＩＮ６１及びＩＮ６２、ＳＲ型フリップフロップＳＲ６１、その他の制御回路ＯＣＴ、コマンドバッファＣＭＢ６１及びＣＭＢ６２、パルス発生回路ＰＧ６１及びＰＧ６２、ＲＯＭ読み出し制御回路ＲＲＣを有する。本実施の形態は、他の用途で用いられているコマンド、例えばリセットコマンド等を、ＲＯＭ読み出し起動用のコマンドとして併用する点に特徴がある。以下、リセットコマンドをＲＯＭ読み出し起動用のコマンドとして併用する場合を例にとり説明する。
【００９９】
リセットコマンドは、通常動作において入力された場合は、動作中の回路を初期化（例えば、周辺回路のレジスタのリセット等）を行わせるものである。しかし、本実施の形態では、このリセットコマンドが電源投入直後に入力された場合は、ＲＯＭ読み出し起動用のコマンドとして解釈し、ＲＯＭ読み出しを開始する。このリセットコマンドをＲＯＭ読み出し起動用のコマンドとして解釈するか否かは、シフトレジスタＳＲ６１の状態に従って行う。
【０１００】
即ち、電源が投入され、パワーオン検知レベルに到達する前までは、パワーオンリセット回路ＰＯＲＣ６１からローレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎが出力され、インバータＩＮ６１によって反転された後、ＳＲ型フリップフロップＳＲのリセット端子Ｒに入力されてリセットされる。このローレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎは、その他の制御回路ＯＣＴ、コマンドバッファＣＭＢ６１及びＣＭＢ６２、ＲＯＭ読み出し制御回路ＲＲＣのリセット端子／Ｒｅｓｅｔにも入力され、リセットされる。
【０１０１】
ＳＲ型フリップフロップＳＲがリセットされると、ＳＲ型フリップフロップＳＲから出力されるバッファ選択信号が第１のレベル（例えばローレベル）にある。この場合は、第１のレベルのバッファ選択信号がコマンドバッファＣＭＢ６１に与えられて非選択状態になり、この選択信号がインバータＩＮ６２により反転され第２のレベル（例えばハイレベル）がコマンドバッファＣＭＢ６２に入力されて選択状態になる。
【０１０２】
この状態ではリセットコマンドがＲＯＭ読み出し起動用のコマンドとして解釈される。リセットコマンドが入力されると、コマンドバッファＣＭＢ６１及びＣＭＢ６２に与えられ、選択されたコマンドバッファＣＭＢ６２に保持されて出力され、パルス発生回路ＰＧ６２に与えられて起動パルスが発生する。この起動パルスがＲＯＭ読み出し制御回路ＲＲＣのセット端子Ｓｅｔに入力され、ＲＯＭ読み出しが起動される。
【０１０３】
一旦ＲＯＭ読み出しが起動すると、この起動パルスがシフトレジスタＳＲのセット端子Ｓに入力され、セット状態になる。これにより、シフトレジスタＳＲから出力されるコマンド選択信号は、第２のレベルに切り替わる。この選択信号がコマンドバッファＣＭＢ６１に入力されると選択状態になり、反転された第１のレベルのバッファ選択信号がコマンドバッファＣＭＢ６２に入力されると非選択状態になる。
【０１０４】
この状態でリセットコマンドがコマンドバッファＣＭＢ６１及びＣＭＢ６２に入力されると、コマンドバッファＣＭＢ６２からはリセットコマンドが出力されないのでパルス発生回路ＰＧ６２からは起動パルスが出力されない。一方、コマンドバッファＣＭＢ６１からリセットコマンドが出力され、パルス発生回路ＰＧ６１に与えられ、リセット用の信号がその他の制御回路ＯＣＴに与えられ、リセットに必要な制御信号が各回路に出力されてリセットされる。
【０１０５】
本実施の形態によれば、リセットコマンド等のように既に用いられているコマンドをＲＯＭ読み出し起動用コマンドとして併用することにより、ＲＯＭ読み出し起動用に専用のコマンドを設ける必要が無い。
【０１０６】
また、リセットコマンドをＲＯＭ読み出し起動用に用いる場合に、既存の製品において、仕様において電源投入直後にリセットコマンドを入力することをユーザに推奨していたとすると、新たにＲＯＭ読み出し起動用コマンドを入力することを推奨することなく、既存の仕様通りにリセットコマンドの入力を推奨することで、既存の製品における動作と上記実施の形態に従ったＲＯＭ読み出しの起動との間で、互換性をとることができる。
【０１０７】
上述した実施例はいずれも一例であり、本発明を限定するものではなく、本発明の技術的範囲を超えない範囲で様々に変形することが可能である。また上記実施の形態では、いずれも不揮発性半導体記憶装置を例にとり説明したが、他の半導体装置に対しても同様に本発明を適用することができる。
【０１０８】
【発明の効果】
以上説明したように、本発明の半導体装置及び不揮発性半導体装置によれば、ＲＯＭ読み出し等の初期化を行うか否かを、外部からの電圧に従って決定することにより、動作不良が発生した場合に初期化を行わずに動作させることができるため、動作不良の原因が初期化動作にあるか他の箇所にあるかを突き止めて不良箇所を特定することができ、また外部からのコマンドの入力を待って初期化を行う場合には、電源投入後に自動的に初期化を起動させるときの電圧変動による初期化不良を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による不揮発性半導体装置の構成を示したブロック図。
【図２】同不揮発性半導体装置における動作波形を示したタイムチャート。
【図３】本発明の第２の実施の形態による不揮発性半導体装置の構成を示したブロック図。
【図４】本発明の第３の実施の形態による不揮発性半導体装置の構成を示したブロック図。
【図５】本発明の第４の実施の形態による不揮発性半導体装置の構成を示したブロック図。
【図６】同不揮発性半導体装置におけるＲＯＭ読み出しの手順を示したフローチャート。
【図７】本発明の第５の実施の形態による不揮発性半導体装置の構成を示したブロック図。
【図８】同不揮発性半導体装置において、電源電圧のレベルとパワーオンリセット及びセットとの関係を示した説明図。
【図９】同不揮発性半導体装置における動作波形を示したタイムチャート。
【図１０】同不揮発性半導体装置における動作波形を示したタイムチャート。
【図１１】同不揮発性半導体装置における各信号のレベルを示した説明図。
【図１２】同不揮発性半導体装置における各信号のレベルを示した説明図。
【図１３】本発明の第６の実施の形態による不揮発性半導体装置の構成を示したブロック図。
【図１４】本発明の適用が可能な不揮発性半導体装置の構成を示したブロック図。
【図１５】通常の不揮発性半導体装置における電源電圧とＲＯＭ読み出し動作との関係を示した説明図。
【図１６】図１４に示された装置におけるパワーオンリセット回路の構成を示したブロック図。
【図１７】図１４に示された装置における制御回路の構成を示したブロック図。
【符号の説明】
ＰＤ１１、ＰＤ５１ 入力パッド
ＩＢＦ、ＩＢＦ５１ 入力バッファ
ＰＯＲＣ、ＰＯＲＣ５１、ＰＯＲＣ５２ パワーオンリセット回路
ＣＴ１１、ＣＴ２１、ＣＴ３１、ＣＴ４１、ＣＴ５１、ＣＴ６１ 制御回路
ＯＣＴ その他の制御回路
ＰＧ１１、ＰＧ２１、ＰＧ６１、ＰＧ６２ パルス発生回路
ＮＲ１１、ＮＲ３１ ＮＯＲ回路
ＲＲＣ ＲＯＭ読み出し制御回路
ＣＭＢ２１、ＣＭＢ６１、ＣＭＢ６２ コマンドバッファ
ＩＮ３１、ＩＮ５１、ＩＮ５２、ＩＮ６１、ＩＮ６２ インバータ
ＮＡ５１、ＮＡ５２ ＮＡＮＤ回路
ＰＣ 周辺回路
Claims (2)
- メモリセルアレイにおける第１の領域を第２の領域に置き換えるための置換データを含むヒューズデータを格納するヒューズデータ格納部と、
前記ヒューズデータ格納部から前記ヒューズデータを読み出すヒューズデータ読み出し部と、
活性化されると、前記ヒューズデータ読み出し部に前記ヒューズデータを読み出させるための制御信号を出力する読み出し制御回路と、
前記読み出し制御回路の活性化又は非活性化を、外部からの入力に従って行う活性化制御回路と、
を備え、
前記活性化制御回路は、この活性化制御回路に接続されたパッドをさらに有し、前記外部からの入力は、前記パッドへの電圧の印加により行われ、
前記活性化制御回路は、
電源が投入されて電圧が所定レベルに到達するとパワーオンリセット信号を出力するパワーオンリセット回路と、
前記パッドに入力された電圧が第１のレベルにある場合、前記パワーオンリセット信号が出力されると前記読み出し制御回路を活性化して前記制御信号を出力させ、前記パッドに入力された電圧が第２のレベルにある場合、前記パワーオンリセット信号が出力されても前記読み出し制御回路を非活性化して前記制御信号を出力させない活性化決定回路と、
をさらに備えることを特徴とする不揮発性半導体記憶装置。 - メモリセルアレイにおける第１の領域を第２の領域に置き換えるための置換データを含むヒューズデータを格納するヒューズデータ格納部と、
前記ヒューズデータ格納部から前記ヒューズデータを読み出すヒューズデータ読み出し部と、
活性化されると、前記ヒューズデータ読み出し部に前記ヒューズデータを読み出させるための制御信号を出力する読み出し制御回路と、
前記読み出し制御回路の活性化又は非活性化を、外部からの入力に従って行う活性化制御回路と、
を備え、
前記活性化制御回路は、
この活性化制御回路に接続されたパッドと、
電源が投入されて電圧が所定レベルに到達するとパワーオンリセット信号を出力するパワーオンリセット回路と、
前記パッドに入力された電圧が第１のレベルにある場合、前記パワーオンリセット信号が出力されると第１の活性化信号を出力し、前記パッドに入力された電圧が第２のレベルにある場合、前記パワーオンリセット信号が出力されても前記第１の活性化信号を出力しない第１の活性化回路と、
所定のコマンドが入力されると第２の活性化信号を出力し、前記所定のコマンドが入力されない間は前記パワーオンリセット信号の出力にかかわらず前記第２の活性化信号を出力しない第２の活性化回路と、
前記第１の活性化信号又は前記第２の活性化信号の少なくともいずれか一方が出力されると、前記読み出し制御回路を活性化して前記制御信号を出力させる活性化決定回路と、
を備えることを特徴とする不揮発性半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001386053A JP4351819B2 (ja) | 2001-12-19 | 2001-12-19 | 半導体装置及び不揮発性半導体記憶装置 |
| US10/322,785 US7057947B2 (en) | 2001-12-19 | 2002-12-18 | Semiconductor device, nonvolatile semiconductor memory, system including a plurality of semiconductor devices or nonvolatile semiconductor memories, electric card including semiconductor device or nonvolatile semiconductor memory, and electric device with which this electric card can be used |
| KR1020020081226A KR100593771B1 (ko) | 2001-12-19 | 2002-12-18 | 반도체 장치, 불휘발성 반도체 기억 장치, 반도체 장치또는 불휘발성 반도체 기억 장치를 복수 구비하는 시스템,반도체 장치 또는 불휘발성 반도체 기억 장치를 구비하는전자 카드, 이 전자 카드의 사용이 가능한 전자 장치 |
| US11/203,393 US7317652B2 (en) | 2001-12-19 | 2005-08-12 | Semiconductor device, nonvolatile semiconductor memory, system including a plurality of semiconductor devices or nonvolatile semiconductor memories, electric card including semiconductor device or nonvolatile semiconductor memory, and electric device with which this electric card can be used |
| US11/938,756 US7633826B2 (en) | 2001-12-19 | 2007-11-12 | Semiconductor device, nonvolatile semiconductor memory, system including a plurality of semiconductor devices or nonvolatile semiconductor memories, electric card including semiconductor device or nonvolatile semiconductor memory, and electric device with which this electric card can be used |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001386053A JP4351819B2 (ja) | 2001-12-19 | 2001-12-19 | 半導体装置及び不揮発性半導体記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003187592A JP2003187592A (ja) | 2003-07-04 |
| JP2003187592A5 JP2003187592A5 (ja) | 2005-06-16 |
| JP4351819B2 true JP4351819B2 (ja) | 2009-10-28 |
Family
ID=27595306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001386053A Expired - Lifetime JP4351819B2 (ja) | 2001-12-19 | 2001-12-19 | 半導体装置及び不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US7057947B2 (ja) |
| JP (1) | JP4351819B2 (ja) |
| KR (1) | KR100593771B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005109445A1 (ja) | 2004-05-12 | 2005-11-17 | Spansion Llc | 半導体装置および半導体装置の制御方法 |
| KR100684907B1 (ko) * | 2006-01-09 | 2007-02-22 | 삼성전자주식회사 | 파워 업 시에 피크 전류를 줄이는 멀티 칩 패키지 |
| US7701764B2 (en) * | 2006-05-17 | 2010-04-20 | Micron Technology, Inc. | Apparatus and method for reduced peak power consumption during common operation of multi-NAND flash memory devices |
| JP4328790B2 (ja) * | 2006-09-13 | 2009-09-09 | Ｏｋｉセミコンダクタ株式会社 | 半導体集積回路 |
| JP4996277B2 (ja) * | 2007-02-09 | 2012-08-08 | 株式会社東芝 | 半導体記憶システム |
| JP4993088B2 (ja) * | 2007-03-28 | 2012-08-08 | ミツミ電機株式会社 | 不揮発性メモリ回路 |
| JP2009146499A (ja) * | 2007-12-13 | 2009-07-02 | Toshiba Corp | 不揮発性メモリカード |
| US8472199B2 (en) | 2008-11-13 | 2013-06-25 | Mosaid Technologies Incorporated | System including a plurality of encapsulated semiconductor chips |
| KR101609250B1 (ko) * | 2008-11-26 | 2016-04-06 | 삼성전자주식회사 | 데이터스트림을 이용한 송수신 시스템의 인터페이스 방법 |
| KR101646910B1 (ko) | 2011-01-11 | 2016-08-09 | 페어차일드코리아반도체 주식회사 | 파워 온 리셋 회로를 포함하는 반도체 소자 |
| US9715909B2 (en) | 2013-03-14 | 2017-07-25 | Micron Technology, Inc. | Apparatuses and methods for controlling data timing in a multi-memory system |
| US10936774B1 (en) * | 2018-02-15 | 2021-03-02 | Real Intent, Inc. | Methods for identifying integrated circuit failures caused by reset-domain interactions |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979327A (ja) * | 1982-10-28 | 1984-05-08 | Toshiba Corp | パワ−オンリセツト回路 |
| JPH01223521A (ja) | 1988-03-02 | 1989-09-06 | Nec Corp | 大規模集積回路 |
| US5361365A (en) * | 1989-11-06 | 1994-11-01 | Sharp Kabushiki Kaisha | Microprocessor for selectively performing cold and warm starts |
| KR930000821B1 (ko) * | 1990-02-24 | 1993-02-05 | 현대전자산업 주식회사 | 메모리 소자의 저소비 전력 리던던시(Redundancy)회로 |
| JPH04106784A (ja) * | 1990-08-28 | 1992-04-08 | Fujitsu Ltd | 半導体集積回路 |
| JPH0519904A (ja) * | 1991-07-16 | 1993-01-29 | Toshiba Corp | 電源制御回路 |
| FR2684206B1 (fr) * | 1991-11-25 | 1994-01-07 | Sgs Thomson Microelectronics Sa | Circuit de lecture de fusible de redondance pour memoire integree. |
| KR0138164B1 (en) | 1995-06-28 | 1998-04-29 | Daewoo Electronics Co Ltd | Popping in & out type volume knob structure of a car audio |
| US5608678A (en) * | 1995-07-31 | 1997-03-04 | Sgs-Thomson Microelectronics, Inc. | Column redundancy of a multiple block memory architecture |
| KR0177774B1 (ko) * | 1995-08-23 | 1999-04-15 | 김광호 | 반도체 메모리 장치의 초기화 회로 |
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| TW419828B (en) * | 1997-02-26 | 2001-01-21 | Toshiba Corp | Semiconductor integrated circuit |
| US6058052A (en) * | 1997-08-21 | 2000-05-02 | Cypress Semiconductor Corp. | Redundancy scheme providing improvements in redundant circuit access time and integrated circuit layout area |
| JP3429213B2 (ja) | 1999-02-26 | 2003-07-22 | シャープ株式会社 | 集積回路 |
| JP3510536B2 (ja) * | 1999-08-17 | 2004-03-29 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びプログラムを記憶した記憶媒体 |
| JP2001176290A (ja) | 1999-12-10 | 2001-06-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US6418075B2 (en) * | 2000-07-21 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor merged logic and memory capable of preventing an increase in an abnormal current during power-up |
| JP2002109899A (ja) * | 2000-07-26 | 2002-04-12 | Mitsubishi Electric Corp | 半導体記憶装置およびそれを備える半導体集積回路装置 |
| JP2002150789A (ja) * | 2000-11-09 | 2002-05-24 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| JP2002373495A (ja) * | 2001-06-14 | 2002-12-26 | Hitachi Ltd | 半導体チップ、半導体集積回路装置及び半導体集積回路装置の製造方法 |
| JP2003187593A (ja) * | 2001-12-19 | 2003-07-04 | Toshiba Corp | 半導体装置及び不揮発性半導体記憶装置 |
| JP2003233999A (ja) * | 2002-02-07 | 2003-08-22 | Hitachi Ltd | 半導体集積回路及び半導体集積回路の製造方法 |
| JP2007004887A (ja) * | 2005-06-23 | 2007-01-11 | Toshiba Corp | 半導体記憶装置 |
-
2001
- 2001-12-19 JP JP2001386053A patent/JP4351819B2/ja not_active Expired - Lifetime
-
2002
- 2002-12-18 KR KR1020020081226A patent/KR100593771B1/ko active IP Right Grant
- 2002-12-18 US US10/322,785 patent/US7057947B2/en not_active Expired - Lifetime
-
2005
- 2005-08-12 US US11/203,393 patent/US7317652B2/en not_active Expired - Lifetime
-
2007
- 2007-11-12 US US11/938,756 patent/US7633826B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20060039225A1 (en) | 2006-02-23 |
| US20080074941A1 (en) | 2008-03-27 |
| JP2003187592A (ja) | 2003-07-04 |
| US20030142571A1 (en) | 2003-07-31 |
| KR20030051401A (ko) | 2003-06-25 |
| US7317652B2 (en) | 2008-01-08 |
| US7633826B2 (en) | 2009-12-15 |
| KR100593771B1 (ko) | 2006-07-03 |
| US7057947B2 (en) | 2006-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| A621 | Written request for application examination |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R151 | Written notification of patent or utility model registration |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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|
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