WO2005109445A1

WO2005109445A1 - 半導体装置および半導体装置の制御方法

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Publication number: WO2005109445A1
Application number: PCT/JP2004/006374
Authority: WO
Inventors: Kazunari Kido; Kazuhiro Kurihara; Minoru Yamashita
Original assignee: Spansion Llc; Spansion Japan Limited
Priority date: 2004-05-12
Filing date: 2004-05-12
Publication date: 2005-11-17
Also published as: GB2428121B; DE112004002860T5; GB2428121A; JP4623669B2; CN101002281B; GB0622103D0; CN101002281A; US7307894B2; JPWO2005109445A1; US20050254316A1; GB2428121A8

Abstract

　半導体装置は、データを記憶するメモリセルを含みセクタごとに管理されたメモリセルアレイと、起動状態を決定する情報を記憶するメモリと、前記メモリに記憶された情報に応じた起動情報をラッチするラッチ回路と、起動後の所定のコマンド入力時、前記メモリの記憶状態に応じた起動情報を前記ラッチ回路にラッチさせる回路とを含む。起動後の所定コマンド入力時に前記メモリの記憶状態に応じた起動情報をラッチ回路にラッチさせるので、メモリに記憶された情報の確実な読み出しとラッチ回路への確実なセットが可能となる。

Description

明細書

半導体装置および半導体装置の制御方法

技術分野

[0001] 本発明は、半導体装置および半導体装置の制御方法に関する。より特定すれば、本発明はデータを記憶するメモリセルを含むメモリセルアレイを有する半導体装置および半導体装置の制御方法に関する。背景技術

[0002] 近年、記憶素子などにおいてはプログラムの改ざんなどを防ぐためにプロテクトをかける場合が多くなつてきている。プロテクトの方法としては内部の書き換えの可否を記憶する不揮発性の内部参照メモリ（content addressable memory： CAM)を持つ方法と、揮発性のビット（ラッチ）を持つ方法が上げられる。どちらの方法においてもセクタなどのブロック単位でプロテクトをかけることができる。

[0003] ラッチを用いたプロテクトの場合、電源投入時に全てのプロテクト情報をラッチ回路にセットもしくはリセットする必要がある。ユーザーによってはプロテクトされた状態で立ち上げることを希望する場合とプロテクトされた状態で立ち上げることを希望しない場合とがある。このため、回路を設計する場合にはどちらの要求も満たせるように CA Mの状態によって切り替えができることが要求されている。

[0004] ここで、 CAMの情報によって機能を切り替えることは従来から一般的に行われている。このラッチ回路へのセットまたはリセットは電源投入後一度のみ実行されるべき動作である。したがって、ユーザーが特定のブロックに対してラッチ回路へプロテクト情報のセットを行った（プロテクトをかけた）後に全ブロックでセットまたはリセットする事は好ましくなレ、。そのため、これまでの回路では電源投入時に電源のレベルがある条件、例えば電源電圧が 2Vを超えたことを検出してアクティブになる信号を用いて CA Mの情報を読出し、ラッチ回路へ全セットまたはリセットを行っていた。

発明の開示

発明が解決しょうとする課題

[0005] し力、しながら、この方法では、電源電圧が通常動作時よりもかなり低い不安定な状態で CAMを読み出し、ラッチ回路のセットもしくはリセットを行う必要性がある。この CA Mの読み出しには、セルトランジスタのゲートに十分なレベルの電圧を供給することが必要である。ゲートに十分なレベルの電圧を供給することができないと正しい読み出しが難しくなる。また電源投入のスピードは、ユーザーによってまちまちであり全ての条件で確実に動作させるのは難しいという欠点もある。

[0006] そこで、本発明は前述した従来における課題を解決し、所定のメモリに記憶された情報の確実な読み出しとラッチ回路への確実なセットが可能な半導体装置および半導体装置の制御方法を提供することを目的とする。

課題を解決するための手段

[0007] 本発明は、起動状態を決定する情報を記憶するメモリと、前記メモリに記憶された情報に応じた起動情報をラッチするラッチ回路と、起動後、所定のコマンド入力時に前記メモリを参照して前記起動情報を前記ラッチ回路にラッチさせる起動制御回路とを含む半導体装置である。メモリに記憶された情報の確実な読み出しとラッチ回路への確実なセットが可能となる。

[0008] 本発明は、上記構成において、起動制御回路は、前記コマンドが最初に入力されたときに前記起動情報を前記ラッチ回路にラッチさせる。コマンド入力後の電源電圧が安定したときであれば起動情報をラッチ回路に確実にラッチさせることができる。

[0009] 本発明は、上記構成において、前記起動制御回路は、電源電圧が所定の電圧以下のときに前記起動情報を前記ラッチ回路にラッチさせた場合、前記コマンドが次に入力されたときに前記起動情報を前記ラッチ回路に再度ラッチさせる。メモリに記憶された情報の確実な読み出しとラッチ回路へのセットが可能となる。

[0010] 本発明は、上記構成において、前記起動制御回路は、電源電圧が所定の電源電圧以上のときに前記起動情報を前記ラッチ回路にラッチさせた場合、前記コマンドが次に入力されても前記起動情報を前記ラッチ回路に再度ラッチさせる動作を行わなレ、。無駄な動作を無くすことができる。

[0011] 本発明は、上記構成において、前記起動制御回路は、前記メモリが書き込み状態のとき、所定のセット信号を出力することで前記起動情報を前記ラッチ回路にセットできる。本発明は、上記構成において、前記起動制御回路は、前記メモリが消去状態のとき、所定のリセット信号を出力することで前記ラッチ回路の起動情報をリセットできる。

[0012] 本発明は、上記構成において、データを記憶するメモリセルを含みセクタごとに管理されたメモリセルアレイを更に含む、前記ラッチ回路は前記セクタごとに前記起動情報をラッチする。また本発明は、上記構成において、ラッチ回路は複数のセクタで 1つの前記起動情報をラッチする。複数のセクタを一つのまとまりとして処理を行える。上記コマンドは、ライトコマンドを用いるとよい。

[0013] 本発明は、上記構成において、前記メモリに記憶された起動状態を決定する情報は、起動時に前記各セクタをプロテクトで立ち上げるかアンプロテクトで立ち上げるかを示す情報である。起動時に各セクタをプロテクトで上げるかアンプロテクトで立ち上げるかを決定できる。

[0014] 本発明は、前記メモリは、内容参照メモリを用いることができる。内部参照メモリ（ content addressable memory： CAM)を用いることで、データの書き込みや読み出しといった通常の RAM (Random Access Memory)が有する記憶機能のほ力に、外部力入力されたデータと一致するデータをメモリ内から検索して、そのアドレスを出力すること力 Sできる。

[0015] 本発明は、上記構成において、更に前記ラッチ回路にラッチされた起動情報に応じて前記メモリセルアレイ内のメモリセルのデータを消去する消去回路を含む。

[0016] 本発明は、上記構成において、更に前記ラッチ回路にラッチされた起動情報に応じて前記消去回路における消去動作を制御する制御回路を含む。

[0017] 本発明は、上記構成において、更にセクタ保護情報を記憶するメモリセルを含む第 2のメモリセルアレイを含み、前記制御回路は、前記ラッチ回路にラッチされた起動情報と前記第 2のメモリセルアレイに記憶されたセクタ保護情報とに応じて前記メモリセルアレイを消去するかどうかを決定する。

[0018] 本発明は、上記構成において、前記ラッチ回路は前記起動情報をセクタごとにそれぞれラッチする複数の第 1の回路と該複数の第 1の回路に対して共通に設けられアドレスをデコードする第 2の回路とを含む。トランジスタ数を減らすことができる。これによりレイアウトを縮小できる。よってチップ面積が小さくできる。 [0019] 本発明は、上記構成において、前記ラッチ回路は更に、前記複数の第 1の回路に対して共通に設けられ前記第 1の回路にラッチされた情報を出力する第 3の回路を含む。トランジスタ数を減らすことができる。

[0020] 本発明は、データを記憶するメモリセルを含みセクタごとに管理されたメモリセルァレイと、前記各セクタに対する情報をそれぞれラッチする複数の第 1の回路と該複数の第 1の回路に対して共通に設けられアドレスをデコードする第 2の回路とを含むラッチ回路と、前記各第 1の回路にラッチされた情報に応じて前記各セクタを制御する制御回路とを含む半導体装置である。トランジスタ数を減らすことができる。これにより、レイアウトを縮小できる。よってチップ面積が小さくできる。

[0021] 本発明は、上記構成において、前記ラッチ回路は前記複数の第 1の回路に対して共通に設けられ前記各第 1の回路にラッチされた情報を出力する第 3の回路を含む。トランジスタの数を大幅に減らすことができる。

[0022] 本発明は、データを記憶するメモリセルを含みセクタごとに管理されたメモリセルァレイと、前記各セクタに対する情報をそれぞれラッチする複数の第 1の回路と該複数の第 1の回路に共通に設けられ前記各第 1の回路にラッチされた情報を出力する第 3の回路を含むラッチ回路と、前記各第 1の回路にラッチされた情報に応じて前記セクタを制御する制御回路とを含む半導体装置である。複数のラッチ回路に対して出力回路を共通に設けたので、トランジスタ数を少なくすることができる。これによりレイアウトを縮小できる。よってチップ面積が小さくできる。

[0023] 本発明は、上記構成において、前記第 2の回路は所定のブロック内に含まれるセクタに対応した前記各第 1の回路に対して共通に設けられている。カットダウンの時に容易に設計ができる。

[0024] 本発明は、上記構成において、前記第 3の回路は所定のブロック内に含まれるセクタに対応した前記各第 1の回路に対して共通に設けられている。カットダウンの時に容易に設計ができる。上記セクタに対する情報は、セクタ保護情報ゃィレーズ情報を用いる。上記セクタに対する情報は、セクタ保護情報力、ィレーズ情報である。

[0025] 本発明は、データを記憶するメモリセルを含みセクタごとに管理されたメモリセルァレイと、前記各セクタの保護情報をそれぞれラッチする複数の第 1の回路と該複数の第 1の回路に対して共通に設けられアドレスをデコードする第 2の回路と該複数の第 1の回路に対して共通に設けられ前記第 1の回路にラッチされた情報を出力する第 3 の回路を含む第 1のラッチ回路と、前記各セクタに対するィレーズ情報をそれぞれラツチする複数の第 4の回路と該複数の第 4の回路に対して共通に設けられアドレスをデコードする第 5の回路と該複数の第 4の回路に対して共通に設けられ該第 4の回路にラッチされた情報を出力する第 6の回路を含む第 2のラッチ回路とを含む半導体装置である。トランジスタ数を減らすことができる。これにより、レイアウトを縮小できる。よつてチップ面積が小さくできる。

[0026] 本発明は、上記構成において、前記制御回路は、前記ラッチ回路にラッチされた情報に応じて前記メモリセルアレイ内のセクタに対してプログラム動作またはィレーズ動作を制御する。前記半導体装置は、半導体記憶装置を用いることができる。

[0027] 本発明は、起動後の所定のコマンド入力時、起動状態を決定する情報を記憶するメモリを参照する参照ステップと、前記メモリに記憶された情報に応じて所定の起動情報をラッチ回路にラッチさせるラッチステップと、前記ラッチ回路にラッチされた起動情報に応じてデータを記憶するメモリセルを含むメモリセルアレイを制御する制御ステップとを含む半導体装置の制御方法である。メモリに記憶された情報の確実な読み出しとラッチ回路へのセットが可能となる。

[0028] 本発明はまた、起動後、所定のコマンド入力時に起動状態を決定する情報を記憶するメモリを参照する参照ステップと、前記メモリに記憶された情報に応じて所定の起動情報をラッチ回路にラッチさせるステップと、前記ラッチ回路にラッチされた起動情報に応じてデータを記憶するメモリセルを含むメモリセルアレイを制御する制御ステツプとを含む半導体装置の制御方法を含む。

発明の効果

[0029] 本発明によれば、所定のメモリに記憶された情報の確実な読み出しとラッチ回路への確実なセットが可能な半導体装置および半導体装置の制御方法を提供することができる。

図面の簡単な説明

[0030] [図 1]セクタプロテクトの概念図である。 [図 2]実施例 1に係る半導体装置のブロック図である。

[図 3]POGEN回路の動作説明図である。

[図 4]POGEN回路の回路図である。

[図 5]ラッチ回路を示す図である。

[図 6] (a)は電源投入時に信号 WEXBが Highの場合のタイミング図であり、同図（b) は電源投入時に信号 WEVBが Lowの場合のタイミング図である。

[図 7]従来の半導体装置におけるラッチ回路を示す図である。

[図 8]従来の半導体装置のラッチ回路におけるレイアウトを示す図である。

[図 9]実施例 2に係る半導体装置の消去に関するブロック図である。

[図 10]実施例 2に係るセクタラッチ回路を示す図である。

[図 11]本実施例に係る DPB回路を示す図である。

[図 12]タイミング図である。

[図 13]実施例 2に係る半導体装置のレイアウトを示す図である。

発明を実施するための最良の形態

[0031] 以下、添付の図面を参照して本発明の実施例を説明する。

実施例 1

[0032] まずセクタプロテクトについて説明する。図 1はセクタプロテクトの概念図である。図

1に示すように、半導体装置 1は、メモリセルアレイ 2、 WP (PPB： Persistent

Protection Bit)セルアレイ 3、 DPB(Dynamic Protection Bit)ブロック 4を含む。半導体装置 1は、単独でパッケージされたフラッシュメモリ等の半導体記憶装置であってもよいし、システム LSIのように半導体装置の一部として組み込まれたものであってもよい。この半導体装置 1は、不揮発性の WPセルアレイ 3と揮発性の DPBブロック 4という二つのビットを用いてプロテクト情報を合成したプロテクト情報を使うことで各セクタを保護する。

[0033] メモリセルアレイ 2は、セクタ SO— S511ごとに分割され管理されている。ここでは、セクタが 512個に分割されている例を示している。 WPセルアレイ 3は、各セクタ SO— S511に対応する PPBビットを保持する。この PPBビットがプロテクト情報となる。この WPセルアレイ 3は、メモリセルアレイ 2と同じ不揮発性のメモリセルにより構成されている。

[0034] DPBブロック 4は、各セクタ SO— S511に対応する DPBビットを保持する。 DPBブロック 4は、 DPBビットによってプロテクト情報を保持する。この DPBブロック 4は、論理回路により構成されている。半導体装置 1は、 WPセルアレイ 3のプロテクト情報と D PBブロック 4のプロテクト情報の〇R演算によるデータによって対応するセクタ SO— S 511の保護状態を決定する。

[0035] 次に実施例 1に係る半導体装置について具体的に説明する。図 2は実施例 1に係る半導体装置のブロック図である。図 1に示すように、半導体装置 1は、メモリセルァレィ 2、 DPBブロック 4、セクタラッチブロック 5、制御信号バッファ 6、アドレスバッファ 7、 I/Oバッファ 8、コマンドデコーダ 9、制御回路 10、アドレスシーケンサ 11、 X/Yデコーダ 12、消去回路 13、 VCCOK回路 14、 POGEN回路 15、 CAM16を含む。

[0036] DPBブロック 4は、 CAM16に記憶された情報に応じた起動情報をラッチするラッチ回路を含む。 CAM16は、不揮発性のメモリであり、メモリセルアレイ 2内のセルと同じタイプのセル、例えばフラッシュメモリセルである。ラッチ回路は揮発性のメモリにより構成されている。このラッチ回路は、各セクタに対応する DPBビットからなるプロテクト情報を保持する。ラッチ回路は、セクタごとに起動情報をラッチするようにしてもよいし、複数のセクタで 1つの起動情報をラッチするようにしてもよい。

[0037] セクタラッチブロック 5は、各セクタに対する消去フラグをラッチする。制御信号バッファ 6は、外部からのライトイネーブル信号 WE、他の制御信号を保持し、これらを制御回路 10、 POGEN回路 15に供給する。アドレスバッファ 7は、外部からのアドレスを保持し、このアドレス信号をコマンドデコーダ 9に供給する。 I/Oバッファ 8は、外部力のデータや制御回路 10からのデータを保持する。コマンドデコーダ 9は、デコード結果を制御回路 10に供給する。

[0038] 制御回路 10は、ステートマシーンとして機能し、コマンドデコーダからのデコード結果に応じて各部を制御する。制御回路 10は、 DPBブロック 4内のラッチ回路 141にラツチされた起動情報と図 1で示した WPセルアレイ 3のプロテクト情報とに応じてメモリセルアレイ 2を消去するかどうかを決定し、消去回路 13における消去動作を制御する [0039] X/Yデコーダ 12は、供給された Xアドレス信号をデコードして、デコード結果に基づいて、メモリセルアレイ 2の指定 Xアドレスの不揮発性メモリセルを選択する。更に X /Υデコーダ 12は、供給された Υアドレス信号をデコードして、デコード結果に基づいて、メモリセルアレイ 2の指定 Υアドレスの不揮発性メモリセルを選択する。なお、プログラム或はィレーズ動作の場合には、指定 Υアドレスのビット線力選択的にベリフアイ用センスアンプ（図示省略）に接続される。また読み出し動作の場合には、指定 Υ アドレスのビット線は、リード用センスアンプ（図示省略）に接続される。

[0040] メモリセルアレイ 2は、データを記憶する多数のメモリセル、ワード線、ビット線等を含む。このメモリセルアレイ 2は、複数のセクタ Sごとに管理されている。データ読み出し時には、メモリセルアレイ 2の選択されたメモリセルからの読み出しデータ力リード用センスアンプに供給される。リード用センスアンプは、読み出しデータが 0であるか 1 であるかを判定する。その判定結果は、 ΙΖ〇バッファ 8から読み出しデータとして出力される。

[0041] プログラム時には、制御回路 10の制御の下に、所定のプログラム電圧をメモリセルアレイ 2に供給して、メモリセルアレイ 2のワード線およびビット線をそれぞれの動作に応じた適当な電位に設定する。これによつて、メモリセルに対する電荷の注入の動作を実行する。ィレーズ時には、消去回路 13は、制御回路 10からのィレーズ信号に応じて選択されたセクタ内のすべてのメモリセルに消去用の電圧を印加して、消去スト

[0042] VCCOK回路 14は、電源電圧 Vccが所定のレベルに達したことを検出すると POG

EN回路 15に信号 VCCOKを供給する。 CAM16は、起動状態を決定する情報を記憶するものである。 CAM16に記憶された起動状態を決定する情報には、どのような起動状態かは特に限定されず、例えば起動時に各セクタをプロテクトで立ち上げるかアンプロテクトで立ち上げるかを示す情報が含まれる。

[0043] POGEN回路 15は、起動後、ライトコマンドが最初に入力された時、 CAM16の記憶状態に応じた起動情報を DPBブロック 4内のラッチ回路にラッチさせる。この P〇G EN回路 15により、信号 SET_LATCHBが生成される。 POGEN回路 15は、 VCC OK回路 14から信号 VCCOKを見て電源電圧 VCCが所定の電圧以下のときに DP Bブロック 4内のラッチ回路に起動情報をラッチさせた場合、コマンドが次に入力されたときに DPBブロック 4内のラッチ回路に起動情報を再度ラッチさせる。これによりメモリに記憶された情報の確実な読み出しとラッチ回路へのセットが可能となる。

[0044] また POGEN回路 15は、 VCCOK回路 14力、ら信号 VCCOKを見て電源電圧 VC Cが所定の電源電圧以上のときに DPBブロック 4内のラッチ回路に起動情報をラッチさせた場合、コマンドが次に入力されても DPBブロック 4のラッチ回路に起動情報を再度ラッチさせる動作は行わなレ、。これにより無駄な動作を無くすことができる。

[0045] 次に、 POGEN回路の動作を説明する。図 3は POGEN回路の動作説明図である。図 3において、 4は DPBブロック、 15は POGEN回路、 16は CAMを示す。 POGE N回路 15は CAM16が消去状態のとき、リセット信号 ADPB_CLRを Highにして、 DPBブロック 4内のラッチ回路のプロテクト情報をリセットする。一方、 POGEN回路 1 5は CAM16が書き込み状態のとき、セット信号 ADPB_SETを Highにして、 DPB ブロック 4内のラッチ回路にプロテクト情報をセットする。

[0046] 次に POGEN回路 15について説明する。図 4は POGEN回路 15の回路図である。

図 4に示すように、 POGEN回路 15は、回路 21—回路 27を含む。回路 21は、インバータ 31— 34、キャパシタ 35、 NAND回路 36を含む。回路 21は、外部からのライトイネーブル信号/ WEに対応する内部信号 WEXBがインバータ 31、 NAND回路 36 に入力され、 NAND回路の出力 WEXB—OSBがインバータ 34で反転され信号 WE XB— OSを出力する。この信号 WEXB— OSは、回路 24の NAND回路 56に入力される。

[0047] 回路 22は、インバータ 37— 40、キャパシタ 41、 NAND回路 42を含む。回路 22は、信号 VCCOKがインバータ 37、 NAND回路 42に入力され、 NAND回路 42の出力 PO_〇SBがインバータ 40で反転され、信号 P〇_〇Sを出力する。この信号 PO _OSは、回路 23のインバータ 48、回路 24のインバータ 57に入力される。回路 25は、インバータ 43、 44、キャパシタ 45を含む。回路 25は、信号 WEXBがインバータ 44 に入力され、キャパシタ 46によって遅延されて、インバータ 45から信号 WEXBDが出力される。この信号 WEXBDは、回路 23の NAND回路 47に入力される。

[0048] 回路 23は、電源投入時のコマンド入力制御回路である WEXBの状態をラッチする回路であり、 NAND回路 47、インバータ 48— 51、トランジスタ 52— 54、ラッチ回路 5 5を含む。電源レベルが所定のレベルに達したときに Highとなる信号 VCCOKが Lo wから Highになったときに一定期間だけ Highとなる信号 P〇— OSがインバータ 48 に入力されると、 PMOSトランジスタ 52が〇Nとなる。

[0049] このとき、信号 WEXBが Lowの場合、 NAND回路 47から High、インバータ 49から Lowが出力され、 PMOSトランジスタ 53が〇N、 NMOSトランジスタ 54が OFFとなり、ラッチ回路 55には Highがセットされて WEXB_POSTは Lowとなる。その後、 WE XBがはじめて Low力も Highになったとき、 WEXB_OSは一定期間だけ Highになる信号を出力するが、この期間は WEXBDは遅延により Lowを保っているため XEX B_P〇STは Lowであり、 WEXBDが Highに変わると XEXB_POSTは Highになる。

[0050] 同様にして、信号 WEXBが Highの場合、 AND回路 47から Low、インバータ 49から Highが出力され、 PMOSトランジスタ 53は〇FF、 NMOSトランジスタ 54は ONとなり、ラッチ回路 55には Lowがセットされて WEXB— POSTは Highとなる。電源が投入されている間は、この WEXB— POSTは Highを保つ。

[0051] 回路 24は、 CAM16の読み出しデータを DPBブロック 4内のラッチ回路 141にセットまたはリセットの動作を制御するィネーブル信号（SET— LATCHB)を出力する。回路 24内のラッチ回路 65は、 Lowの信号 SETをラッチすることで、 SET— LATCH Bを強制的に Highにして、 CAM16の読み出しデータを DPBブロック 4内のラッチ回路 141にセットする動作をディセーブルにする回路である。

[0052] 回路 24も回路 23と同様な動作をする。電源投入後、信号 VCCOKが Lowから Hig hになったときに、信号 P〇_OSが一定期間だけ Highとなり、これがインバータ 57に入力されると PMOSトランジスタ 62が ONとなる。このとき、 WEXBは High/Lowに関わらず、 WEXB_OSは Lowであるため、 NAND回路 56は Highを出力し、インバータ 58を介して PMOSトランジスタ 63を ONさせて、ラッチ回路 65には Highがセットされる。

[0053] 信号 WEXB力 Lowの状態で電源投入された場合、 WEXB_P〇STは Lowなので、最初に WEXBが Lowから Highになったときに発生する WEXB OSがパルスしてもラッチ回路 65に Lowはセットされなレ、。し力し、この後、上述のように WEXBDが Hi ghになると、ラッチ回路 55は Lowにセットされ、 WEXB— POSTは Highとなる。そのため、次にコマンドを入力するときに WEXB信号が Lowから Highになるときに発生する WEXB_〇Sのパルスによってラッチ回路 65は Lowにセットされる。この後、電源が投入されている間はラッチ回路 65は Lowを保つ。

[0054] また、信号 WEXBが Highの状態で電源投入された場合は、 WEXB_POSTは Hi ghであるため、最初に WEXBが Lowから Highになったときに発生する WEXB_〇S のノ^レスによってラッチ回路 65は Lowにセットされる。電源が投入されている間はラツチ回路 65は Lowを保ち、その間はインバータ 59、 60を通って N〇R回路 67の入力が Highになるため、信号 WEXBが Lowとなっても信号 SET_LATCHB力 Lowになることはなレ、。

[0055] NOR回路 67にインバータ 60の出力と信号 WEXBが入力される。インバータ 61から出力された信号 SET— LATBは、回路 26の NOR回路 26と回路 27の NOR回路 7 1に入力される。回路 26は、 NOR回路 68、インバータ 69、 70を含む。信号 SET— L ATCHB、 BPBLBCAMが NOR回路 68に入力され、インバータ 70から信号 ADPB — CLRが出力される。この信号 ADPB— CLRが Highのとき、 DPBブロック 4内のラツチ回路 141のプロテクト情報がクリアされる。

[0056] 回路 27は、 NOR回路 71、インバータ 72— 74を含む。信号 DPBLBCAMがインバータ 72で反転された信号と、信号 SET— LATCHBが NOR回路 71に入力され、インバータ 74力信号 ADPB— SETが出力される。この信号 ADPB— SETが High のとき、 DPBブロック 4内のラッチ回路 141にプロテクト情報がセットされる。この POG EN回路 15によれば、 CAM16に記憶されたプロテクト情報の確実な読み出しと DP Bブロック 4のラッチへのセットが可能となる。

[0057] 次に DPBブロック回路 4内のラッチ回路について説明する。図 5はラッチ回路 141 を示す図である。このラッチ回路 141は、 DPBブロック 4内にセクタの数だけ設けられている。このラッチ回路 141は、セクタを書き換えから保護するか否かの情報を保持する回路である。

[0058] 図 5に示すように、ラッチ回路 141は、 NMOSトランジスタ 142— 145、インバータ 1 46、 147を含む。アドレスシーケンサ 11からのアドレス選択信号 ADDRESSによつてトランジスタ 145のゲートを制御することで任意のラッチ回路 141が選択される。つまり、 ADDRESS信号線は、ラッチ回路 141の数だけ存在する。信号 L〇CK、 UNL OCKは全ラッチ回路 141に共通の信号であり、これによつてロック（セクタプロテクト） 'アンロック（セクタアンプロテクト）が設定される。信号 ADPB_SETが Highの場合、インバータ 146および 147からなるラッチにプロテクト情報がセットされる。信号 ADP B_CLRが Highの場合、インバータ 146および 147からなるラッチのプロテクト情報力 Sリセットされる。

[0059] 次に動作について説明する。図 6 (a)は電源投入時に信号 WEXBが Highの場合のタイミング図であり、同図（b)は電源投入時に信号 WEVBが Lowの場合のタイミング図である。信号 VCCOKは例えば 3Vで動作する半導体装置である場合、電源 VC Cが 2. 4V程度になったことを検出して Highになる信号である。

[0060] 従来、電源が投入された時点で信号 VCCOKを使って DPBブロック 4のラッチ回路をセット ·リセットするようにしていた。 3Vで動作する半導体装置の場合、電源 VCCが 2. 7V— 3. 6Vの範囲での動作を保証している。このため、 2. 4Vでは使用範囲外となる。電源電圧 VCCが低いときに複数のラッチ回路 141を一度にセット'リセットすることは動作が不安定になる。例えばセクタが 512個あるメモリセルアレイでは電源 VC Cが低いときに 512個のラッチ回路 141を一度にセット'リセットする必要がある。このような問題のため、本実施例では、従来のように、信号 VCCOKのレベルでセット'リセットを行わない。

[0061] プロテクト情報をラッチ回路 141にセットする場合、ユーザーは半導体記憶装置 1に対してプロテクトコマンドを発行する必要がある。したがって、プロテクトコマンドが発行されるときの最初のライトコマンドによって DPBブロック 4内のラッチ回路 141を全セットまたはリセットを行う。または、電源投入後、最初にプログラムまたは消去コマンドが入力されるときに、 DPBブロック 4内のラッチ回路 141の全セットまたはリセットを行う。コマンドを発行する時には、電源のレベルは、通常動作に許可された範囲にある。このため、 CAM16の確実な読み出しとラッチ回路 141へセットを行うことができる。

[0062] 図 6 (a)に示すように、ライトイネーブル信号 ZWEに対応する内部信号 WEXBが H ighで立ち上がる場合、電源 VCCがゆっくり立ち上がって、信号 VCCOKは電源が所定レベルに達すると立ち上がる。信号 WEXBは内部の信号なので、電源 VCCと同じような傾きで VCCまで上がっていく。最初のコマンド入力に応じて、信号 WEXB ははじめて Highから Lowになる。信号 CAM_READは、信号 VCCOK力 Lowから High,または信号 WEXBが High力も Lowになると、一定期間 Highのパルスを出力して CAM16の読み出しを行う信号である。 POGEN回路 15は、 2回目の CAM_R EADによって、 CAM16に記憶されている起動状態を決定する情報を読み出す。このとき、信号 SET_LATCHBは Lowであるため、これによりプロテクトをセットで立ち上げるか、アンプロテクトで立ち上げるかの情報を DPBラッチ回路 141に記憶させること力 Sできる。

[0063] CAM16が書き込み状態のとき、信号 DPBLBCAMが Highとなり、 CAM16が消去状態のとき、信号 DPBLBCAM力 Lowとなる。信号 WEXB力 Lowの期間、信号 S ETLATCHBが High力ら Lowになる。図 4の回路 26において、信号 SET— LATC HBが Low、信号 DPBLBCAMが Lowのとき、 NOR回路 68は Highを出力し、インバータ 70は Highの信号 ADPB— CLRを出力する。これにより DPBブロック 4内のすベてのラッチ回路 141のプロテクト情報がリセットされる。よってアンプロテクトで立ち上がる。

[0064] —方、図 4の回路 27において、信号 SET— LATCHBが Low、信号 DPBLBCA Mが Highのとき、 NOR回路 73の出力は Highとなり、インバータ 74は Highの信号 A DPB— SETを出力する。これにより DPBブロック 4内のラッチ回路 141にプロテクト情報がセットされる。よってプロテクトで立ち上がる。

[0065] また、 CAM情報をラッチ回路 141にセットまたはリセットした後、信号 WEXB力 SLo wから Highへの立ち上がりで信号 SETが Highから Lowになる。このとき、信号 SET _LATCHBが High、信号 SETが Lowになる。次に信号 WEXBが Highから Lowになるときには、信号 SET_LATCHBは Lowにならなレ、。これは、ラッチ回路 65が Lo wの信号 SETをラッチしつづけているためである。したがって、一度ラッチ回路 141 へプロテクト情報のセット ·リセットが行われると、図 4の回路 24のラッチ回路 65が反転し、次のコマンド発行時にはセット'リセットの信号は発生しない。 [0066] 図 6 (b)に示すように、信号 WEXBが Lowで立ち上がる場合、電源 VCCがゆっくり立ち上がって、信号 VCCOKは電源が所定レベルに達すると立ち上がる。コマンドを書き込むには、信号 WEXBが Highから動く必要がある。このため、ユーザーがドライバーを入れて信号 WEXBを一度 Highする。 POGEN回路 15は、信号 VCCOKが Highになるのを受けて、信号 CAM_READが Highの期間、信号 WEXBは Low、信号 SET_LATCHBは Lowなので、電源電圧 VCCがあがってレ、る不安定な状態で CAM16をリードして DPBブロック 4のラッチ回路 141にプロテクト情報のセットもしくはリセットをしている。このため、次に信号 WEXBが High力 Lowになるときに DP Bブロック 4のラッチ回路 141にプロテクト情報を再セットする。

[0067] 具体的には、図 4の回路 26において、信号 SET_LATCHBが Low、信号 DPBL BCAMが Lowのとき、 NOR回路 68は Highを出力し、インバータ 70は Highの信号 ADPB_CLRを出力する。これにより DPBブロック 4内のすべてのラッチ回路 141のプロテクト情報がリセットされる。よってアンプロテクトで立ち上がる。

[0068] また、図 4の回路 27において、信号 SET— LATCHBが Low、信号 DPBLBCAM が Highのとき、 NOR回路 73の出力は Highとなり、インバータ 74は Highの信号 AD PB— SETを出力する。これにより DPBブロック 4内の全てのラッチ回路 141にプロテタト情報がセットされる。よってプロテクトで立ち上がる。

[0069] また、 CAM情報をラッチ回路 141にセットまたはリセットした後、 WEXBの Lowから Highへの立ち上がりで信号 SETが Highから Lowになる。信号 SET— LATCHBが Highになるときに、信号 SET力 SLowになる。次に信号 WEXBが Highから Lowになるときには、信号 SETLATCHBは Lowにならない。したがって、一度ラッチ回路 14 1へプロテクト情報のセット ·リセットが行われると、図 4の回路 24のラッチ回路 65が反転し、次のコマンド発行時にはセット'リセットの信号は発生しなレ、。なお、上記実施例では、プロテクト情報を例にしているが電源投入時に CAM16の読み出し情報により、デバイスの各種動作モードを決定することは頻繁にあるためそのようなケースでの使用も可能である。

[0070] 実施例 1をまとめると以下の通りである。半導体装置は、データを記憶するメモリセルを含みセクタごとに管理されたメモリセルアレイ 2と、起動状態を決定する情報を記憶する CAM (メモリ） 16と、 CAM16に記憶された情報に応じた起動情報をラッチするラッチ回路 4と、起動後、所定のコマンド入力時に CAM16を参照して起動情報をラッチ回路 4にラッチさせる POGEN回路（起動制御回路） 15と含む。実施例 1によれば、起動後の所定コマンド入力時に CAM16の記憶状態に応じた起動情報を DPB ブロック 4内のラッチ回路 141にラッチさせるので、 CAM16に記憶された情報の確実な読み出しとラッチ回路 141への確実なセットが可能となる。

実施例 2

[0071] 次に実施例 2について説明する。図 7は従来の半導体装置におけるラッチ回路を示す図である。同図（a)はセクタアレイのプロテクト情報をラッチする回路 201、同図（ b)はィレーズ情報をラッチする回路 202、同図（c)は信号変換回路 203を示す。同図（a)に示すように、回路 201は、セクタアレイのプロテクト情報をラッチする回路であり、 NMOSトランジスタ 204— 208、 PMOSトランジスタ 209、インバータ 210— 212 、 NAND回路 213、 NOR回路 214を含む。回路 201は、 1セクタに対して 1つ存在する。 512セクタあった場合、回路 201は 512個必要になる。

[0072] 同図（b)に示すように、回路 202は、 NMOSトランジスタ 220— 223、 PMOSトランジスタ 224 226、インノータ 227— 229、 NAND回路 230および 231、 NOR回路 232および 233を含む。回路 202は、ユーザーがィレーズコマンドを入力したときに、ィレーズしたいセクタに対するィレーズ情報をラッチする回路である。回路 202は、 1 セクタに対して 1つ存在する。つまり、セクタが 512個の場合には、回路 202は 512個必要になる。セクタのレイアウトとしては、図 8に示した例では、縦方向に配置する 32 個のセクタからなるバーティカルブロック力横方向に 32ブロック配列する。また、横方向に配置する 16個のセクタからなるホリゾンタルブロック力縦方向に 32ブロック配置する。

[0073] 同図（c)に示すように、回路 203は、 NAND回路 240および 241、インバータ 242 および 243を含む。信号 GSELgは、 32セクタ力なる 16個のバーティカルブロックの内の一つを選択する内部セクタデコード信号である。信号 HSELhは、 32個のホリゾンタルブロックを選択する信号、つまり、バーティカルブロック内の 32セクタ中の一つを選択する内部セクタデコード信号である。信号 GSELDgは、バーティカルブロックを選択する外部セクタデコード信号である。信号 HSELDhは、ホリゾンタルブロックを選択する外部セクタデコード信号である。

[0074] NAND回路 240は、信号 GSELg、信号 HSELhを NAND処理し、インバータ 242 は、入力された信号 SELXBを反転して信号 SELXを出力する。この信号 SELXは、各セクタに対し固有の信号である。つまり、セクタの数だけ存在し、あるセクタを選択するときには、そのセクタに対する信号 SELXが Highとなる。回路 201の NMOSトランジスタ 205、 NAND回路 213に入力され、回路 202の NMOSトランジスタ 220、 N AND回路 230に入力される。また NAND回路 240の信号 SELXBは、回路 201の N〇R回路 214、回路 202の NOR回路 232に入力される。

[0075] また NAND回路 241は、外部力入力された信号 GSELDg、信号 HSELDhを N AND処理し、インバータ 243は、入力された信号 SELXDBを反転した信号 SELXD を出力する。この信号 SELXDは、回路 202の NAND回路 231に入力される。信号 SELXDBは、回路 202の NOR回路 233に入力される。

[0076] 回路 201において、逆向きに並列に接続されたインバータ 210および 211力なるラッチ回路 215を含む。 NMOSトランジスタ 204のゲートは、信号 D— LOCKにより制御される。信号 D— LOCKは、セクタプロテクトビットをセットするための信号である。 NMOSトランジスタ 206のゲートは、信号 D— UNLOCKにより制御される。信号 D —UNLOCKは、セクタプロテクトビットをクリアするための信号である。 NMOSトランジスタ 205のゲートは、信号 SELXにより制御される。 NMOSトランジスタ 207のゲートは、信号 ADPB— CLRにより制御される。

[0077] 信号 ADPB— CLRは、パワーアップ後に ADPB—CLRが Highとなり、 DPBブロックのラッチをリセットする信号である。信号 SELXが High、インバータ 212の出力が H ighの場合、 NAND回路 213の出力は Low、 PM〇Sトランジスタ 209が〇Nとなる。共に信号 SELXBが Low、インバータ 212の出力が HIGHのとき、 N〇R回路 214の出力が Lowとなり、 NMOSトランジスタ 208が OFFとなり、出力データ DPBOUTBとして Highが出力される。

[0078] またラッチ部 215にプロテクト情報をラッチしていると、インバータ 212の出力力 SLow となり、 NMOSトランジスタ 208が ONとなり、 DPBOUTBが Lowとなる。信号 DPBO UTB力 SLowの時に、セクタはプロテクトされる。信号 SELX力 SLowのときは、 PMOS トランジスタ 209と NMOSトランジスタ 208は OFFとなる。 DPBOUTの状態は、信号 SELXが Highとなる他のセクタのプロテクト情報をラッチする回路により決定される。

[0079] 回路 202において、電源 VCCとグランド GND間に、 PMOSトランジスタ 224、 NM OSトランジスタ 220および 221が直列に接続されている。 PMOSトランジスタ 224のゲートは、信号 SLRSTBにより、 NMOSトランジスタ 220のゲートは、信号 SLENにより、 NMOSトランジスタ 221のゲートは、信号 SELXによりそれぞれ制御される。信号 SLENは、セクタィレーズコマンド入力時に、ィレーズするセクタ情報をラッチするための信号である。

[0080] PMOSトランジスタ 224と NMOSトランジスタ 220の接続ノードに逆向きに並列接続されたインバータ 227および 228からなるラッチ回路 234が接続されてレ、る。このラツチ回路 234はィレーズ情報をラッチする。信号 SLRSTBは、ィレーズセクタラッチをリセットする信号である。セクタィレーズ前に SLRSTBが Lowとなり、ラッチがリセットされる。ラッチ回路 234の出力はインバータ 229を介して反転されて出力される。信号 SELXが High、インバータ 229の出力が Highのとき、 NAND回路 230の出力は Lowとなり、 PMOSトランジスタ 225が ONとなる。

[0081] またこのとき、 NOR回路 232の出力力 SLowとなり、 NMOSトランジスタ 222が OFF となり、出力データ SLSB (Sector Latch Set Bar)として Highが出力される。このように、内部アドレスがィレーズするセクタにヒットすると、 SLSB力 SLowとなり、そのセクタのィレーズが行われる。同様に、信号 SELXDが High、インバータ 229の出力が Hig hの場合、 NAND回路 231の出力は Low、 PMOSトランジスタ 226が ONとなる。

[0082] またこのとき、 N〇R回路 233の出力力 Lowとなり、 NMOSトランジスタが OFFとなり、出力データ SLSDB (Sector Latch Set for Data Polling Bar)として Highが出力される。 SLSDBは、セクタィレーズ中に、ユーザーがィレーズするセクタを選択すると、 S LSDBが Lowとなり、出力 Bitが Toggleする。信号 SELXが Lowの場合は、 PMOS トランジスタ 225、 226、 NMOSトランジスタ 222、 223は OFFとなり、 SELX力 SHigh となる他のセクタのィレーズ情報をラッチする回路により、 SLSB、 SLSDBは決定される。 [0083] 図 8では、従来の半導体装置のラッチ回路におけるレイアウトを示す図である。図 8 において、 250はチップ全体、 251および 252はコアセノレ、 252は図 7に示したラッチ回路を示す。図 8に示す例では、ラッチ回路 253がレイアウト上でセクタアレイの横に配置されている。このタイプは 512M品を 256M品等にカットダウンする場合には必要のないセクタアレイと一緒に取ることができるという利点がある。しかし、回路が大きいため、レイアウト面積が増えてしまうという問題がある。これは、ラッチ回路 253が分散されて置かれているため、出力回路が大きくなつてしまうため、レイアウトが大きくなつてしまう。

[0084] し力、しながら、半導体装置は、ィレーズモードとセクタプロテクトモードの 2種類のモードが存在するものがある。このため、ィレーズモードとセクタプロテクタモードの 2種類モード用に、ラッチ回路が各セクタに対して 1つずつ必要となる。したがって、例えば 512セクタからなるフラッシュメモリでは、ラッチ回路が 1024個必要になり、それぞれに対し出力回路が必要であった。そのため、トランジスタの数が多くなりレイアウトが大きくなつてしまうという問題がある。

[0085] そこで、実施例 2は上記問題点に鑑みなされたものであり、効率よくカットダウンでき、かつレイアウト面積が大きくなることはない半導体装置を提供することを目的とする

[0086] 図 9は、実施例 2に係る半導体装置の消去に関するブロック図である。図 9に示すように、半導体装置 301 ίま、メモリセノレアレイ 2、 DPB回路 304、セクタラッチ回路 305、制御信号バッファ 6、アドレスバッファ 7、 I/Oバッファ 8、コマンドデコーダ 9、制御回路 310、アドレスシーケンサ 11、 Χ/Υデコーダ 12、消去回路 13を含む。上記と同一箇所については同一符号を付して説明を省略する。

[0087] メモリセルアレイ 2は、データを記憶するメモリセルを含みセクタごとに管理されている。制御信号バッファ 6は、外部からの制御信号を保持し、この制御信号を制御回路 10に供給する。アドレスバッファ 7は、外部からのアドレス信号を保持し、このアドレス信号をコマンドデコーダ 9に供給する。 ΙΖ〇バッファ 8は、外部からのデータや制御回路 10からのデータを保持する。コマンドデコーダ 9は、入力をデコーダし、デコード結果を制御回路 10に供給する。 [0088] 制御回路 10は、ステートマシーンとして機能し、 DPB回路 304およびセクタラッチ回路 305ラッチされたプロテクト情報およびィレーズ情報に応じて各セクタを制御する。この制御回路 10は、所定のコマンド入力時に、ィレーズするセクタ情報をラッチするための信号 SLENをセクタラッチ回路 305に供給する。また制御回路 10は、セクるための信号 D_UNL〇CKを DPB回路 304に供給する。

[0089] アドレスシーケンサ 11は、制御回路 10からの信号に応じてセルを選択する。ァドレスシーケンサ 11は、 32セクタからなるグループを選択するセクタアドレス信号 GSEL gおよび 32セクタの中の一つを選択するセクタアドレス信号 HSELhを DPB回路 304 およびセクタラッチ回路 305に入力する。また、外部から 32セクタからなるグノレープを選択するセクタアドレス信号 GSELDgおよび 32セクタの中の一つを選択するセクタアドレス信号 HSELDhをセクタラッチ回路 350に入力する。

[0090] DPB回路 304は、セクタの書き換えに対するプロテクト情報がセットされる。この DP B回路 304は、信号 DPBOUTBを制御回路 10に出力し、信号 DPBOUTB力 SLow のときに、セクタはプロテクトされる。セクタラッチ回路 305は、各セクタに対するィレーズ情報がセットされる。セクタラッチ回路 305は、内部アドレスがィレーズするセクタにヒットすると、 Lowになる信号 SLSBを制御回路 10に出力する。

[0091] 制御回路 10は、信号 SLSBが Lowになると、ィレーズ信号 ERATRESSを消去回路 13に供給する。消去回路 13は、制御回路 10からのィレーズ信号 ERSTRESSに応じて選択されたセクタ内のすべてのメモリセルに消去用の電圧を印加させ、消去ストレスをメモリセルにかけてデータの消去を行う。またセクタラッチ回路 305は、セクタィレーズ中に、ユーザーがィレーズするセクタを選択すると、 Lowになる信号 SLSD Bを制御回路 10に出力する。

[0092] 制御回路 10は、 Lowの信号 SLSDBを受け取ると、 I/Oバッファ 8を通じてチップ外部に Toggleデータ（H，Lの繰り返しデータ）を出力する。なお、図 9では、 PPBセノレアレイは略してある。制御回路 10は、 PPBセルアレイと DPB回路 304のセクタのプロテクト情報を合成したプロテクト情報に応じて消去回路 13を制御するようにしてもよい [0093] 次にセクタラッチ回路 305について説明する。図 10は実施例 2に係るセクタラッチ回路を示す図である。図 10に示すように、セクタラッチ回路 305は、デコード回路 35 1、各セクタに対する情報をそれぞれラッチする複数のラッチ回路 352 (0)一 352 (31 )、出力回路 353および 354を含む。セクタラッチ回路 305では、出力回路 353および 354を一つのバーティカルブロックにおける複数のラッチ回路 352 (0) 352 (31) に対して共通に設けている。これにより、トランジスタ数を減らすことができた。ラッチ回路だけは共通化は出来ないので、ラッチ部 352 (0) 352 (31)を 32個設けている

[0094] デコード回路 351は、複数のラッチ回路 352 (0) 352 (31)に対して共通に設けられアドレスをデコードするものであり、 NAND回路 360、インバータ 361を含む。各ラツチ回路 352 (0)一 352 (31)は、 PMOSトランジスタ 370、 NMOSトランジスタ 371 一 376、インバータ 377および 378を含む。

[0095] 出力回路 353は、インバータ 380— 382、 NOR回路 383、 PMOSトランジスタ 384 、 NMOSトランジスタ 385を含む。出力回路 354は、インバータ 390— 392、 NOR回路 393、 PMOSトランジスタ 394、 NMOSトランジスタ 395を含む。出力回路 353および 354は、複数のラッチ回路 352 (0)一 352 (31)に対して共通に設けられ各ラッチ回路 352 (0)— 352 (31)にラッチされた情報を出力する。

[0096] セクタラッチ回路 305において、電源 VCCとグランド間にそれぞれ PMOSトランジスタ 370、 NMOSトランジスタ 371および 372が直列に接続されている。 PMOSトランジスタ 370、 NMOSトランジスタ 371の間には、インバータ 377およびインバータ 3 78からなるラッチ部が接続されている。 PMOSトランジスタ 370のゲートは、ィレーズセクタラッチをリセットする信号 SLRSTBにより制御される。

[0097] インバータ 381の出力とグランド間に NMOSトランジスタ 373および 374が直列に接続されている。またインバータ 391の出力とグランド間に NMOSトランジスタ 375および 376が接続されている。

[0098] デコード回路 351において、セクタィレーズコマンド入力時に、ィレーズするセクタ情報をラッチするための信号 SLENが入力される。また 32セクタからなるバーティカルブロックを選択する内部セクタデコード信号 GSELgが入力される。 NAND回路 36 0は、入力された信号 SLEN、信号 GSELgを NAND処理し、さらにインバータ 361 は入力された信号を反転して信号 SLENqv出力する。

[0099] NMOSトランジスタ 371のゲートは、デコード回路 351の出力 SLENqvにより制御され、ィレーズするセクタ情報がラッチ部にラッチされる。なお、セクタィレーズ前に信号 SLRSTBが Lowとなり、インバータ 361の出力 SLENqvが Highとなり、ラッチ部がリセットされる。

[0100] NMOSトランジスタ 373および 375のゲートは、インバータ 377および 378からなるラッチ部のデータに応じて制御される。 NMOSトランジスタ 372および 374のゲートは、 32セクタの中の一つを選択する内部セクタデコード信号 HSEL (0)一 HSEL (3 1)により制御される。 NMOSトランジスタ 376のゲートは、 32セクタの中の一つを選択する外部セクタデコード信号 HSELD (0)— HSELD (31)により制御される。

[0101] 出力回路 353において、インバータ 380には、 32セクタ力、らなるバーティカルブロックを選択する内部セクタデコード信号 GSELgが入力される。例えば、一つのバーティカルブロック中、 0番目のセクタが消去対象である場合、 HSEL (O)は Highとなって、 Q (0)は Highにセットされる。信号 GSELgが Highであれば、信号 GSELgを受けたインバータ（with weak Pch) 381によって Highが出力される力信号 HSEL (O)が High、 Q (0)が Highとなるため、信号 SLSBqvはグランドに強く引っ張られて Lowになる。この回路動作は、インバータ 381の PMOSトランジスタの駆動能力を、 NMOS トランジスタ 373、 374の駆動能力より弱くすることで実現できる。信号 SLSBqvが Lo wになると、 NMOSトランジスタ 385が ONとなり、信号 SLSBは Lowとなる。これにより、そのセクタのィレーズが行われる。図 7 (b)に示す従来の回路では、 32セクタ分のデコード信号が各々の出力回路部（トランジスタ 225、 222)に対して設けられていたが、出力回路 353では、 32セクタ分のラッチ回路 352 (0)— 352 (31)力もの共通の出力線 (各々のトランジスタ 373の出力）が入力される構成となっている。

[0102] 出力回路 354において、インバータ 390には、 32セクタ力、らなるバーティカルブロックを選択する外部セクタデコード信号 GSELDgが入力される。信号 GSELDgが Hig hであれば、信号 GSELDgを受けたインバータ（with weak Pch) 391によって Highが出力されるが、消去中にユーザが外部からあるバーティカルブロック内の 0番目のセクタを選択すると、信号 HSELD (O)は Highとなって、 Q (O)が Highとなり、信号 SLS DBqvはグランドに強く引っ張られて Lowになる。信号 SLSDBqv力 owになると、 N MOSトランジスタ 395が ONとなり、信号 SLSDBは Lowとなる。これにより出力 Bitが Toggleする。このように、デコード回路 351、出力回路 353および 354は、所定のバ一ティカルブロック内に含まれるセクタに対応したラッチ回路 352 (0)一 352 (31)に対して共通に設けられている。

[0103] 次に DPB回路 304について説明する。図 11は本実施例に係る DPB回路 304を示す図である。図 11に示すように、 DPB回路 304は、デコード回路 404、ラッチ回路 40 5 (0)— 405 (31)、出力回路 406を含む。出力回路 406は一つのバーティカルブロックにおける複数のラッチ回路 405 (0) 405 (31)に対して共通に設けている。これによりトランジスタ数を減らすことができる。ラッチ回路だけは共通化は出来ないので、 DPB回路 304は、 32個のラッチ回路 405 (0)— 405 (31)を含む。このラッチ回路 4 05 (0)一 405 (31)は、プロテクト情報をラッチする。

[0104] デコード回路 404は、 NAND回路 440および 441、インバータ 442および 443を含む。各ラッチ回路 405 (0)一 405 (31)は、 NMOSトランジスタ 420— 425、インバータ 426および 427を含む。出力回路 406ίま、インノ一タ 430一 432、 NOR回路 433 、 PMOSトランジスタ 434、 NMOSトランジスタ 435を含む。出力回路 406は、複数のラッチ回路 405 (0)一 405 (31)に対して共通に設けられ各ラッチ回路 405 (0)一 4 05 (31)にラッチされた情報を出力する。

[0105] NAND回路 440には、 32セクタからなるバーティカルブロックを選択する内部セクタデコード信号 GSELgおよびセクタプロテクトビットをセットするための信号 D—LOC Kが入力される。デコード回路 404において、 NAND回路 440は、入力された信号 GSELg,信号 D_L〇CKを NAND処理して信号 SELXBをインバータ 442に入力する。インバータ 442は、信号 SELXBを反転しプロテクトビットをセットする信号 LOC Kを出力する。

[0106] また、 NAND回路 441には、 32セクタからなるバーティカルブロックを選択する内部セクタデコード信号 GSELgおよびセクタプロテクトビットをクリアするための信号 D UNLOCKが入力される。また NAND回路 441は、信号 GSELg、信号 D UNL OCKを NAND処理して信号 SELXDBをインバータ 443に入力する。インバータ 44 3は、信号 SELXDBを反転してセクタプロテクトビットをクリアする信号 UNLOCKを出力する。

[0107] 出力回路 406のインバータ 431とインバータ 432間とグランドは、 NMOSトランジスタ 423および 424が直列に接続されている。 NMOSトランジスタ 420のゲートは、プロテクトビットをセットする信号 LOCKにより制御される。 NMOSトランジスタ 422のゲートは、セクタプロテクトビットをクリアする信号 UNLOCKにより制御される。 NMOS トランジスタ 421および 424のゲートは、 32セクタの中の一つを選択する内部セクタデコード信号 HSEL (0)一 HSEL (31)により制御される。 NMOSトランジスタ 423のゲートは、インバータ 426および 427からなるラッチ部の出力により制御される。 NM OSトランジスタ 425のゲートは、信号 ADPB_CLRにより制御されている。

[0108] パワーアップ後に信号 ADPB_CLRが Highとなり、インバータ 426および 427力、らなるラッチがリセットされる。出力回路 406は、インバータ 430— 432、 NOR回路 433 、 PMOSトランジスタ 434、 NMOSトランジスタ 435を含む。出力回路 406のインバータ 430には、 32セクタからなるバーティカルブロックを選択する内部セクタデコード信号 GSELgが入力される。

[0109] 例えば、あるバーティカルブロック中の 0番目のセクタがプロテクトされている場合は、 LK (0)は Highとなっている。書き換えコマンドが入力され、内部アドレスが変化して信号 GSELgが Highとなると、信号 GSELgを受けた 2つ目のインバータ（with weak Pch) 431によって Highが出力される力信号 HSEL (0)が Highとなって 0番目のセクタが選択されると、 LK (0)が Highのため、 NMOSトランジスタ 423および 424 が〇Nとなり、信号 DPBqvはグランドに強く引っ張られて Lowになる。 NMOSトランジスタ 435力 S〇Nとなり、信号 DPBOUTBが Lowとなる。これにより、セクタはプロテクトされる。なお、デコード回路 404および出力回路 406は、所定のバーティカルブロック内に含まれるセクタに対応したラッチ回路 405 (0)一 405 (31)に対して共通に設けられている。

[0110] 次に実施例 2に係る半導体装置 301の動作について説明する。図 12はタイミング図である。図 9も参照して説明する。図 12において、信号 GSELg、信号 SLENqv、信号 HSEL (O)— HSEL (31)は、外部アドレス入力によるものと、内部でアドレスシ一ケンサ 11が生成するアドレスによるものとがある。外部からのコマンド入力中は関係のなレ、信号なので、波形は関係なしとする（Disable)。

[0111] 予め、書き換えに対するセクタ保護情報力 DPB回路 304にセットされている。この DPB回路 304は、セクタ毎に 1つ設けられている。複数のセクタで 1つの DPB回路が設けられてレ、ることもある。 DPB回路 304には、例として、セクタ 0とセクタ 2を保護するフラグ（¾ がセットされているものとする。制御回路 10に消去コマンドが入力される。 30Hはセクタ消去を意味するコマンドである。このとき、消去したいセクタのアドレスが順次入力される。

[0112] 外部からのセクタアドレス（SECn)が入ると、 /WEの立下りでアドレスバッファ 7にセクタアドレスがラッチされる。 ZWEが Highに立ち上がるときに発生する SLENパノレスと、そのラッチされているアドレス（GSELg、 HSEL (N) )によってセクタラッチ回路 305内のラッチをセットする。例えば、セクタ Sl、 S2のセクタアドレスが入力されると、アドレスバッファ 7からセクタラッチ回路 305の対応するラッチに、消去を示すフラグ ※）が順次セットされていく。つまり、図 10に示したラッチ回路のノード Qに Highがセットされる。制御回路 10は、セクタアドレスの入力がすべて完了すると、消去アルゴリズムに従って一連の消去動作を制御する。

[0113] 具体的には、制御回路 10は、アドレスシーケンサ 11がセクタ SOからセクタ Snまでのセクタアドレスを順次生成してレ、き、その都度生成アドレスに対応する DPB回路 30 4およびセクタラッチ回路 305にアクセスし（これをアドレスシーケンサによるサーチと呼ぶ）、消去の可否を判断してから実際の消去をセクタに順次行っていく。例として、まず、アドレスシーケンサ 11はセクタアドレス AOを生成し、 DPB0と SL0をサーチする（DPB0は LK (0)、 SL0は Q (0)に対応する）。

[0114] 信号 GSELgが Highであれば、信号 GSELgを受けた 2つ目のインバータ（with weak Pch) 381によって Highが出力される力その間に信号 HSEL (l) HSEL (3 1)が変化して HSEL (1)、 HSEL (2)が選ばれる時は、 Q (1)、 Q (2)が Highであるため、信号 SLSBqvはグランドに強く引っ張られて Lowになる。また信号 GSELgが Highであれば、信号 GSELgを受けた 2つ目のインバータ（with weak Pch) 431によつて Highが出力されるが、その間に信号 HSEL (0)、 HSEL (2)が選ばれる時は、 L K (0)、 LK (2)が Highであるであるため、信号 DPBqvはグランドに強く引っ張られて Low (こ 7よる。

[0115] すると、 DPB0は保護フラグあり、 SL0は消去フラグなしであることがそれぞれ DPB OUTB信号線および SLSB信号線から制御回路 10に入力される。制御回路 10は、信号 SLSBが消去しなレ、（同時に DPBOUTBが書き換え保護なし)ことを示す信号を受けて、セクタ SOに対する消去は行わなレ、。続いて、アドレスシーケンサ 11は次のセクタアドレス A1を生成し、 DPB1と SL1をサーチする。すると、 DPB1は保護フラグなし、 SL1は消去フラグありであることがそれぞれ制御回路 10に入力される。制御回路 10は、信号 DPBOUTBが書き換え保護なし、且つ、信号 SLSBが消去を示すことを受けて、そのセクタ 1に対する消去を行う。

[0116] すなわち、制御回路 10は、信号 ERSTRESSを消去回路 13に出力し、消去回路 1 3はセクタ S1の全セルに対し消去ストレスを印加する。尚、実際には消去ストレス印加に先立って（ERSTRESS信号発生の前）、前書き込みが対象セクタのセルに対して行われるが、ここでは簡略のため省略している。

[0117] 消去ストレス印加後、制御回路 10は、消去べリファイ動作の結果消去が完了したことを認識すると、アドレスシーケンサ 11は次のセクタアドレス A2を生成し、 DPB2と S L2をサーチする。すると、 DPB2は保護フラグあり、 SL2は消去フラグありであることがそれぞれ制御回路 10に入力される。なお、図 9ではべリファイ回路も簡略化のため省略している。

[0118] 制御回路 10は、信号 DPBOUTBが書き換え保護ありを示す信号を受けて、（信号 SLSBが消去を示していても）そのセクタ S2に対する消去は行わなレ、。続いてァドレスシーケンサ 11は、次のセクタアドレスを生成し、同様の動作をセクタ nまで行レ、、一連の消去動作が完了する。

[0119] ここで信号 SLSDBについて説明する。もし、消去中に、外部からあるアドレスを指定した読み出し動作が実行されると、そのセクタアドレス（GSELD、 HSELD)がセクタラツチ回路 305に入力されて、もしそのアドレスが消去中のセクタであると（セクタラツチ回路 305のノード Qが Highで、信号 SLSDBが Low)、消去中を意味する信号 S LSDB力 SLowとなり、それを受けた制御回路 10は I/Oバッファ 8を通じてチップ外部に Toggleデータを出力する。なお、この機能は、ユーザーがチップ消去中なのか否かのステータスを知るための機能の一つとして従来より存在する。

[0120] 実施例 2によれば、 DPB回路 304、セクタラッチ回路 305において、必要最低限なラッチ部分は 1セクタ単位で残し、出力部分を多重化（32セクタ分)することによりトランジスタ数を減らすことができる。バーティカルブロックを選択することにより該当する 16セクタのラッチ回路の出力信号を引き上げる。ホリゾンタルブロックを選択することにより、 16セクタ中の 1セクタのラッチ情報が読み出され、先ほどプノレアップした信号をプノレダウンする。それにより、 32セクタ中の 1セクタの情報を読み出すことが出来るようになる。プルダウンされたセクタは、ィレーズにおいてはィレーズセクタ情報、プロテクトにおいてはセクタプロテクト情報になる。

[0121] 実施例 2をまとめると以下の通りである。半導体装置 301は、データを記憶するメモリセルを含みセクタごとに管理されたメモリセルアレイ 2と、各セクタに対する情報 (セクタ保護情報またはプロテ外情報)をそれぞれラッチする複数の第 1の回路 352 (40 5)と該複数の第 1の回路 352 (405)に対して共通に設けられアドレスをデコードする第 2の回路 351 (404)とを含むセクタラッチ回路 305 (DPB回路 304)と、前記各第 1 の回路 352 (405)にラッチされた情報に応じて前記各セクタを制御する制御回路 10 とを含む。また半導体装置 301は、セクタラッチ回路 305 (DPB回路 304)は、前記複数の第 1の回路 352 (405)に対して共通に設けられ前記各第 1の回路 352 (405)にラッチされた情報を出力する第 3の回路 353、 354 (406)を含む。

[0122] このように構成することで以下のような効果を有する。図 13は実施例 2に係る半導体装置のレイアウトを示す図である。図 13では回路変更後に作られたレイアウト構成を示す。図 13ίこおレヽて、 501 fまチップ全体、 502および 503fまコアセノレ、 504fまラッチ回路を示す。ラッチ回路 504には、上述した DPB回路 304およびセクタラッチ回路 305力含まれる。ラッチ回路 504力コアセノレ 502および 503の横におレヽてあるため力ットダウンした場合に楽に設計できる。またカットダウンした場合に不要なセクタアレイと一緒にラッチ回路 504もはずすことが出来る。また回路自体も小さいためレイアウト面積も少なくできる。またデコードの共通化、出力の多重化、回路を 1箇所にすることによりレイアウト面積を小さくできる。またトランジスタ数で比較して半分以下の約 37 %の大きさになる。

[0123] なお、実施例 1と実施例 2を組み合わせて図 2で示した実施例 1の DPB回路 4を図

11で示した DPB回路 304と同様に構成してもよレ、。この場合、 DPB回路 4は、図 11 に示すように、起動情報をセクタごとにそれぞれラッチする複数の第 1の回路 405と該複数の第 1の回路 405に対して共通に設けられアドレスをデコードする第 2の回路 404とを含む。 DPB回路 4は更に、複数の第 1の回路 405に対して共通に設けられ第 1の回路 405にラッチされた情報を出力する第 3の回路 406を含む。

[0124] 以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなぐ請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。

Claims

請求の範囲

[1] 起動状態を決定する情報を記憶するメモリと、

前記メモリに記憶された情報に応じた起動情報をラッチするラッチ回路と、起動後、所定のコマンド入力時に前記メモリを参照して前記起動情報を前記ラッチ回路にラッチさせる起動制御回路と

を含む半導体装置。

[2] 前記起動制御回路は、前記コマンドが最初に入力されたときに前記起動情報を前記ラッチ回路にラッチさせる請求項 1記載の半導体装置。

[3] 前記起動制御回路は、電源電圧が所定の電圧以下のときに前記起動情報を前記ラツチ回路にラッチさせた場合、前記コマンドが次に入力されたときに前記起動情報を前記ラッチ回路に再度ラッチさせる請求項 1または請求項 2記載の半導体装置。

[4] 前記起動制御回路は、電源電圧が所定の電源電圧以上のときに前記起動情報を前記ラッチ回路にラッチさせた場合、前記コマンドが次に入力されても前記起動情報を前記ラッチ回路に再度ラッチさせる動作を行わない請求項 1から請求項 3記載のいずれか一項に記載の半導体装置。

[5] 前記起動制御回路は、前記メモリが書き込み状態のとき、所定のセット信号を出力することで前記起動情報を前記ラッチ回路にセットする請求項 1から請求項 4のいずれか一項に記載の半導体装置。

[6] 前記起動制御回路は、前記メモリが消去状態のとき、所定のリセット信号を出力することで前記ラッチ回路の起動情報をリセットする請求項 1から請求項 4のいずれか一項に記載の半導体装置。

[7] データを記憶するメモリセルを含みセクタごとに管理されたメモリセルアレイを更に含み、前記ラッチ回路は、前記セクタごとに前記起動情報をラッチする請求項 1から請求項 6のレ、ずれか一項に記載の半導体装置。

[8] 前記ラッチ回路は、複数のセクタで 1つの前記起動情報をラッチする請求項 7記載の半導体装置。

[9] 前記コマンドは、ライトコマンドである請求項 7または請求項 8記載の半導体装置。

[10] 前記メモリに記憶された起動状態を決定する情報は、起動時に前記各セクタをプロテクトで立ち上げるかアンプロテクトで立ち上げるかを示す情報である請求項 7から請求項 9のレ、ずれか一項に記載の半導体装置。

[11] 前記メモリは、不揮発性の内容参照メモリである請求項 7から請求項 10のいずれか一項に記載の半導体装置。

[12] 前記半導体装置は更に、前記ラッチ回路にラッチされた起動情報に応じて前記メモリセルアレイ内のメモリセルのデータを消去する消去回路を含む請求項 7から請求項 1

1のいずれか一項に記載の半導体装置。

[13] 前記半導体装置は更に、前記ラッチ回路にラッチされた起動情報に応じて前記消去回路における消去動作を制御する制御回路を含む請求項 12記載の半導体装置。

[14] 前記半導体装置は更に、セクタ保護情報を記憶するメモリセルを含む第 2のメモリセルアレイを含み、前記制御回路は、前記ラッチ回路にラッチされた起動情報と前記第

2のメモリセルアレイに記憶されたセクタ保護情報とに応じて前記メモリセルアレイを消去するかどうかを決定する請求項 7から 13のいずれか一項に記載の半導体装置。

[15] 前記ラッチ回路は、前記起動情報をセクタごとにそれぞれラッチする複数の第 1の回路と該複数の第 1の回路に対して共通に設けられアドレスをデコードする第 2の回路とを含む請求項 7から請求項 14のいずれか一項に記載の半導体装置。

[16] 前記ラッチ回路は更に、前記複数の第 1の回路に対して共通に設けられ前記第 1の回路にラッチされた情報を出力する第 3の回路を含む請求項 15記載の半導体装置

[17] データを記憶するメモリセルを含みセクタごとに管理されたメモリセルアレイと、

前記各セクタに対する情報をそれぞれラッチする複数の第 1の回路と該複数の第 1 の回路に対して共通に設けられアドレスをデコードする第 2の回路とを含むラッチ回路と、

前記各第 1の回路にラッチされた情報に応じて前記各セクタを制御する制御回路とを含む半導体装置。

[18] 前記ラッチ回路は、前記複数の第 1の回路に対して共通に設けられ前記各第 1の回路にラッチされた情報を出力する第 3の回路を含む請求項 17記載の半導体装置。

[19] データを記憶するメモリセルを含みセクタごとに管理されたメモリセルアレイと、前記各セクタに対する情報をそれぞれラッチする複数の第 1の回路と該複数の第 1 の回路に対して共通に設けられ前記各第 1の回路にラッチされた情報を出力する第 3の回路を含むラッチ回路と、

前記各第 1の回路にラッチされた情報に応じて前記セクタを制御する制御回路とを含む半導体装置。

[20] 前記第 2の回路は、所定のブロック内に含まれるセクタに対応した前記各第 1の回路に対して共通に設けられている請求項 17または請求項 18記載の半導体装置。

[21] 前記第 3の回路は、所定のブロック内に含まれるセクタに対応した前記各第 1の回路に対して共通に設けられている請求項 18または請求項 19記載の半導体装置。

[22] 前記セクタに対する情報は、セクタ保護情報である請求項 17から請求項 21のいずれか一項に記載の半導体装置。

[23] 前記セクタに対する情報は、ィレーズ情報である請求項 17から請求項 21のいずれか一項に記載の半導体装置。

[24] 前記制御回路は、前記ラッチ回路にラッチされた情報に応じて前記メモリセルアレイ内のセクタに対してプログラム動作またはィレーズ動作を制御する請求項 17から請求項 23のレ、ずれか一項に記載の半導体装置。

[25] データを記憶するメモリセルを含みセクタごとに管理されたメモリセルアレイと、

前記各セクタの保護情報をそれぞれラッチする複数の第 1の回路と該複数の第 1の回路に対して共通に設けられアドレスをデコードする第 2の回路と該複数の第 1の回路に対して共通に設けられ前記第 1の回路にラッチされた情報を出力する第 3の回路を含む第 1のラッチ回路と、

前記各セクタに対するィレーズ情報をそれぞれラッチする複数の第 4の回路と該複数の第 4の回路に対して共通に設けられアドレスをデコードする第 5の回路と該複数の第 4の回路に対して共通に設けられ該第 4の回路にラッチされた情報を出力する第 6の回路を含む第 2のラッチ回路と

を含む半導体装置。

[26] 前記半導体装置は、半導体記憶装置である請求項 1から 25のいずれか一項記載の半導体装置。起動後、所定のコマンド入力時に起動状態を決定する情報を記憶するメモリを参照する参照ステップと、

前記メモリに記憶された情報に応じて所定の起動情報をラッチ回路にラッチさせるステップと、

前記ラッチ回路にラッチされた起動情報に応じてデータを記憶するメモリセルを含むメモリセルアレイを制御する制御ステップと

を含む半導体装置の制御方法。